CN110268528A - 金属氧化物异质接合结构、其制造方法及含其的薄膜晶体管 - Google Patents

金属氧化物异质接合结构、其制造方法及含其的薄膜晶体管 Download PDF

Info

Publication number
CN110268528A
CN110268528A CN201780071720.9A CN201780071720A CN110268528A CN 110268528 A CN110268528 A CN 110268528A CN 201780071720 A CN201780071720 A CN 201780071720A CN 110268528 A CN110268528 A CN 110268528A
Authority
CN
China
Prior art keywords
layer
indium oxide
connected structure
oxide layer
metal oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780071720.9A
Other languages
English (en)
Inventor
徐亨卓
李相渊
朴娥怜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ajou University Industry Academic Cooperation Foundation
Original Assignee
Ajou University Industry Academic Cooperation Foundation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ajou University Industry Academic Cooperation Foundation filed Critical Ajou University Industry Academic Cooperation Foundation
Publication of CN110268528A publication Critical patent/CN110268528A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

公开一种包括氧化铟层及与所述氧化铟层接触的氧化铝层的金属氧化物异质接合结构，金属氧化物异质接合结构的特征在于所述氧化铟层与所述氧化铝层之间形成有含铟离子、铝离子及氧离子且提供电荷的移动通道的界面层。

Description

金属氧化物异质接合结构、其制造方法及含其的薄膜晶体管
技术领域
本发明涉及能够控制导电率的金属氧化物异质接合结构、其制造方法及含其的薄膜晶体管。
背景技术
金属氧化物可呈现出从一般的半导体材料无法得到的多种物理特性。金属氧化物的异质接合结构的情况下，表面与界面中局部的对称性被打破，因此可表达出在块状态下并不出现的新的物性。金属氧化物异质接合结构受到广泛关注，例如，从作为绝缘体的LaAlO2及SrTiO3的接合界面发现了存在“准二维电子气(2DEG，quasi two-dimensionalelectron gas)”等。尤其，对LaAlO2及SrTiO3的异质接合结构而言，呈现出高达约104cm2V- 1s-1的电子迁移率(mobility)，而且在超低温呈现出超导电特性。
但是金属氧化物整合接合所表达出来的多种物理现象的机制还未明确查明的状态下，美国、欧洲、日本等地的世界数得上的研究团队都在向理论及实验研究迈进。美国物理学会意识到其重要性而在2006年创建了“金属氧化物薄膜界面/表面”相关独立会议，2007年版国际半导体技术路线图(International Technology Roadmap forSemiconductors，ITRS)中也将“异质结面(hetero-interface)”分类为新型材料群(emergent materials)，制造企业对其应用可能性的期待也越来越大。
然而，现有的金属氧化物异质接合结构为了实现如上所述的特性而通过分子束外延法(molecular beam epitaxy)、脉冲激光沉积法等方法形成，但这些方法由于无法和半导体集成电路元件工程兼容，因此实际商业化方面存在困难。
发明内容
技术问题
本发明的一个目的是提供一种能够通过调节氧化铟层的厚度调节导电率的金属氧化物异质接合结构。
本发明的另一目的是提供所述金属氧化物异质接合结构的制造方法。
本发明的又一目的是提供包括所述金属氧化物异质接合结构的薄膜晶体管。
技术方案
本发明的实施例的金属氧化物异质接合结构包括氧化铟层及与所述氧化铟层接触的氧化铝层，所述氧化铟层与所述氧化铝层之间形成有含铟离子、铝离子及氧离子且提供电荷的移动通道的界面层。
根据一个实施例，所述氧化铟层可具有8nm以上15nm以下的厚度，所述氧化铝层可具有10nm以上的厚度，所述界面层可具有半导体特性。该情况下，所述氧化铟层可包括至少一部分纳米结晶化的区域。
根据一个实施例，所述氧化铟层可具有100nm以上的厚度，所述氧化铝层可具有10nm以上的厚度，所述界面层可具有电子导电体的特性。该情况下，所述氧化铟层的90％以上的区域可以是结晶化的状态。
另外，所述界面层可具有3nm以上5nm以下的厚度。
本发明的实施例的金属氧化物异质接合结构的制造方法可包括：通过在常温(Room Temperature)执行的溅射方法在基材上形成氧化铟层的步骤；以及通过在150℃至250℃执行的真空沉积法在所述氧化铟层上形成氧化铝层的步骤。
本发明的实施例的薄膜晶体管可受施加于栅电极的栅极电压的控制而通过半导体通道层将源电极的信号发送到漏电极，该情况下所述半导体通道层可包括具有氧化铟层及与所述氧化铟层接触的氧化铝层的金属氧化物异质接合结构，所述氧化铟层与所述氧化铝层之间可形成有含铟离子、铝离子及氧离子且提供所述信号的移动通道的界面层。
根据一个实施例，所述氧化铟层可具有8nm以上15nm以下的厚度，所述氧化铝层可具有10nm以上的厚度。
根据一个实施例，所述源电极及所述漏电极可配置成与所述界面层接触且彼此相隔。
根据一个实施例，所述栅电极可位于所述氧化铝层的上部，该情况下，所述氧化铝层可以将所述界面层与所述栅电极绝缘。
技术效果
根据本发明，能够通过调节氧化铟层的厚度轻易地控制金属氧化物异质接合结构的电子特性。
附图说明
图1是用于说明本发明的金属氧化物异质接合结构的基于氧化铟层的厚度的电子特性变化的电压-电流曲线图；
图2a至图2e是用于说明本发明的金属氧化物异质接合结构的电子特性随时间流逝发生的变化的电压-电流曲线图；
图3a至图3e是示出本发明的金属氧化物异质接合结构的对应于温度的电子迁移率(Mobility)与载流子浓度(Carrier Concentration)及表面电阻 (Sheet Resistance)与霍尔系数(Hall coefficient)的测定结果的曲线图；
图4a是通过常温溅射工艺在玻璃基板上形成的氧化铟层的TEM图像，图4b是通过原子层沉积方法在图1的氧化铟层上形成氧化铝层后的 TEM图像；
图5a示出通过常温溅射方法在玻璃基板上形成氧化铟层后立即在所述氧化铟层表面测定的XPS分析结果，图5b及图5c是通过原子层层叠方法在图5a的氧化铟层上形成氧化铝层后立即对氧化铝层表面及与所述氧化铟层的界面层测定的XPS分析结果；
图6a至图6c是示出测定刚在玻璃基板上形成氧化铟层后的试料(黑色实线)、在玻璃基板上形成氧化铟层后在真空300℃对此热处理5分钟的试料(红色实线)、刚在玻璃基板上连续形成氧化铟层与氧化铝层后的试料(蓝色实线)及在玻璃基板上连续形成氧化铟层与氧化铝层后在真空300℃对此热处理5分钟的试料(绿色实线)得到的对应于光的波长的透过度的曲线图。
具体实施方式
以下参见附图对本发明的实施例进行详细的说明。本发明可施加多种变更，可具有多种形态，在附图中例示出特定实施例并且详细地进行说明。但是这并不是为了将本发明限定在特定的公开形态，应该理解包括包含于本发明的思想及技术范围的所有变更、均等物乃至替代物。
第一、第二等用语能够用于说明多种构成要素，但是所述构成要素不应限定于所述用语。所述用语只能作为从其他构成要素区别一个构成要素的目的使用。例如，不脱离本发明的权利范围的情况下第一构成要素也可被命名为第二构成要素，类似地，第二构成要素可被命名为第一构成要素。
本申请中使用的用语仅仅是为了说明特定的实施例而使用的，意图不是限定本发明。单数表述在无明确的其他表示的情况下包括复数表述。在本申请中，应理解“包括”或“具有”等用语是为了指定存在说明书上记载的特征、步骤、动作、构成要素、部件或它们的组合，而不是提前排除一个或其以上的其他特征或者步骤、动作、构成要素、部件或组合的存在或附加可能性。
无其他定义的情况下，包括技术或科学用语的在此使用的所有用语具有本发明所属的技术领域的一般的技术人员一般理解相同的意思。一般使用的词典定义的用语之类的用语应被解释为与相关技术的文脉具有的意思相同的意思，本申请中未明确定义的前提下，不被解释为理想或过度形式性的意思。
<金属氧化物异质接合结构>
本发明的实施例的金属氧化物异质接合结构可包括氧化铟(In2O3)层及氧化铝(Al2O3)层，可通过调节所述氧化铟层的厚度呈现半导体特性或导电体特性。
所述氧化铟层可配置在基材上，可具有约8nm以上的厚度。根据一个实施例，所述金属氧化物异质接合结构具有半导体特性的情况下，所述氧化铟层可具有约8nm以上15nm以下的厚度，可包括至少一部分纳米结晶化的区域。根据另一实施例，所述金属氧化物异质接合结构具有电子导电体特性的情况下，所述氧化铟层可具有约100nm以上的厚度，可以是大部分的区域例如约90％以上的区域结晶化的状态。
所述氧化铟层可通过真空沉积方法形成于所述基材上。例如，所述氧化铟层可通过在常温(Room Temperature)执行的溅射方法形成于所述基材上，可在溅射工艺后在高温真空状态下热处理预订时长。例如，可在所述溅射工艺后在约250℃至350℃热处理约5分钟至30分钟。该情况下，所述氧化铟层的厚度小于8nm的情况下所述氧化铟层为非晶形态，而所述氧化铟层的厚度为100nm以上的情况下大部分的区域可能为结晶质形态。
所述氧化铝层可配置于所述氧化铟层上。所述氧化铝层可通过在相对高温执行的真空沉积法形成。例如，所述氧化铝层可通过在约150℃至 250℃执行的原子层沉积法形成于所述氧化铟层上。
如上所述，在所述氧化铟层上形成所述氧化铝层的情况下，所述氧化铟层与所述氧化铝层之间由于氧化铝层的铝的扩散或氧化铟层的铟的扩散而能够形成呈现半导体特性或导电体特性的界面层。即，所述界面层可包括铟离子、铝离子及氧离子。该情况下，存在于所述氧化铟层表面的不饱和键、氧空位等缺陷由于铝的扩散而被消除，因此所述界面层的电子特性发生变化。尤其，呈现出所述界面层的电子特性受所述氧化铟层的结晶化状态的影响很多，呈现出所述氧化铟层的结晶化状态受所述氧化铟层的厚度的影响很多。
另外，所述界面层可形成为约3至5nm的厚度。根据一个实施例，为了形成上述厚度的界面层，所述氧化铝层可形成为约10nm以上的厚度。而实验结果示出所述氧化铝层的厚度为约10nm以上的情况下，本发明的金属氧化物异质接合结构的导电率几乎不受所述氧化铝层的厚度的影响，因此所述氧化铝层的厚度为约10nm以上的前提下不受特殊限制。
图1是用于说明本发明的金属氧化物异质接合结构的基于氧化铟层的厚度的电子特性变化的电压-电流曲线图。图1的曲线中，黑色曲线、蓝色曲线、红色曲线及绿色曲线是分别包括厚度为12nm、50nm、30nm及100nm 的氧化铟层的金属氧化物异质接合结构的电压-电流曲线，所述金属氧化物异质接合结构均包括厚度为100nm的氧化铝层。
参见图1，呈现出所述金属氧化物异质接合结构的导电率随着氧化铟层的厚度增大而增大。由此可知能够通过调节所述氧化铟层的厚度调节所述金属氧化物异质接合结构的导电率。
图2a至图2e是用于说明本发明的金属氧化物异质接合结构的电子特性随时间流逝发生的变化的电压-电流曲线图。在图2a至图2e中，黑色曲线、红色曲线、蓝色曲线及绿色曲线是制造金属氧化物异质接合结构后经过0小时、12小时、36小时及60小时后测定的电压-电流曲线，所述金属氧化物异质接合结构均包括厚度为100nm的氧化铝层。
参见图2a至图2e可以确认在分别包括厚度为8nm、10nm、30nm、 50nm及100nm的氧化铟层的本发明的金属氧化物异质接合结构中，电压- 电流特性在制造后时间流逝的情况下也几乎不发生变化。即，可知本发明的金属氧化物异质接合结构在大气中被稳定的氧化铝层包覆而受到保护，因此能够长期稳定地保持电子特性。
图3a至图3e是示出本发明的金属氧化物异质接合结构的对应于温度的电子迁移率(Mobility)与载流子浓度(Carrier Concentration)及表面电阻 (Sheet Resistance)与霍尔系数(Hall coefficient)的测定结果的曲线图。所述金属氧化物异质接合结构均包括100nm厚度的氧化铝层。
参见图3a至图3e，呈现出氧化铟层的厚度为8nm及10nm的金属氧化物异质接合结构在电子方面具有半导体特性，呈现出包括厚度为30nm 及50nm的氧化铟层的金属氧化物异质接合结构在电子方面具有接近金属的电子特性，呈现出包括厚度为100nm的氧化铟层的金属氧化物异质接合结构完全具有电子导电体的特性。
从这些结果可以确认能够通过调节本发明的金属氧化物异质接合结构中氧化铟层的厚度实现从半导体到电子导电体的特性。
图4a是通过常温溅射工艺在玻璃基板上形成的氧化铟层的TEM图像，图4b是通过原子层沉积方法在图1的氧化铟层上形成氧化铝层后的 TEM图像。并且，图
首先参见图4a可以确认通过常温溅射工艺在玻璃基板上形成氧化铟层的情况下，与玻璃基板的界面形成纳米结晶形态的界面层，所述界面层上形成结晶质的氧化铟层。
而根据图中没有示出的附加实验结果，氧化铟层的厚度为8nm以下时形成非晶形态的氧化铟层，而氧化铟层的厚度为15nm以上时形成结晶质形态的氧化铟层，结晶大小随着氧化铟层的厚度增大而增大。
之后参见图4b可以确认通过原子层沉积方法在氧化铟层上形成氧化铝层的情况下，形成厚度为约4nm的界面层。
图5a示出通过常温溅射方法在玻璃基板上形成氧化铟层后立即在所述氧化铟层表面测定的XPS分析结果，图5b及图5c是通过原子层层叠方法在图5a的氧化铟层上形成氧化铝层后对氧化铝层表面及与所述氧化铟层的界面层测定的XPS分析结果。
首先参见图5a可以确认在所述玻璃基板上通过常温溅射方法形成氧化铟层的情况下，组分In3d稳定地存在。
之后参见图5b及图5c，示出氧化铝层表面不存在In3d。并且示出测定出界面层为相当多的In3d被还原的状态，O1s中Al-O与In-O混合存在。由这些结果判断氧化铝层与氧化铟层之间的界面的铟通过铝发生还原，其结果为这种界面层上形成电荷能够移动的通道。
图6a至图6c是示出测定刚在玻璃基板上形成氧化铟层后的试料(黑色实线)、在玻璃基板上形成氧化铟层后在真空300℃对此热处理5分钟的试料(红色实线)、刚在玻璃基板上连续形成氧化铟层与氧化铝层后的试料(蓝色实线)及在玻璃基板上连续形成氧化铟层与氧化铝层后在真空300℃对此热处理5分钟的试料(绿色实线)得到的对应于光的波长的透过度的曲线图。图6a至图6c的氧化铝层的厚度均为100nm。
首先参见图6a及图6b，呈现出分别在厚度为30nm及50nm的氧化铟层上形成厚度为100nm的氧化铝层的情况下，与厚度为30nm及50nm的单氧化铟层相比可见光区域的透过度略有下降，而波长为320nm以上的紫外线区域的透过度显著增大，可见光的透过度也在90％以上。并且，呈现出在氧化铟层上形成氧化铝层的情况下，热处理对透过度几乎无影响。
之后参见图6c，呈现出在厚度为100nm的氧化铟层上形成厚度为 100nm的氧化铝层的情况下，与厚度为100nm的单氧化铟层相比400nm 以上800nm以下的可见光区域的透过度显著增大，紫外线区域的透过度近似。并且，呈现出在氧化铟层上形成氧化铝层的情况下，热处理对透过度几乎无影响。由这些结果判断图6c的金属氧化物异质接合结构可用作透明电极。
<电子装置>
本发明的实施例的金属氧化物异质接合结构可作为半导体结构或电子导电体结构适用于多种电子装置。
根据一个实施例，本发明的金属氧化物异质接合结构可用作薄膜晶体管的半导体通道层。该情况下在所述金属氧化物异质接合结构中，所述氧化铟层可具有约8nm以上15nm以下的厚度。并且，所述薄膜晶体管的源电极及漏电极可配置成接触于所述氧化铟层与所述氧化铝层的界面层。另外，在上部栅极结构的薄膜晶体管中，所述薄膜晶体管的栅电极配置在所述氧化铝层上的情况下，所述氧化铝层可起到栅极绝缘膜的功能，因此可以省略另外的栅极绝缘膜。
根据另一实施例，本发明的金属氧化物异质接合结构可用作电子装置的透明电极。该情况下在所述金属氧化物异质接合结构中，所述氧化铟层可具有约100nm以上的厚度。
根据本发明，能够通过调节氧化铟层的厚度轻易地控制金属氧化物异质接合结构的电子特性。
以上参照本发明的优选的实施例进行了说明，但应理解相应技术领域的数量的技术人员可在不超出所附权利要求记载的本发明的思想及领域的范围内对本发明进行多种修正及变更。
[符号说明]
无。

Claims (11)

1.一种金属氧化物异质接合结构，其包括氧化铟层及与所述氧化铟层接触的氧化铝层，其特征在于，
所述氧化铟层与所述氧化铝层之间形成有含铟离子、铝离子及氧离子且提供电荷的移动通道的界面层。
2.根据权利要求1所述的金属氧化物异质接合结构，其特征在于，
所述氧化铟层具有8nm以上15nm以下的厚度，
所述氧化铝层具有10nm以上的厚度，
所述界面层具有半导体特性。
3.根据权利要求2所述的金属氧化物异质接合结构，其特征在于，
所述氧化铟层包括至少一部分纳米结晶化的区域。
4.根据权利要求1所述的金属氧化物异质接合结构，其特征在于，
所述氧化铟层具有100nm以上的厚度，
所述氧化铝层具有10nm以上的厚度，
所述界面层具有电子导电体的特性。
5.根据权利要求4所述的金属氧化物异质接合结构，其特征在于，
所述氧化铟层的90％以上的区域为结晶化的状态。
6.根据权利要求1至5中任一项所述的金属氧化物异质接合结构，其特征在于：
所述界面层具有3nm以上5nm以下的厚度。
7.一种金属氧化物异质接合结构的制造方法，包括：
通过在常温(Room Temperature)执行的溅射方法在基材上形成氧化铟层的步骤；以及
通过在150℃至250℃执行的真空沉积法在所述氧化铟层上形成氧化铝层的步骤。
8.一种薄膜晶体管，其受施加于栅电极的栅极电压的控制而通过半导体通道层将源电极的信号发送到漏电极，其特征在于，
所述半导体通道层包括具有氧化铟层及与所述氧化铟层接触的氧化铝层的金属氧化物异质接合结构，
所述氧化铟层与所述氧化铝层之间形成有含铟离子、铝离子及氧离子且提供所述信号的移动通道的界面层。
9.根据权利要求8所述的金属氧化物异质接合结构，其特征在于，
所述氧化铟层具有8nm以上15nm以下的厚度，所述氧化铝层具有10nm以上的厚度。
10.根据权利要求9所述的薄膜晶体管，其特征在于，
所述源电极及所述漏电极配置成与所述界面层接触且彼此相隔。
11.根据权利要求9所述的薄膜晶体管，其特征在于，
所述栅电极位于所述氧化铝层的上部，
所述氧化铝层将所述界面层与所述栅电极绝缘。
CN201780071720.9A 2016-11-18 2017-10-16 金属氧化物异质接合结构、其制造方法及含其的薄膜晶体管 Pending CN110268528A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2016-0154013 2016-11-18
KR1020160154013A KR101914835B1 (ko) 2016-11-18 2016-11-18 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터
PCT/KR2017/011403 WO2018093048A1 (ko) 2016-11-18 2017-10-16 금속산화물 이종 접합 구조, 이의 제조방법 및 이를 포함하는 박막트랜지스터

Publications (1)

Publication Number Publication Date
CN110268528A true CN110268528A (zh) 2019-09-20

Family

ID=62145661

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780071720.9A Pending CN110268528A (zh) 2016-11-18 2017-10-16 金属氧化物异质接合结构、其制造方法及含其的薄膜晶体管

Country Status (3)

Country Link
KR (1) KR101914835B1 (zh)
CN (1) CN110268528A (zh)
WO (1) WO2018093048A1 (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101548388A (zh) * 2006-11-21 2009-09-30 佳能株式会社 制造使用氧化物半导体的薄膜晶体管的方法
US20100006837A1 (en) * 2008-07-09 2010-01-14 Electronics And Telecommunications Research Institute Composition for oxide semiconductor thin film, field effect transistor using the composition and method of fabricating the transistor
CN102099938A (zh) * 2008-07-16 2011-06-15 思布瑞特有限公司 具有改进载流子迁移率的金属氧化物tft
US20110140097A1 (en) * 2009-12-11 2011-06-16 Electronics And Telecommunications Research Institute Thin film transistor and method of fabricating the same
CN102160182A (zh) * 2008-09-17 2011-08-17 出光兴产株式会社 具有结晶质氧化铟半导体膜的薄膜晶体管
CN102637745A (zh) * 2011-02-10 2012-08-15 索尼公司 薄膜晶体管、显示装置和电子设备
KR20120099450A (ko) * 2009-11-27 2012-09-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20130075722A1 (en) * 2011-09-23 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097322B1 (ko) * 2009-12-15 2011-12-23 삼성모바일디스플레이주식회사 산화물 반도체 박막 트랜지스터, 그 제조방법 및 산화물 반도체 박막 트랜지스터를 구비한 유기전계 발광소자
DE102011084145A1 (de) * 2011-10-07 2013-04-11 Evonik Degussa Gmbh Verfahren zur Herstellung von hochperformanten und elektrisch stabilen, halbleitenden Metalloxidschichten, nach dem Verfahren hergestellte Schichten und deren Verwendung
KR101943077B1 (ko) * 2012-12-12 2019-04-17 한국전자통신연구원 나노 층상구조를 가지는 산화물 트렌지스터 및 그 제조방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101548388A (zh) * 2006-11-21 2009-09-30 佳能株式会社 制造使用氧化物半导体的薄膜晶体管的方法
US20100006837A1 (en) * 2008-07-09 2010-01-14 Electronics And Telecommunications Research Institute Composition for oxide semiconductor thin film, field effect transistor using the composition and method of fabricating the transistor
CN102099938A (zh) * 2008-07-16 2011-06-15 思布瑞特有限公司 具有改进载流子迁移率的金属氧化物tft
CN102160182A (zh) * 2008-09-17 2011-08-17 出光兴产株式会社 具有结晶质氧化铟半导体膜的薄膜晶体管
KR20120099450A (ko) * 2009-11-27 2012-09-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US20110140097A1 (en) * 2009-12-11 2011-06-16 Electronics And Telecommunications Research Institute Thin film transistor and method of fabricating the same
CN102637745A (zh) * 2011-02-10 2012-08-15 索尼公司 薄膜晶体管、显示装置和电子设备
US20130075722A1 (en) * 2011-09-23 2013-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PRADIPTA K. NAYAK 等: "High performance In2O3 thin film transistors using chemically derived aluminum oxide dielectric", 《APPLIED PHYSICS LETTERS》 *

Also Published As

Publication number Publication date
KR101914835B1 (ko) 2018-11-02
KR20180056145A (ko) 2018-05-28
WO2018093048A1 (ko) 2018-05-24

Similar Documents

Publication Publication Date Title
CN103238217B (zh) 配线结构和溅射靶材
Wang et al. High-performance transparent inorganic–organic hybrid thin-film n-type transistors
Georgiadou et al. 100 GHz zinc oxide Schottky diodes processed from solution on a wafer scale
Mehonic et al. Resistive switching in silicon suboxide films
Han et al. Low-temperature, high-performance, solution-processed indium oxide thin-film transistors
Mondal et al. All inorganic solution processed three terminal charge trapping memory device
Barquinha et al. The effect of deposition conditions and annealing on the performance of high-mobility GIZO TFTs
CN104022155B (zh) 稳定的无定形金属氧化物半导体
Mondal Controllable surface contact resistance in solution-processed thin-film transistors due to dimension modification
Rahaman et al. Bipolar resistive switching memory using Cu metallic filament in Ge0. 4Se0. 6 solid electrolyte
KR102124867B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터
KR101705956B1 (ko) 전도성 박막, 전도성 박막 형성용 도포액, 전계 효과형 트랜지스터, 및 전계 효과형 트랜지스터의 제조 방법
Liu et al. Solution processed AlInO/In2O3 heterostructure channel thin film transistor with enhanced performance
KR101661834B1 (ko) 전계 효과형 트랜지스터의 제조 방법
US9111789B2 (en) Thin film transistor array panel
Ruzgar et al. The effect of Sn on electrical performance of zinc oxide based thin film transistor
Chen et al. Reduced contact resistance of a-IGZO thin film transistors with inkjet-printed silver electrodes
Verma et al. Steep sub-Boltzmann switching in AlGaN/GaN phase-FETs with ALD VO 2
Zhi et al. Supercurrent and multiple Andreev reflections in InSb nanosheet SNS junctions
Frenzel et al. Ultrathin gate-contacts for metal-semiconductor field-effect transistor devices: An alternative approach in transparent electronics
Kuo A metal oxide antifuse-diode device
Wolff et al. Inverter circuits on glass substrates based on ZnO-nanoparticle thin-film transistors
Moon et al. 2D Amorphous GaOX Gate Dielectric for β-Ga2O3 Field-Effect Transistors
CN110268528A (zh) 金属氧化物异质接合结构、其制造方法及含其的薄膜晶体管
Khanfar et al. Structural and electrical characterizations of the as grown and annealed Au/MοO3/In/MoO3/C bandpass filters

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination