JP2880918B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理端末や映像機
器に必要とされる小型、軽量、高性能な液晶表示装置な
どに利用することのできる半導体装置及びその製造方法
に関するものである。

【０００２】

【従来の技術】近年における高度情報化社会の発達によ
り、マン−マシンインターフェイスとしての表示素子の
小型化、軽量化、低消費電力化、高解像度化等の性能向
上のための研究開発が盛んに行われている。特に、薄膜
トランジスタを用いた液晶表示素子は陰極線管なみの鮮
明な画像を得ることができ、ダウンサイジングに合致し
たコンピュータ機器や情報機器端末における表示装置と
して、また、携帯用、車載用さらには壁掛け用テレビに
おける表示装置として注目されている。さらに、画面の
大型化の観点から、大面積に均一な特性を有する薄膜ト
ランジスタの形成技術が重要となっている。

【０００３】以下、図面を参照しながら、薄膜トランジ
スタを用いた従来の半導体装置について説明する。図７
は従来の半導体装置を示す平面図である。図７におい
て、２は薄膜トランジスタのゲート電極２ａ及びゲート
配線２ｂとなる第１の電極、４は薄膜トランジスタのチ
ャネル層となる半導体層、９は薄膜トランジスタのソー
ス電極９ａ及びソース配線９ｂとなる第２の電極、１０
は薄膜トランジスタのドレイン電極１０ａ及びドレイン
配線１０ｂとなる第３の電極である。

【０００４】ソース電極９ａは、ゲート電極２ａに対し
て直交し、かつ、ゲート電極２ａからはみ出して長く形
成されている。また、ドレイン電極１０ａは、ソース電
極９ａ、９ａに挟まれた状態で、ソース電極９ａと同層
でゲート電極２ａに対して直交し、かつ、ゲート電極２
ａからはみ出して長く形成されている（例えば、特開平
５―２８３６９５号公報参照）。

【０００５】薄膜トランジスタのソース電極９ａ及びド
レイン電極１０ａを、ゲート電極２ａに対して以上のよ
うに形成することにより、第２の電極９と第３の電極１
０を形成する工程でゲート電極２ａ及び半導体層４に対
してアライメントのずれが生じたとしても、ソース電極
９ａ及びドレイン電極１０ａのはみ出しの範囲内及び半
導体層４とソース電極９ａが重複する範囲内で、前記薄
膜トランジスタの各電極間容量が変化することはない。
その結果、均一な特性を有する薄膜トランジスタアレイ
を得ることができる。

【０００６】

【発明が解決しようとする課題】しかし、上記のような
構造では、第２の電極９をソース電極９ａにまで引き回
すようにされているので、薄膜トランジスタへの配線の
ための占有面積が大きくなるといった問題点がある。ま
た、ソース電極９ａが半導体層４ならびにゲート電極２
ａからはみ出しており、第１の電極２のエッジ部は平坦
部に比べて第１の電極２の上の層間絶縁膜（図示せず）
が不十分なことが多いため、ゲート電極２ａとソース電
極９ａとがショートし易く、その結果、液晶表示におけ
る線欠陥が生じ易いといった問題点がある。

【０００７】前記ショートの対策として、半導体層４を
ゲート電極２ａのエッジ部とソース電極９ａとの層間に
形成することは容易であるが、その分よけいにソース電
極９ａをゲート電極２ａからはみ出させる必要があるの
で、薄膜トランジスタのための占有面積がさらに大きく
なる。これら配線を含む薄膜トランジスタの占有面積の
増大は画素の開口率を低下させ、同じ輝度を得るために
は光源をより明るくする必要があるので、消費電力の増
大につながることとなる。

【０００８】本発明は、従来技術における前記課題を解
決するため、配線のための占有面積の増大を抑えること
ができると共に、薄膜トランジスタの占有面積の増大を
も抑えつつ第１の電極と第２の電極とのショートの発生
を低減することができ、しかもアライメントのずれに対
しても各電極間容量が変化せず均一な特性を得ることの
できる半導体装置及びその製造方法を提供することを目
的とする。

【０００９】

【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の構成は、基板上に、第１
の電極と、薄膜層と、第２の電極と、第３の電極とを少
なくとも備えた半導体装置であって、前記薄膜層が、前
記第１の電極と重複し、かつ、一部が前記第２の電極と
重複する凹部と、前記第１の電極と重複する凸部とを有
し、前記凸部と前記凹部の中心線に関して平面形状が対
称であると共に、前記第１の電極の長手方向と直交する
方向の前記第１の電極のエッジと前記第２の電極とのね
じれ交差部に少なくとも存在し、前記第２の電極が、前
記第１の電極と重複すると共に、前記薄膜層の凸部の一
部と重複し、かつ、前記薄膜層の凸部からはみ出した幅
方向の長さと前記薄膜層の凹部の幅方向の長さとが等し
い凸部を有し、前記第３の電極が、前記薄膜層の凸部で
前記第１の電極とねじれ交差することを特徴とする。

【００１０】また、本発明に係る半導体装置の製造方法
の第１の構成は、基板上に第１の電極をパターン形成す
る工程と、前記第１の電極上に絶縁体層と半導体層と薄
膜層とを順次積層して形成する工程と、前記薄膜層を、
前記第１の電極上で、前記第１の電極の長手方向に凸部
及び凹部を有し、前記凸部と前記凹部の中心線に関して
平面形状が対称であると共に、前記第１の電極の長手方
向と直交する方向の前記第１の電極のエッジの一部を被
う形状にパターン形成する工程と、全面に低抵抗半導体
層を形成する工程と、前記低抵抗半導体層上に配線層を
形成する工程と、前記配線層を、前記薄膜層で被われた
前記第１の電極のエッジとねじれ交差し、前記薄膜層の
凸部の一部と重複する凸部を有し、かつ、前記薄膜層の
凸部からはみ出した幅方向の長さと前記薄膜層の凹部の
幅方向の長さとが等しく、さらに前記薄膜層の凹部の一
部と重複する第２の電極と、前記薄膜層の凸部で前記第
１の電極とねじれ交差する第３の電極とにパターン形成
する工程と、前記第２及び第３の電極のパターンと前記
薄膜層をマスクとして前記低抵抗半導体層と前記半導体
層とをエッチング除去する工程とを備えたものである。

【００１１】また、本発明に係る半導体装置の製造方法
の第２の構成は、基板上に第１の電極をパターン形成す
る工程と、前記第１の電極上に絶縁体層と薄膜層と低抵
抗半導体層とを順次積層して形成する工程と、前記薄膜
層と前記低抵抗半導体層とを、前記第１の電極上で、前
記第１の電極の長手方向に凸部及び凹部を有し、前記凸
部と前記凹部の中心線に関して平面形状が対称であると
共に、前記第１の電極の長手方向と直交する方向の前記
第１の電極のエッジの一部を被う形状にパターン形成す
る工程と、全面に配線層を形成する工程と、前記配線層
を、前記薄膜層で被われた前記第１の電極のエッジとね
じれ交差し、前記薄膜層の凸部の一部と重複する凸部を
有し、かつ、前記薄膜層の凸部からはみ出した幅方向の
長さと前記薄膜層の凹部の幅方向の長さとが等しく、さ
らに前記薄膜層の凹部の一部と重複する第２の電極と、
前記薄膜層の凸部で前記第１の電極とねじれ交差する第
３の電極とにパターン形成する工程と、前記第２及び第
３の電極のパターンをマスクとして前記低抵抗半導体層
及び薄膜層の一部をエッチング除去する工程とを備えた
ものである。

【００１２】また、前記本発明の構成又は前記本発明方
法の第１の構成においては、薄膜層が絶縁体膜であるの
が好ましい。また、前記本発明の構成又は前記本発明方
法の第２の構成においては、薄膜層が半導体膜であるの
が好ましい。

【００１３】また、前記本発明の構成もしくは前記本発
明方法の第１又は第２の構成においては、第１の電極が
ゲート電極であり、第２の電極と第３の電極がそれぞれ
ソース電極及びドレイン電極であるのが好ましい。

【００１４】

【作用】前記本発明の構成によれば、薄膜層が、第１の
電極と重複し、かつ、一部が第２の電極と重複する凹部
と、前記第１の電極と重複する凸部とを有し、前記凸部
と前記凹部の中心線に関して平面形状が対称であると共
に、前記第１の電極の長手方向と直交する方向の前記第
１の電極のエッジと前記第２の電極とのねじれ交差部に
少なくとも存在し、前記第２の電極が、前記第１の電極
と重複すると共に、前記薄膜層の凸部の一部と重複し、
かつ、前記薄膜層の凸部からはみ出した幅方向の長さと
前記薄膜層の凹部の幅方向の長さとが等しい凸部を有
し、前記第３の電極が、前記薄膜層の凸部で前記第１の
電極とねじれ交差するようにしたので、第１の電極と第
２の電極とのねじれ交差部に第２の電極の給電部が形成
され、かつ、第１の電極のエッジと第２の電極とのねじ
れ交差部の層間に薄膜層を有するため、配線を含む半導
体装置の占有面積を大きくすることなく電極間のショー
トの発生を低減することができる。また、第２の電極の
凸部のうち、薄膜層の凸部からはみ出した幅方向の長さ
と前記薄膜層の凹部の幅方向の長さとが等しく、第３の
電極が、前記薄膜層の凸部で前記第１の電極とねじれ交
差するように構成されているので、第２の電極と第３の
電極を形成する工程で第１の電極及び薄膜層に対してア
ライメントのずれが生じたとしても、第２及び第３の電
極のはみ出しの範囲内ならびに薄膜層と第２及び第３の
電極が重複する範囲内で、各電極間容量が変化すること
はなく、その結果、均一な特性を有する半導体装置を実
現することができる。

【００１５】また、前記本発明方法の第１又は第２の構
成によれば、前記本発明の構成に係る半導体装置を効率
良く合理的に作製することができる。また、前記本発明
の構成又は前記本発明方法の第１の構成において、薄膜
層が絶縁体膜であるという好ましい構成によれば、薄膜
層をチャネル保護膜として用いることができる。

【００１６】また、前記本発明の構成又は前記本発明方
法の第２の構成において、薄膜層が半導体膜であるとい
う好ましい構成によれば、薄膜層をチャネル層として用
いることができる。

【００１７】また、前記本発明の構成もしくは前記本発
明方法の第１又は第２の構成において、第１の電極がゲ
ート電極であり、第２の電極と第３の電極がそれぞれソ
ース電極及びドレイン電極であるという好ましい構成に
よれば、配線のための占有面積の増大を抑えることがで
きると共に、薄膜トランジスタの占有面積の増大をも抑
えつつゲート電極とソース電極とのショートの発生を低
減することができ、しかも、アライメントのずれに対し
ても各電極間容量が変化せず均一な特性を得ることので
きる薄膜トランジスタを用いた液晶表示素子等の半導体
装置を実現することができる。

【００１８】

【実施例】以下、実施例を用いて本発明をさらに具体的
に説明する。 ＜第１の実施例＞図１は本発明に係る半導体装置の一実
施例を示す平面図、図２は図１のＡ−Ｂ断面図、図３は
本発明に係る半導体装置の製造方法の一実施例を示す工
程図である。

【００１９】図１、図２において、１は半導体装置の基
板、２はゲート電極となる第１の電極、３はゲート絶縁
膜となる絶縁体層、４はチャネル層となる半導体層、５
はチャネル保護膜となる薄膜層、５ａ、５ｂはそれぞれ
薄膜層５の凸部及び凹部、６はコンタクト層となる低抵
抗半導体層、９はソース電極となる第２の電極、９ｃは
第２の電極９の凸部、１０はドレイン電極となる第３の
電極であり、従来例として図７に示した半導体装置と同
一の構成部分には同一番号が付されている。

【００２０】以下、図３を参照しながら、本半導体装置
の製造方法について説明する。まず、ガラスからなる基
板１の上に、半導体装置のゲート電極のパターンにＡｌ
合金からなる第１の電極２を形成する。次いで、第１の
電極２の上に、ゲート絶縁膜としてのＳｉＮからなる絶
縁体層３と、チャネル層としての非晶質Ｓｉからなる半
導体層４と、チャネル保護膜としてのＳｉＮからなる薄
膜層５とを順次積層する（以上、図３（ａ））。

【００２１】次いで、薄膜層５を、図１のようなパター
ンにエッチング加工し、半導体層４のチャネル保護膜を
形成する。すなわち、薄膜層５は、第１の電極２と重複
し、かつ、一部が後工程で形成される第２の電極９（図
３（ｃ）参照）と重複する凹部５ｂと、第１の電極２と
重複する凸部５ａとを有し、凸部５ａと凹部５ｂの中心
線に関して平面形状が対称であると共に、第１の電極２
の長手方向と直交する方向の第１の電極２のエッジと第
２の電極９とのねじれ交差部に少なくとも存在するよう
にパターン形成される。次いで、全面に燐添加非晶質Ｓ
ｉからなる低抵抗半導体層６を形成する。次いで、Ｔｉ
とＡｌ合金とを順次積層して配線層７を形成する（以
上、図３(ｂ)）。

【００２２】次いで、配線層７の上にレジストマスク８
を形成する。そして、このレジストマスク８を用いて、
配線層７を、図１のようなパターンにエッチング加工
し、ソース電極となる第２の電極９とドレイン電極とな
る第３の電極１０を形成する。すなわち、第２の電極９
は、第１の電極２と重複すると共に、薄膜層５の凸部５
ａの一部と重複し、かつ、薄膜層５の凸部５ａからはみ
出した幅方向の長さと薄膜層５の凹部５ｂの幅方向の長
さとが等しい凸部９ｃを有し、薄膜層５の凹部５ｂの一
部と重複するようにパターン形成される。また、第３の
電極１０は、薄膜層５の凸部５ａで第１の電極２とねじ
れ交差するようにパターン形成される（以上、図３
（ｃ））。

【００２３】次いで、レジストマスク８を用いて低抵抗
半導体層６をエッチング加工し、さらに薄膜層５が露呈
した状態でレジストマスク８と薄膜層５を用いて低抵抗
半導体層６と半導体層４とをエッチング加工した後、レ
ジストマスク８を除去する。これにより、半導体装置が
形成される（以上、図３(ｄ)）。

【００２４】以上のように本実施例によれば、第１の電
極２と第２の電極９とのねじれ交差部にソース電極の給
電部（薄膜層５の凸部５ａからはみ出した第２の電極９
の凸部９ｃの部分と薄膜層５の凹部５ｂと重複した第２
の電極９の部分）が形成され、かつ、第１の電極２のエ
ッジと第２の電極９とのねじれ交差部の層間に絶縁体層
３と半導体層４と薄膜層５と低抵抗半導体層６とが存在
するため、配線を含む半導体装置の占有面積を大きくす
ることなく電極間のショートの発生を低減することがで
きる。また、第２の電極９の凸部９ｃのうち、薄膜層５
の凸部５ａからはみ出した幅方向の長さと薄膜層５の凹
部５ａの幅方向の長さとが等しく、第３の電極１０が、
薄膜層５の凸部５ａで第１の電極２とねじれ交差するよ
うに形成されているので、第２の電極９と第３の電極１
０を形成する工程で第１の電極２及び薄膜層５に対して
アライメントのずれが生じたとしても、第２及び第３の
電極９、１０のはみ出しの範囲内ならびに薄膜層５と第
２及び第３の電極９、１０が重複する範囲内で、各電極
間容量が変化することはなく、その結果、均一な特性を
有する半導体装置を実現することができる。

【００２５】尚、本実施例においては、半導体層４を非
晶質Ｓｉによって構成しているが、必ずしもこれに限定
されるものではなく、半導体層４としては半導体装置の
チャネル層となるものであれば何でもよい。例えば、多
結晶Ｓｉや微結晶Ｓｉを用いることもできる。

【００２６】また、本実施例においては、半導体装置に
おける半導体領域の島化工程を行っていないが、薄膜層
５を包括するパターンを用いて半導体領域の島化工程を
行ってもよい ＜第２の実施例＞次に、図４を参照しながら、本半導体
装置の他の製造方法について説明する。

【００２７】まず、ガラスからなる基板１の上に、半導
体装置のゲート電極パターンにＡｌ合金からなる第１の
電極２を形成する。次いで、第１の電極２の上に、ゲー
ト絶縁膜としてのＳｉＮからなる絶縁体層３と、チャネ
ル層としての非晶質Ｓｉからなる薄膜層５と、コンタク
ト層としての燐添加非晶質Ｓｉからなる低抵抗半導体層
６とを順次積層する（以上、図４(ａ)）。

【００２８】次いで、低抵抗半導体層６の上にマスクを
形成し、薄膜層５を図１のようなパターンにエッチング
加工する。すなわち、薄膜層５は、第１の電極２と重複
し、かつ、一部が後工程で形成される第２の電極９（図
４（ｃ）参照）と重複する凹部５ｂと、第１の電極２と
重複する凸部５ａとを有し、凸部５ａと凹部５ｂの中心
線に関して平面形状が対称であると共に、第１の電極２
の長手方向と直交する方向の第１の電極２のエッジと第
２の電極９とのねじれ交差部に少なくとも存在するよう
にパターン形成される。また、以上の薄膜層５のエッチ
ング加工においては、低抵抗半導体層６の上のマスクを
用いるため、低抵抗半導体層６も薄膜層５と同様の形状
にエッチング加工される（図１中には図示せず）。次い
で、全面に、ＴｉとＡｌ合金を順次積層して配線層７を
形成する（以上、図４(ｂ)）。

【００２９】次いで、配線層７の上にレジストマスク８
を形成する。そして、このレジストマスク８を用いて、
配線層７を、図１のようなパターンにエッチング加工
し、ソース電極となる第２の電極９とドレイン電極とな
る第３の電極１０とを形成する。すなわち、第２の電極
９は、第１の電極２と重複すると共に、薄膜層５の凸部
５ａの一部と重複し、かつ、薄膜層５の凸部５ａからは
み出した幅方向の長さと薄膜層５の凹部５ｂの幅方向の
長さとが等しい凸部９ｃを有し、薄膜層５の凹部５ｂの
一部と重複するようにパターン形成される。また、第３
の電極１０は、薄膜層５の凸部５ａで第１の電極２とね
じれ交差するようにパターン形成される（以上、図４
(ｃ)）。

【００３０】次いで、レジストマスク８を用いて低抵抗
半導体層６及び薄膜層５の一部をエッチング除去してチ
ャネル領域１１を形成した後、レジストマスク８を除去
する。これにより、半導体装置が形成される（以上、図
４(ｄ)）。

【００３１】以上のように本実施例によれば、第１の電
極２と第２の電極９とのねじれ交差部にソース電極の給
電部（薄膜層５の凸部５ａからはみ出した第２の電極９
の凸部９ｃの部分と薄膜層５の凹部５ｂと重複した第２
の電極９の部分）が形成されており、かつ、第１の電極
２のエッジと第２の電極９とのねじれ交差部の層間に絶
縁体層３と薄膜層５と低抵抗半導体層６とが存在するた
め、上記第１の実施例と同様、配線を含む半導体装置の
占有面積を増大させることなく電極間のショートの発生
を低減することができると共に、アライメントのずれに
対しても各電極間容量が変化することのない半導体装置
を実現することができる。

【００３２】尚、本実施例においては、チャネル領域１
１の形成を低抵抗半導体層６及び薄膜層５の一部をエッ
チング除去することにより行っているが、チャネル領域
１１を形成するには、少なくとも低抵抗半導体層６をエ
ッチング除去すればよい。

【００３３】また、本実施例においては、薄膜層５を非
晶質Ｓｉによって構成しているが、必ずしもこれに限定
されるものではなく、薄膜層５としては半導体装置のチ
ャネル層となるものであれば何でもよい。例えば、多結
晶Ｓｉや微結晶Ｓｉを用いることもできる。

【００３４】また、上記第１及び第２の実施例において
は、第１の電極２をＡｌ合金、配線層７をＴｉとＡｌ合
金との積層によって構成しているが、必ずしもこの構成
に限定されるものではなく、第１の電極２及び配線層７
はそれぞれゲート電極及びソース・ドレイン電極となる
ものであればよく、Ｃｒ、Ｍｏ、Ｔａ等、いかなる金属
もしくは低抵抗な多結晶Ｓｉや微結晶Ｓｉでもよい。ま
た、薄膜層５の凸部５ａの形状を図１に示すような単純
な凸形状とし、第３の電極１０を薄膜層５の凸部５ａで
第１の電極２とねじれ交差する形状としているが、第３
の電極１０が第１の電極２とねじれ交差する構造は、第
３の電極１０が半導体装置のドレイン電極として機能す
る構造であればよい。例えば、図５に示すように、第２
の電極９と薄膜層５との構造上の関係に等しくなるよう
に第３の電極１０と薄膜層５とを形成してもよい。ま
た、図６に示すように、第３の電極１０と第１の電極２
とのねじれ交差部において、第１の電極２のエッジ部に
薄膜層５の島部５ｃを有する形状としてもよい。

【００３５】

【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、薄膜層が、第１の電極と重複し、か
つ、一部が第２の電極と重複する凹部と、前記第１の電
極と重複する凸部とを有し、前記凸部と前記凹部の中心
線に関して平面形状が対称であると共に、前記第１の電
極の長手方向と直交する方向の前記第１の電極のエッジ
と前記第２の電極とのねじれ交差部に少なくとも存在
し、前記第２の電極が、前記第１の電極と重複すると共
に、前記薄膜層の凸部の一部と重複し、かつ、前記薄膜
層の凸部からはみ出した幅方向の長さと前記薄膜層の凹
部の幅方向の長さとが等しい凸部を有し、前記第３の電
極が、前記薄膜層の凸部で前記第１の電極とねじれ交差
するようにしたので、第１の電極と第２の電極とのねじ
れ交差部に第２の電極の給電部が形成され、かつ、第１
の電極のエッジと第２の電極とのねじれ交差部の層間に
薄膜層を有するため、配線を含む半導体装置の占有面積
を大きくすることなく電極間のショートの発生を低減す
ることができる。また、第２の電極の凸部のうち、薄膜
層の凸部からはみ出した幅方向の長さと前記薄膜層の凹
部の幅方向の長さとが等しく、第３の電極が、前記薄膜
層の凸部で前記第１の電極とねじれ交差するように構成
されているので、第２の電極と第３の電極を形成する工
程で第１の電極及び薄膜層に対してアライメントのずれ
が生じたとしても、第２及び第３の電極のはみ出しの範
囲内ならびに薄膜層と第２及び第３の電極が重複する範
囲内で、各電極間容量が変化することはなく、その結
果、均一な特性を有する半導体装置を実現することがで
きる。

【００３６】また、本発明に係る半導体装置の第１又は
第２の製造方法によれば、本発明に係る半導体装置を効
率良く合理的に作製することができる。また、前記本発
明の構成又は前記本発明方法の第１の構成において、薄
膜層が絶縁体膜であるという好ましい構成によれば、薄
膜層をチャネル保護膜として用いることができる。

【００３７】また、前記本発明の構成又は前記本発明方
法の第２の構成において、薄膜層が半導体膜であるとい
う好ましい構成によれば、薄膜層をチャネル層として用
いることができる。

【００３８】また、前記本発明の構成もしくは前記本発
明方法の第１又は第２の構成において、第１の電極がゲ
ート電極であり、第２の電極と第３の電極がそれぞれソ
ース電極及びドレイン電極であるという好ましい構成に
よれば、配線のための占有面積の増大を抑えることがで
きると共に、薄膜トランジスタの占有面積の増大をも抑
えつつゲート電極とソース電極とのショートの発生を低
減することができ、しかも、アライメントのずれに対し
ても各電極間容量が変化せず均一な特性を得ることので
きる薄膜トランジスタを用いた液晶表示素子等の半導体
装置を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一実施例を示す平面
図である。

【図２】図１のＡ−Ｂ断面図である。

【図３】本発明に係る半導体装置の製造方法の一実施例
を示す工程図である。

【図４】本発明に係る半導体装置の製造方法の他の実施
例を示す工程図である。

【図５】本発明に係る半導体装置の他の実施例を示す平
面図である。

【図６】本発明に係る半導体装置のさらに他の実施例を
示す平面図である。

【図７】従来の半導体装置を示す平面図である。

【符号の説明】

１ 基板 ２ 第１の電極 ２ａ ゲート電極 ２ｂ ゲート配線 ３ 絶縁体層 ４ 半導体層 ５ 薄膜層 ５ａ 薄膜層の凸部 ５ｂ 薄膜層の凹部 ６ 低抵抗半導体層 ７ 配線層 ８ レジストマスク ９ 第２の電極 ９ａ ソース電極 ９ｂ ソース配線 ９ｃ 第２の電極の凸部 １０ 第３の電極 １０ａ ドレイン電極 １０ｂ ドレイン配線 １１ チャネル領域

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 基板上に、第１の電極と、薄膜層と、第
   ２の電極と、第３の電極とを少なくとも備えた半導体装
   置であって、前記薄膜層が、前記第１の電極と重複し、
   かつ、一部が前記第２の電極と重複する凹部と、前記第
   １の電極と重複する凸部とを有し、前記凸部と前記凹部
   の中心線に関して平面形状が対称であると共に、前記第
   １の電極の長手方向と直交する方向の前記第１の電極の
   エッジと前記第２の電極とのねじれ交差部に少なくとも
   存在し、前記第２の電極が、前記第１の電極と重複する
   と共に、前記薄膜層の凸部の一部と重複し、かつ、前記
   薄膜層の凸部からはみ出した幅方向の長さと前記薄膜層
   の凹部の幅方向の長さとが等しい凸部を有し、前記第３
   の電極が、前記薄膜層の凸部で前記第１の電極とねじれ
   交差することを特徴とする半導体装置。
2. 【請求項２】 薄膜層が絶縁体膜である請求項１に記載
   の半導体装置。
3. 【請求項３】 薄膜層が半導体膜である請求項１に記載
   の半導体装置。
4. 【請求項４】 第１の電極がゲート電極であり、第２の
   電極と第３の電極がそれぞれソース電極及びドレイン電
   極である請求項１に記載の半導体装置。
5. 【請求項５】 基板上に第１の電極をパターン形成する
   工程と、前記第１の電極上に絶縁体層と半導体層と薄膜
   層とを順次積層して形成する工程と、前記薄膜層を、前
   記第１の電極上で、前記第１の電極の長手方向に凸部及
   び凹部を有し、前記凸部と前記凹部の中心線に関して平
   面形状が対称であると共に、前記第１の電極の長手方向
   と直交する方向の前記第１の電極のエッジの一部を被う
   形状にパターン形成する工程と、全面に低抵抗半導体層
   を形成する工程と、前記低抵抗半導体層上に配線層を形
   成する工程と、前記配線層を、前記薄膜層で被われた前
   記第１の電極のエッジとねじれ交差し、前記薄膜層の凸
   部の一部と重複する凸部を有し、かつ、前記薄膜層の凸
   部からはみ出した幅方向の長さと前記薄膜層の凹部の幅
   方向の長さとが等しく、さらに前記薄膜層の凹部の一部
   と重複する第２の電極と、前記薄膜層の凸部で前記第１
   の電極とねじれ交差する第３の電極とにパターン形成す
   る工程と、前記第２及び第３の電極のパターンと前記薄
   膜層をマスクとして前記低抵抗半導体層と前記半導体層
   とをエッチング除去する工程とを備えた半導体装置の製
   造方法。
6. 【請求項６】 薄膜層が絶縁体膜である請求項５に記載
   の半導体装置の製造方法。
7. 【請求項７】 基板上に第１の電極をパターン形成する
   工程と、前記第１の電極上に絶縁体層と薄膜層と低抵抗
   半導体層とを順次積層して形成する工程と、前記薄膜層
   と前記低抵抗半導体層とを、前記第１の電極上で、前記
   第１の電極の長手方向に凸部及び凹部を有し、前記凸部
   と前記凹部の中心線に関して平面形状が対称であると共
   に、前記第１の電極の長手方向と直交する方向の前記第
   １の電極のエッジの一部を被う形状にパターン形成する
   工程と、全面に配線層を形成する工程と、前記配線層
   を、前記薄膜層で被われた前記第１の電極のエッジとね
   じれ交差し、前記薄膜層の凸部の一部と重複する凸部を
   有し、かつ、前記薄膜層の凸部からはみ出した幅方向の
   長さと前記薄膜層の凹部の幅方向の長さとが等しく、さ
   らに前記薄膜層の凹部の一部と重複する第２の電極と、
   前記薄膜層の凸部で前記第１の電極とねじれ交差する第
   ３の電極とにパターン形成する工程と、前記第２及び第
   ３の電極のパターンをマスクとして前記低抵抗半導体層
   及び薄膜層の一部をエッチング除去する工程とを備えた
   半導体装置の製造方法。
8. 【請求項８】 薄膜層が半導体膜である請求項７に記載
   の半導体装置の製造方法。
9. 【請求項９】 第１の電極がゲート電極であり、第２の
   電極と第３の電極がそれぞれソース電極及びドレイン電
   極である請求項５又は７に記載の半導体装置の製造方
   法。