CN109478415A - 移位寄存器电路及显示面板 - Google Patents

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Abstract

本发明的目的在于提供以简易的结构且较低的成本适当控制晶体管的背栅电压的移位寄存器电路及显示面板。在移位寄存器电路(1)中，多个单位移位寄存器(SR)的各个具备：输出电路(100)；充放电电路(200)；第一电源端子(S2)，向充放电电路(200)供给恒定电压；以及至少一个背栅电压生成电路(300)，输出电路(100)或充放电电路(200)具备至少一个晶体管(Q1)，该至少一个晶体管(Q1)具备背栅电极，背栅电压生成电路(300)具备背栅用节点(N2)，背栅用节点(N2)连接晶体管(Q1)的背栅电极，背栅电压生成电路(300)根据晶体管(Q1)的栅极电极的电压而使背栅用节点(N2)的电压变化，从第一电源端子(S2)向背栅电压生成电路(300)供给驱动电压。

Description

移位寄存器电路及显示面板
技术领域
本发明涉及移位寄存器电路及显示面板，尤其是涉及具备多级级联连接的多个单位移位寄存器的移位寄存器电路及显示面板。
背景技术
在液晶显示装置等的图像显示装置中，作为用于扫描显示面板的栅极线驱动电路(扫描线驱动电路)，能够使用在显示信号的一个帧期间进行一轮移位动作的移位寄存器。为了减少显示装置的制造工艺中的工序数，期望该移位寄存器仅包括同一导电型的场效应晶体管。
通过由非晶半导体构成沟道区域的薄膜晶体管(以下称为“TFT”)来构成栅极线驱动电路的移位寄存器的显示装置，容易大面积化且生产率高，例如广泛采用于笔记本型PC的屏幕、大屏幕显示器装置等。
然而，在将由非晶半导体构成沟道区域的TFT用于单极性的驱动电路的情况下，晶体管有时变为耗尽型(也叫作“常开型”)。这起因于TFT的制造误差、阈值电压的变动等。由于晶体管变为耗尽型，产生来自TFT的漏电流，因此变成功耗的增大以及输出信号的异常的这样的误动作的原因。
因此，在专利文献1中示出如下技术：在构成移位寄存器的TFT形成背栅电极，并通过对背栅电极施加负电压，从而控制TFT的阈值电压。
专利文献1：日本特开2011-120221号公报
发明内容
在专利文献1记载的结构中，由于需要用于控制背栅电极的电压的信号源，因此存在电源电路的复杂化、进而导致成本增加的这样的问题。此外，在专利文献1记载的结构中，由于使背栅电压共同地输入到移位寄存器所包括的所有的TFT，因此在为了控制某一TFT的阈值电压而对背栅施加负电压的定时，其它TFT导通，导致也存在该TFT的导通电阻增大的这样的问题。
本发明是为了解决以上那样的课题而作出的，目的在于提供以简易的结构且较低的成本恰当地控制晶体管的背栅电压的移位寄存器电路及显示面板。
本发明的移位寄存器电路是具备多级级联连接的多个单位移位寄存器的移位寄存器电路，多个单位移位寄存器的各个具备：输出电路，具备控制节点，该输出电路将与输入到时钟端子的时钟信号同步的输出信号输出到输出端子；充放电电路，将输出电路的控制节点充放电；第一电源端子，向充放电电路供给恒定电压；以及至少一个背栅电压生成电路，输出电路或充放电电路具备至少一个晶体管，该至少一个晶体管具备背栅电极，背栅电压生成电路具备背栅用节点，背栅用节点连接晶体管的背栅电极，背栅电压生成电路根据晶体管的栅极电极的电压而使背栅用节点的电压变化，从第一电源端子向背栅电压生成电路供给驱动电压。
发明效果
在本发明的移位寄存器电路中，单位移位寄存器所具备的至少一个晶体管具备背栅电极，背栅电压生成电路根据该晶体管的栅极电极的电压而使背栅电极的电压变化。由此，能够向反方向补偿晶体管的阈值电压的移位，使晶体管在适当的定时稳定地导通、关断。进一步地，由于利用单位移位寄存器原本使用的电源来驱动背栅电压生成电路，因此不需要追加背栅电压生成电路用的电源。因此，能够以简易的结构且较低的成本使晶体管的背栅电极的电压变化。
通过以下的详细说明和附图使本发明的目的、特征、方面以及优点更加明确。
附图说明
图1是示出实施方式1的液晶显示装置的结构的图。
图2是示出实施方式1的移位寄存器电路的结构的图。
图3是示出实施方式1的移位寄存器电路的动作定时的图。
图4是示出实施方式1的单位移位寄存器的结构的图。
图5是示出比较例的单位移位寄存器的结构的图。
图6是示出比较例的单位移位寄存器的动作定时的图。
图7是示出实施方式1的单位移位寄存器的动作定时的图。
图8是实施方式1的第一晶体管以及背栅电压生成电路的俯视图。
图9是实施方式1的第一晶体管以及背栅电压生成电路的剖视图。
图10是示出背栅用晶体管在常闭和常开的情况下的漏极-源极间电流的特性的图。
图11是示出实施方式2的单位移位寄存器的结构的图。
图12是示出实施方式2的单位移位寄存器的动作定时的图。
图13是实施方式2的第一晶体管以及背栅电压生成电路的俯视图。
图14是实施方式2的第一晶体管以及背栅电压生成电路的剖视图。
图15是示出实施方式3的单位移位寄存器的结构的图。
图16是实施方式3的第一晶体管以及背栅电压生成电路的俯视图。
图17是实施方式3的第一晶体管以及背栅电压生成电路的剖视图。
图18是示出实施方式4的单位移位寄存器的结构的图。
图19是实施方式4的第一晶体管以及背栅电压生成电路的俯视图。
图20是实施方式4的第一晶体管以及背栅电压生成电路的剖视图。
图21是示出实施方式5的单位移位寄存器的结构的图。
图22是示出实施方式5的单位移位寄存器的动作定时的图。
图23是实施方式5的第一～第四晶体管以及第一～第四背栅电压生成电路的俯视图。
图24是示出实施方式6的移位寄存器电路的结构的图。
图25是示出实施方式6的单位移位寄存器的结构的图。
图26是实施方式6的第一晶体管以及背栅电压生成电路的俯视图。
(附图标记说明)
1：移位寄存器电路；2：显示面板；2a：显示区域；3：柔性印刷基板；4：控制基板；5：栅极线驱动电路；6：源极线驱动电路；7：辅助电容布线；SR、SR1、SR2、SRn、SRk、SRk-1、SRk+1：单位移位寄存器；Q1：第一晶体管；Q2：第二晶体管；Q3：第三晶体管；Q4：第四晶体管；Q5：背栅用晶体管；Q5a：第一背栅用晶体管；Q5b：第二背栅用晶体管；Q5c：第三背栅用晶体管；Q5d：第四背栅用晶体管；C1：电容元件；C2：背栅用电容元件；C2a：第一背栅用电容元件；C2b：第二背栅用电容元件；C2c：第三背栅用电容元件；C2d：第四背栅用电容元件；C3、C4：分压用电容元件；100、100A：输出电路；200、200A：充放电电路；300、300A、300B、300C：背栅电压生成电路；301A：第一背栅电压生成电路；302A：第二背栅电压生成电路；303A：第三背栅电压生成电路；304A：第四背栅电压生成电路；S1：第二电源端子；S2：第一电源端子；CK1、CK2：时钟端子；RST：复位端子；OUT：输出端子。
具体实施方式
<实施方式1>
图1是示出本实施方式1中的液晶显示装置的结构的图。如图1所示，液晶显示装置具备显示面板2、柔性印刷基板3、控制基板4。
显示面板2是有源矩阵型的显示面板。在显示面板2中，是在玻璃基板上使用非晶硅、氧化物半导体等制成有显示区域2a、多个栅极线(扫描信号线)、多个源极线(数据信号线)、栅极线驱动电路5、源极线驱动电路6的有源矩阵型的显示面板。
在显示区域2a中，多个像素PIX呈矩阵状配置。像素PIX具备作为像素的选择元件的TFT8、液晶电容、辅助电容。TFT8的栅极连接栅极线，TFT8的源极连接源极线。液晶电容以及辅助电容连接TFT8的漏极。
栅极线驱动电路5具备移位寄存器电路1。移位寄存器电路1向多个栅极线的各个输出输出信号G1、G2、……、Gn。输出信号G1、G2、......、Gn是栅极脉冲(扫描脉冲)。
此外，源极线驱动电路6向多个源极线的各个输出输出信号S1、S2、......、Sm。输出信号S1、S2、......、Sm是数据信号。此外，对像素PIX的各辅助电容形成有赋予辅助电容电压Vcom的辅助电容布线7。
栅极线驱动电路5设置于显示面板2上的、与针对显示区域2a延伸栅极线的方向的一方侧邻接的区域。源极线驱动电路6设置于显示面板2上的、与针对显示区域2a延伸多个源极线的方向的一方侧邻接的区域。
使用非晶硅、氧化物半导体等，将栅极线驱动电路5和显示区域2a单片地制成于显示面板2。另外，被称为栅极单片、无栅极线驱动电路、面板内置栅极线驱动电路、面板内栅极等的栅极线驱动电路所有都可包含于栅极线驱动电路5。
栅极线驱动电路5以及源极线驱动电路6经由柔性印刷基板3而连接控制基板4。控制基板4经由柔性印刷基板3而向栅极线驱动电路5以及源极线驱动电路6提供需要的信号、电源。在控制基板4中，通过电平移位电路根据相同的时钟信号单独生成时钟信号CLKA和时钟信号CLKB。
<移位寄存器电路的结构>
图2是示出移位寄存器电路1的结构的图。如图2所示，移位寄存器电路1具备多级级联连接的n个单位移位寄存器SR1、SR2、......、SRn和配置于最后一级的伪单位移位寄存器SRD。由于单位移位寄存器SR1、SR2、......、SRn以及伪单位移位寄存器SRD的电路结构相同，因此在不特别区分它们的情况下，简单地记载为单位移位寄存器SR。此外，在指定第k级的移位寄存器的情况下，记载为单位移位寄存器SRk。此外，将单位移位寄存器SRk的前一级(第k-1级)的移位寄存器记载为单位移位寄存器SRk-1。此外，将单位移位寄存器SRk的下一级(第k+1级)的移位寄存器记载为单位移位寄存器SRk+1。
对图2所示的移位寄存器电路1的动作进行说明。图3是示出移位寄存器电路1的动作定时的图。
如图3所示，当向第一级的单位移位寄存器SR1的输入端子IN1输入了启动脉冲ST时，以此为契机，在与时钟信号CLKA、CLKB同步的定时使输出信号G移位，并按单位移位寄存器SR1、SR2、SR3、......、SRn的顺序依次传送。在栅极线驱动电路5中，将这样依次输出的输出信号Gk1、Gk2、......、Gkn用作显示面板的水平(或垂直)扫描信号。
在以下，将第k级的单位移位寄存器SRk输出H(高)电平的输出信号Gk的期间称为该单位移位寄存器SRk的“选择期间”。此外，将单位移位寄存器SRk不输出输出信号Gk的期间或输出L(低)电平的输出信号Gk的期间称为该单位移位寄存器SRk的“非选择期间”。此外，将在某一晶体管中栅极电极被输入了H电平的信号的期间称为该晶体管的“选择期间”。此外，将在某一晶体管中栅极电极未被输入信号的期间或被输入了L电平的信号的期间称为该晶体管的“非选择期间”。
另外，为了在最后一级的单位移位寄存器SRn输出输出信号Gn之后立即通过伪单位移位寄存器SRD的输出信号GD使单位移位寄存器SRn变为复位状态而设置有伪单位移位寄存器SRD。例如，若是栅极线驱动电路5，若在输出信号Gn的输出之后没有立即使最后一级的单位移位寄存器SRn变为复位状态，则与其对应的栅极线(扫描线)不必要地变为H电平，产生显示的不良。
伪单位移位寄存器SRD通过在输出输出信号GD之后的定时输入到复位端子RST的结束脉冲EN而切换为复位状态。如栅极线驱动电路5那样，在反复进行信号的移位动作的情况下，也可以使用下一帧期间的启动脉冲ST来代替结束脉冲EN。
此外，如图2那样，在使用两相时钟(CLKA、CLKB)使移位寄存器电路1同步的情况下，由于使多个单位移位寄存器SR的各个根据来自自身的下一级的移位寄存器SRk+1的输出信号Gk+1而变为复位状态，因此若不是在下一级的单位移位寄存器SRk+1至少进行一次动作之后，则无法进行图3所示的那样的正常动作。因此，在正常动作之前，需要进行从第一级至最后一级传送伪信号的伪动作。或者，也可以在各单位移位寄存器SR的复位端子RST和第二电源端子S1(高电位侧电源)之间另行设置复位用的晶体管，在正常动作之前强制地进行使背栅用节点N2变为H电平的复位动作。但是，在该情况下，另行需要复位用的信号线。
<单位移位寄存器的结构>
图4是示出第k级的单位移位寄存器SRk的结构的图。如图4所示，单位移位寄存器SRk具备输出端子OUT、时钟端子CK1、CK2、输入端子IN1、复位端子RST和第一电源端子S1、第二电源端子S2。
向时钟端子CK1、CK2分别输入时钟信号CLKA、CLKB(例如，图2中的单位移位寄存器SR1、SR3等就属于这种情况)。在此，时钟信号CLKA、CLKB相互反相。也就是说，在时钟信号CLKA为H(高)电平的状态下时钟信号CLKB为L电平，在时钟信号CLKA为L(低)电平的状态下时钟信号CLKB为H电平。
时钟信号CLKA、CLKB的H电平的电位是VDD(高电位侧电源电位)，L电平的电位是VSS(低电位侧电源电位)。
如图2以及图4所示，向第k级的单位移位寄存器SRk的输入端子IN1输入从前一级的单位移位寄存器SRk-1的输出端子OUT输出的信号。另外，向第一级的单位移位寄存器SR1的输入端子IN1输入规定的启动脉冲ST。
此外，在第k级的单位移位寄存器SRk中，例如，向时钟端子CK1、CL2分别输入时钟信号CLKA、CLKB。在该情况下，向前一级、下一级的单位移位寄存器SRk-1、SRk+1时钟端子CK1、CL2分别输入时钟信号CLKB、CLKA。也就是说，在邻接的单位移位寄存器SR中，向时钟端子输入相互不同的相位的时钟信号。
此外，第k级的单位移位寄存器SRk的复位端子RST连接下一级的单位移位寄存器SRk+1的输出端子OUT。但是，向设置于第n级的单位移位寄存器SRn的下一级的伪单位移位寄存器SRD的复位端子RST输入规定的结束脉冲EN。
另外，在栅极线驱动电路5中，分别在与图像信号的各帧期间的开始以及结尾对应的定时输入启动脉冲ST以及结束脉冲EN。
第二电源端子S1向后述的充放电电路200以及背栅电压生成电路300供给高电位侧的恒定电压VDD。此外，第一电源端子S2向后述的充放电电路200以及背栅电压生成电路300供给低电位侧的恒定电压VSS。恒定电压VDD的电位比恒定电压VSS的电位高。
如图4所示，单位移位寄存器SRk具备输出电路100和充放电电路200。输出电路100具备控制节点N1。输出电路100向输出端子GOUT输出与输入到时钟端子CK1的时钟信号CLKA同步的输出信号Gk。
充放电电路200根据输入端子IN1变为H电平而对输出电路100的控制节点N1充电。此外，充放电电路200根据复位端子RST变为H电平而将输出电路100的控制节点N1放电。
如图4所示，输出电路100具备第二晶体管Q2、第四晶体管Q4和电容元件C1。第二晶体管Q2连接于时钟端子CK1和输出端子OUT之间。即，第二晶体管Q2的漏极电极连接时钟端子CK1，源极电极连接输出端子OUT。此外，第二晶体管Q2的栅极电极连接控制节点N1。
第四晶体管Q4连接于输出端子OUT和第一电源端子S2之间。即，第四晶体管Q4的漏极电极连接输出端子OUT，源极电极连接第一电源端子S2。此外，第四晶体管Q4的栅极电极连接时钟端子CK2。
电容元件C1的一端连接控制节点N1，电容元件C1的另一端连接于第二晶体管Q2的源极电极和第四晶体管的漏极电极的连接点。电容元件C1是如下元件(自举电容)：使输出端子OUT和控制节点N1之间电容耦合，根据输出端子OUT的电平上升，使控制节点N1升压。但是，由于电容元件C1在第二晶体管Q2的栅极-沟道间电容充分大的情况下能够由其置换，因此在这样的情况下也可以省略。
如图4所示，充放电电路200具备第一晶体管Q1、第三晶体管Q3。第一晶体管Q1连接于第二电源端子S1和控制节点N1之间。即，第一晶体管Q1的漏极电极连接第二电源端子S1，源极电极连接控制节点N1。此外，第一晶体管Q1的栅极电极连接输入端子IN1。此外，在本实施方式1中，第一晶体管Q1具备背栅电极。
第三晶体管Q3连接于控制节点N1和第一电源端子S2之间。即，第三晶体管Q3的漏极电极连接控制节点N1，源极电极连接第一电源端子S2。此外，第三晶体管Q3的栅极电极连接复位端子RST。
本实施方式1中的单位移位寄存器SR具备背栅电压生成电路300。背栅电压生成电路300具备背栅用节点N2、背栅用晶体管Q5和背栅用电容元件C2。背栅用节点N2连接第一晶体管Q1的背栅电极。也就是说，第一晶体管Q1的背栅电极连接的节点被定义为“背栅用节点N2”。
背栅电压生成电路300根据第一晶体管Q1的栅极电极的电压而使背栅用节点N2的电压变化。从第一电源端子S2向背栅电压生成电路300供给驱动电压。
如图4所示，背栅用电容元件C2连接于背栅用晶体管Q5的栅极电极和背栅用晶体管Q5的漏极电极之间。此外，背栅用晶体管Q5的源极电极或漏极电极之中连接有背栅用电容元件C2的电极即漏极电极与背栅用节点N2连接。此外，背栅用晶体管Q5的源极电极连接第一电源端子S2。
此外，如图4所示，背栅用晶体管Q5的栅极电极连接第一晶体管Q1的栅极电极。由此，背栅电压生成电路300在第一晶体管Q1被选择的期间使背栅用节点N2的电压上升，在第一晶体管Q1非被选择的期间使背栅用节点N2的电压降低。
<比较例中的单位移位寄存器的动作>
在对本实施方式1中的单位移位寄存器SR的动作进行说明之前，对用于与实施方式1中的单位移位寄存器SR进行比较的比较例中的单位移位寄存器CSR进行说明。图5是示出比较例中的单位移位寄存器CSR的结构的图。
如图5所示，比较例中的单位移位寄存器CSR为从实施方式1中的单位移位寄存器SR除去了背栅电压生成电路300的结构。此外，在比较例中的单位移位寄存器CSR中，第一晶体管Q1不具备背栅电极。由于其它结构与实施方式1中的单位移位寄存器SR相同，因此省略说明。
图6是示出比较例中的第k级的单位移位寄存器CSRk(图5)的动作定时的图。在图6中，CK1[k]、CK2[k]等的“[k]”意思是该信号是与第k级的单位移位寄存器CSRk相关的信号。
首先，作为单位移位寄存器CSRk的初始状态，假定控制节点N1为L电平的状态(以下，将控制节点N1为L电平的状态称为“复位状态”)。此外，输入端子IN1(前一级的输出信号Gk-1)、复位端子RST(下一级的输出信号Gk+1)、时钟端子CK1(时钟信号CLKA)都是L电平。此时，由于输出电路100的第二晶体管Q2、第四晶体管Q4均关断，因此输出端子OUT变为高阻抗状态(浮动状态)，但在该初始状态下输出端子OUT(输出信号Gk)也是L电平。
在时刻t1，时钟信号CLKA从H电平变化为L电平、时钟信号CLKB从L电平变化为H电平，且前一级的单位移位寄存器CSRk-1的输出信号Gk-1(在单位移位寄存器CSRk为第一级的情况下是启动脉冲ST)变化为H电平。于是，由于充放电电路200的第一晶体管Q1变为导通而控制节点N1被充电，因此控制节点N1变为H电平。将控制节点N1为H电平的状态称为“设置(set)状态”。此时，控制节点N1的电位电平(以下，简单地称为“电平”)上升至VDD-Vth(Q1)。在此，Vth(Q1)是第一晶体管Q1的阈值电压。控制节点N1的电平上升，从而输出电路100的第二晶体管Q2变为导通。
而且，在时刻t2，时钟信号CLKB从H电平变化为L电平、时钟信号CLKA从L电平变化为H电平，并且前一级的单位移位寄存器CSRk-1的输出信号Gk-1变为L电平。于是，充放电电路200的第一晶体管Q1变为关断，控制节点N1仍为H电平，变为浮动状态。此外，由于输出电路100的第二晶体管Q2导通，因此输出端子OUT的电平随着时钟信号CLKA而上升。
在时刻t2，当时钟端子CK1以及输出端子OUT的电平上升时，根据经由电容元件C1以及第二晶体管Q2的栅极-沟道间电容的耦合，控制节点N1的电平被升压。由于此时的升压量大致与时钟信号CLKA的振幅(VDD)相当，因此控制节点N1被升压至大约2×VDD-Vth(Q1)。
其结果，在输出信号Gk变为H电平的期间，第二晶体管Q2的栅极(控制节点N1)-源极(输出端子OUT)间的电压也保持得较大。也就是说，由于第二晶体管Q2的导通电阻保持得较低，因此输出信号Gk随着时钟信号CLKA的向H电平的变化而快速地上升，变为H电平。此外，此时，由于第二晶体管Q2在线性区域(非饱和区域)进行动作，因此输出信号Gk的电平上升至与时钟信号CLKA的振幅相同的VDD。
进一步地，在时刻t3，在时钟信号CLKB从H电平变化为L电平、时钟信号CLKB从L电平变化为H电平时，由于第二晶体管Q2的导通电阻也保持得较低，因此输出信号Gk随着时钟信号CLKA快速地下降，从H电平降低到L电平。
此外，在该时刻t3，由于输入到复位端子RST的下一级的单位移位寄存器CSRk+1的输出信号Gk+1以及时钟信号CLKB变为H电平，因此充放电电路200的第三晶体管Q3以及输出电路100的第四晶体管Q4变为导通。由此，输出端子OUT经由第四晶体管Q4充分地被放电，可靠地变为L电平(VSS)。此外，控制节点N1通过第三晶体管Q3而被放电，变为L电平。即，单位移位寄存器CSRk从设置状态变化为复位状态。
而且，在时刻t4，在下一级的单位移位寄存器SRk+1的输出信号Gk+1返回到L电平之后，在直到使前一级的单位移位寄存器SRk-1的输出信号Gk-1输入到输入端子IN1之前，单位移位寄存器CSRk维持在复位状态。输出信号Gk保持在L电平。
总结以上的动作，单位移位寄存器CSRk在未向输入端子IN1输入信号(启动脉冲SP或前一级的单位移位寄存器CSRk-1的输出信号Gk-1)的期间是复位状态。在复位状态下，由于输出电路100的第二晶体管Q2维持关断，因此来自输出端子OUT的输出信号Gk维持在L电平(VSS)。
而且，当输入端子IN1被输入信号时，单位移位寄存器CSRk切换为设置状态。在设置状态下，由于输出电路100的第二晶体管Q2变为导通，因此在时钟端子CK1的信号(时钟信号CLKA)变为H电平的期间，来自输出端子OUT的输出信号Gk变为H电平。而且，这之后，当复位端子RST被输入信号(下一级的单位移位寄存器CSRk+1的输出信号Gk+1或结束脉冲EN)时，单位移位寄存器CSRk返回到复位状态。
在此，对通过晶体管的阈值电压的负方向移位而使TFT变为耗尽型(常开)的情况下的问题进行说明。
如从图6的时序图可知的那样，当前一级的单位移位寄存器CSRk-1的输出信号Gk-1变为H电平时，第k级的单位移位寄存器CSRk的控制节点N1被充电到H电平(VDD-Vth(Q1))(时刻t1)，这之后，即使前一级的单位移位寄存器CSRk-1的输出信号Gk-1返回到L电平(时刻t2)，也在浮动状态下维持在H电平。并且，在输出信号Gk为H电平的期间(选择期间：时刻t2～时刻t3)，控制节点N1被升压至2×VDD-Vth(Q1)的电平。
也就是说，在选择期间中，在第一晶体管Q1中，漏极(第一电源端子S2)变为VDD、源极(控制节点N1)变为2×VDD-Vth(Q1)、栅极(输入端子IN1)变为VSS的电平。也就是说，栅极相对于源极以及漏极的两者变为负偏置的状态。
一般而言，TFT其阈值电压随时间向负(minus)方向移位。因此，在单位移位寄存器CSR中，在其选择期间，在第一晶体管Q1产生阈值电压的负方向移位。
在单位移位寄存器CSR中，当第一晶体管Q1的阈值电压向负方向移位时，即使在输入端子IN1为L电平时，第一晶体管Q1也流过电流(漏电流)，在非选择期间，向控制节点N1供给电荷，其电平上升。这样一来，尽管是非选择期间，但单位移位寄存器SR的第二晶体管Q2导通，变成从其输出端子OUT输出作为虚假信号的输出信号G的这样的误动作的原因。
因此，在本实施方式1中的单位移位寄存器SR中，在第一晶体管Q1形成背栅电极，对背栅电极施加比VSS低的电压。由此，第一晶体管Q1的阈值电压向正方向移位。也就是说，在形成有背栅电极的第一晶体管Q1的非选择期间，若对背栅电极施加比VSS低的电压，则在输入端子IN1为L电平时，能够抑制第一晶体管Q1的漏电流。
<实施方式1中的单位移位寄存器的动作>
图7是示出实施方式1中的单位移位寄存器SRk(图4)的动作定时的图。首先，作为单位移位寄存器SRk的初始状态，假定控制节点N1为L电平的状态。此外，设输入端子IN1(前一级的输出信号Gk-1)、复位端子RST(下一级的输出信号Gk+1)、时钟端子CK1(时钟信号CLKA)、输出端子OUT(输出信号Gk)都是L电平。
在时刻t1，当时钟信号CLKA变化为L电平、时钟信号CLKB变化为H电平，且前一级的单位移位寄存器SRk-1的输出信号Gk-1(在为第一级的情况下是启动脉冲ST)变化为H电平时，第一晶体管Q1以及背栅用晶体管Q5均变为导通。由此，背栅用节点N2变为与第一晶体管Q1的源极电极相同的电位VSS。此时，背栅用电容元件C2通过VDD和VSS的电位差而被充电。
而且，在时刻t2，当时钟信号CLKB变化为L电平、时钟信号CLKA变化为H电平，且前一级的单位移位寄存器SRk-1的输出信号Gk-1变为L电平时，第一晶体管Q1以及背栅用晶体管Q5均变为关断。此时，通过背栅用电容元件C2的放电而使背栅用节点N2的电平如图7所示从电位VSS下降到VBG。而且，接下来，维持该电位VBG，直至前一级的单位移位寄存器SRk-1的输出信号Gk-1变为H电平。
这样，仅在第一晶体管Q1的非选择期间对第一晶体管Q1的背栅电极施加负电压，在第一晶体管Q3的选择期间，第一晶体管Q1的背栅电极变为与VSS同电位。因此，能够抑制第一晶体管Q1的阈值电压的负方向移位，并抑制第一晶体管Q1的非选择期间的漏电流的增大。此外，在第一晶体管Q1的选择期间，由于背栅电极变为VSS，因此能够抑制在选择期间由对背栅电极施加负电压而引起的导通电阻的增大。
另外，在图4中，构成为向背栅用晶体管Q5的源极电极输入VSS、向栅极电极输入前一级的单位移位寄存器SRk-1的输出信号Gk-1，但并不限定于该结构。若构成为相对于以背栅用晶体管Q5的电位VSS为基准的源极电极的电位，输入到栅极电极的信号的上升电位变大，则能够在第一晶体管Q1的非选择期间使背栅用节点N2的电位比VSS小。
接着，在时刻t3，当时钟信号CLKA从H电平变化为L电平、时钟信号CLKB从L电平变化为H电平时，单位移位寄存器SRk的输出信号Gk返回到L电平。与此同时，由于下一级的单位移位寄存器SRk+1的输出信号Gk+1从L电平变为H电平，因此单位移位寄存器SRk的第三晶体管Q3、第四晶体管Q4变为导通，单位移位寄存器SRk返回到复位状态。
而且，在时刻t4，在下一级的单位移位寄存器SRk+1的输出信号Gk+1返回到L电平之后，直到使前一级的单位移位寄存器SRk-1的输出信号Gk-1输入到输出端子IN1之前，使单位移位寄存器SRk维持在复位状态。输出信号Gk保持在L电平。
如以上那样，本实施方式中的单位移位寄存器SR的信号的移位动作大致与比较例(图5)是同样的。由多个单位移位寄存器SR构成的多级的移位寄存器电路1正如在图3中所说明的那样进行动作。
图8是第一晶体管Q1以及背栅电压生成电路300的俯视图。此外，图9是图8的线段A-A处的剖视图。
如图8以及图9所示，在玻璃基板10上形成有第一晶体管Q1以及背栅用晶体管Q5所共同的栅极电极11。此外，在玻璃基板10和绝缘膜22之间密封有液晶。
第一晶体管Q1以及背栅用晶体管Q5是在栅极电极11上配设有源极电极以及漏极电极的、所谓的“底栅型晶体管”。
在第一晶体管Q1中，经由绝缘膜12而在栅极电极11上形成有半导体层14、漏极电极17、源极电极16。此外，在第一晶体管Q1中，经由液晶30而与漏极电极17以及源极电极16对置地形成有背栅电极21。
在背栅用晶体管Q5中，经由绝缘膜12而在栅极电极11上形成有半导体层15、漏极电极18、源极电极19。
在接触孔20中，第一晶体管Q1的背栅电极21和背栅用晶体管Q5的漏极电极18连接。背栅电极21与背栅用节点N2对应。此外，在俯视时在漏极18电极和栅极电极11重叠的区域中形成有背栅用电容元件C2。
如图9所示，接触孔20形成于没有栅极电极11的区域。也就是说，为在俯视时和接触孔20重叠的部分的栅极电极11被移除的构造。由此，即使在形成接触孔20的工艺中对漏极电极18的破坏恶化了的情况下，也能够防止漏极电极18和栅极电极11短路。
此外，背栅用电容元件C2形成在电极间距离较小的漏极电极18和栅极电极11之间。由此，能够以最小的面积形成具有规定的静电电容的背栅用电容元件C2。
此外，在本实施方式1中，半导体层14、15采用氧化物半导体。已知在TFT采用非晶硅的情况下，当栅极变为负电压时，会发生由空穴传导引起的漏电流。另一方面，由于氧化物大致不存在空穴，因此能够大幅减少漏电流。通过半导体层14采用氧化物半导体，从而即使对背栅电极施加负电压，由于也能够抑制由空穴传导引起的漏电流的发生，因此能够更容易地抑制由漏电流引起的功耗的抑制以及维持背栅用节点N2的负电位。
根据以上，在本实施方式1中，能够实现如下移位寄存器电路1：能够防止由通过TFT的阈值电压的移位现象而变为耗尽型的TFT引起的误动作。
此外，在本实施方式1中，设各单位移位寄存器SR的输出电路100、充放电电路200、背栅电压生成电路300所具备的晶体管(即，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4以及背栅用晶体管Q5)是与显示面板2的各像素所具备的晶体管为同一导电型的场效应晶体管。
此外，在本实施方式1中，在第一晶体管Q1形成背栅电极，并连接有背栅电压生成电路300，但连接背栅电压生成电路300的晶体管并不限定于第一晶体管Q1。背栅电压生成电路300能够连接通过阈值电压的负移位而变为耗尽型的任意的晶体管。
另外，在本实施方式1中，构成为第一晶体管Q1具备背栅电极，第一晶体管Q1的背栅电极连接背栅电压生成电路300，但连接背栅电压生成电路300A的并不限定于第一晶体管Q1。例如，也可以构成为第二晶体管Q1、第三晶体管Q2、第四晶体管Q3的任意晶体管具备背栅电极，该晶体管的背栅电极连接背栅电压生成电路300。
<效果>
本实施方式1中的移位寄存器电路1是具备多级级联连接的多个单位移位寄存器SR的移位寄存器电路，多个单位移位寄存器SR的各个具备：输出电路100，具备控制节点N1，该输出电路100将与输入到时钟端子CK1、CK2的时钟信号CLKA、CLKB同步的输出信号Gk输出到输出端子OUT；充放电电路200，将输出电路100的控制节点N1充放电；第二电源端子S1，向充放电电路200供给高电位侧的恒定电压VDD；第一电源端子S2，向充放电电路200供给低电位侧的恒定电压VSS，电位比第二电源端子S1低；以及至少一个背栅电压生成电路300，输出电路100或充放电电路200具备具有背栅电极的至少一个晶体管(在本实施方式1中是第一晶体管Q1)，背栅电压生成电路300具备背栅用节点N2，背栅用节点N2连接晶体管的背栅电极，背栅电压生成电路300根据晶体管的栅极电极的电压而使背栅用节点N2的电压变化，从第一电源端子S2或第二电源端子S1向背栅电压生成电路300供给驱动电压。
在本实施方式1中的单位移位寄存器SR中，单位移位寄存器SR所具备的至少一个晶体管具备背栅电极，背栅电压生成电路300根据该晶体管的栅极电极的电压而使背栅电极的电压变化。由此，能够向反方向补偿晶体管的阈值电压(Vth)的移位，在适当的定时使晶体管稳定地导通、关断。进一步地，在本实施方式1中，由于利用单位移位寄存器SR原本使用的电源来驱动背栅电压生成电路300，因此不需要追加背栅电压生成电路300用的电源。因此，能够以简易的结构且较低的成本使晶体管的背栅电极的电压变化。
此外，在本实施方式1中的移位寄存器电路1所具备的单位移位寄存器SR中，背栅电压生成电路300在选择晶体管(在本实施方式1中是第一晶体管Q1)的期间使背栅用节点N2的电压上升，在晶体管非被选择的期间使背栅用节点N2的电压降低。
在本实施方式1中，仅在第一晶体管Q1的非选择期间对第一晶体管Q1的背栅电极施加负电压，在第一晶体管Q3的选择期间，第一晶体管Q1的背栅电极变为与VSS同电位。因此，能够抑制第一晶体管Q1的阈值电压的负方向移位，并抑制第一晶体管Q1的非选择期间的漏电流的增大。此外，在第一晶体管Q1的选择期间，由于背栅电极变为VSS，因此能够抑制在选择期间由对背栅电极施加负电压而引起的导通电阻的增大。
此外，在本实施方式1中的移位寄存器电路1所具备的单位移位寄存器SR中，背栅电压生成电路300具备背栅用晶体管Q5和背栅用电容元件C2，在背栅用晶体管Q5的栅极电极和背栅用晶体管Q5的源极电极或漏极电极之间连接有背栅用电容元件C2，背栅用晶体管Q5的源极电极或漏极电极之中连接有背栅用电容元件C2的电极与背栅用节点N2连接，背栅用晶体管Q5的源极电极或漏极电极连接第一电源端子S2或第二电源端子S1。
因此，如以上那样构成背栅电压生成电路300，由于根据背栅用晶体管Q5的导通、关断而将背栅用电容元件C2充放电，因此能够使背栅用节点N2的电压变化。
此外，在本实施方式1中的移位寄存器电路1所具备的单位移位寄存器SR中，背栅用晶体管Q5的栅极电极连接晶体管(在本实施方式1中是第一晶体管Q1)的栅极电极。
由此，通过将背栅用晶体管Q5的栅极电极连接具备背栅电极的晶体管的栅极电极，从而能够在与晶体管的导通、关断相同的定时使背栅用晶体管Q5导通、关断。
此外，在本实施方式1中的移位寄存器电路1所具备的单位移位寄存器SR中，背栅用晶体管Q5是薄膜晶体管(TFT)，背栅用晶体管Q5的栅极电极11配置于基板(即玻璃基板10)上，背栅用晶体管Q5的漏极电极18以及源极电极19经由栅极绝缘层(即绝缘膜12)而配置于栅极电极11的上层，背栅用电容元件C2包含在俯视时栅极电极11和源极电极19或漏极电极18重叠的区域。
在本实施方式1中，在电极间距离较小的漏极电极18和栅极电极11之间形成背栅用电容元件C2。由此，能够以最小的面积形成具有规定的静电电容的背栅用电容元件C2。
<实施方式2>
在实施方式1中的单位移位寄存器SR中，设第一晶体管Q1以及背栅用晶体管Q5在初始状态下为常闭。另一方面，在本实施方式2中的单位移位寄存器SR中，设背栅用晶体管Q5从初始状态就为常开。
图10是示出背栅用晶体管Q5在常闭(实施方式1)和常开(实施方式2)的情况下的漏极-源极间电流的特性的图。如图10所示，在背栅用晶体管Q5为常闭的情况下，在栅极-源极间为同电位时，漏极-源极间几乎无电流流过。另一方面，在背栅用晶体管Q5为常开的情况下，即使栅极-源极间为同电位，漏极-源极间也有电流流过。
特别是，已知在使用了氧化物半导体的TFT中，根据氧化物半导体的成膜条件、热历史以及采用沟道长度为5μm以下的短沟道，从而易于变为常开。设本实施方式2中的背栅用晶体管Q5是使用了氧化物半导体的TFT，构成为沟道长度为4μm。
在本实施方式2中，由于液晶显示装置的结构以及移位寄存器电路1的结构与实施方式1(图1、图2)相同，因此省略说明。
图11是示出本实施方式2中的单位移位寄存器SR的结构的图。如图11所示，在本实施方式2中，在背栅电压生成电路300A中，背栅用晶体管Q5具备背栅电极。背栅用晶体管Q5的背栅电极连接背栅用节点N2。在本实施方式2中，由于背栅电压生成电路300A以外的单位移位寄存器SR的结构与实施方式1(图4)相同，因此省略说明。
图12是示出本实施方式2中的单位移位寄存器SR的动作定时的图。在图12的背栅用节点N2的电位N2[k]中，如由标注了箭头L1的实线所示，在本实施方式2的单位移位寄存器SR中，即使背栅用晶体管Q5为常开，由于在来自前一级的单位移位寄存器SRk-1的输出信号Gk-1下降的定时(时刻t2)，背栅用晶体管Q5的背栅电极的电压瞬间变为负电压，因此背栅用晶体管Q5关断。
另一方面，在实施方式1的单位移位寄存器SR(图4)中，在背栅用晶体管Q5为常开的情况下，在来自前一级的单位移位寄存器SRk-1的输出信号Gk-1下降的定时(时刻t2)，背栅用晶体管Q5不关断。因此，在图12的背栅用节点N2的电位N2[k]中，如由标注了箭头L2的虚线所示，背栅用节点N2未维持在负电压，而收敛于VSS电位。
另外，关于本实施方式2的单位移位寄存器SR的动作定时，由于与在实施方式1中示出的图7是同样的，因此省略说明。
接下来，对本实施方式2的单位移位寄存器SR的充放电电路200所具备的第一晶体管Q1以及背栅电压生成电路300A的结构进行说明。图13是第一晶体管Q1以及背栅电压生成电路300A的俯视图。此外，图14是图13的线段B-B处的剖视图。
如图13以及图14所示，在本实施方式2中，通过使第一晶体管Q1的背栅电极21延伸至背栅用晶体管Q5的半导体层15的正上方，从而形成背栅用晶体管Q5的背栅电极。由于其它结构与实施方式1(图8以及图9)相同，因此省略说明。
这样，通过使第一晶体管Q1的背栅电极21延伸至背栅用晶体管Q5的半导体层15的正上方，从而能够不增大面积而形成背栅用晶体管Q5的背栅电极。
另外，在本实施方式2中，构成为第一晶体管Q1具备背栅电极，并且第一晶体管Q1的背栅电极连接背栅电压生成电路300A，但连接背栅电压生成电路300A的并不限定于第一晶体管Q1。例如，也可以构成为第二晶体管Q1、第三晶体管Q2、第四晶体管Q3的任意晶体管具备背栅电极，该晶体管的背栅电极连接背栅电压生成电路300A。
<效果>
在本实施方式2中的移位寄存器电路1所具备的单位移位寄存器SR中，背栅用晶体管Q5具备背栅电极，背栅用晶体管Q5的背栅电极与背栅用节点N2连接。
根据该结构，即使背栅用晶体管为常开，也能够稳定地维持背栅用节点的负电压。
<实施方式3>
图15是示出本实施方式3中的单位移位寄存器SR的结构的图。在实施方式1、2的背栅电压生成电路300、300A(图4、11)中，示出了背栅用节点N2仅与背栅用电容元件C2连接的情况。另一方面，本实施方式3的背栅电压生成电路300B进一步地具备分压用电容元件C3。
如图15所示，分压用电容元件C3连接于背栅用节点N2和具有电位VSS的第一电源端子S2之间。背栅用节点N2连接于背栅用电容元件C2和分压用电容元件C3之间。
在本实施方式3中，由于液晶显示装置的结构以及移位寄存器电路1的结构与实施方式1(图1、图2)相同，因此省略说明。此外，在本实施方式3中，由于背栅电压生成电路300B以外的单位移位寄存器SR的结构与实施方式1(图4)或实施方式2(图11)相同，因此省略说明。此外，关于本实施方式3中的单位移位寄存器SR的动作，由于与在实施方式1中示出的图7是同样的，因此省略说明。
通过如图15所示来构成背栅电压生成电路300B，从而通过背栅用电容元件C2和分压用电容元件C3使背栅用节点N2的电位如式1所示的那样被分压。因此，对背栅用节点N2施加与实施方式1、2相比绝对值较小的负电位。
[数学式1]
在此，VN2示出背栅用节点N2的电位。VIN1示出输入端子IN1和第一电源端子S2的电位差。此外，C2、C3示出背栅用电容元件C2和分压用电容元件C3的静电电容。
在TFT中，当对背栅电极持续施加负电压时，有时阈值电压向负方向移位。在本实施方式3中，由于对第一晶体管Q1的背栅电极施加由分压用电容元件C3分压后的负电压，因此能够抑制TFT的阈值电压的向负方向的移位。
接下来，对本实施方式3的单位移位寄存器SR的充放电电路200所具备的第一晶体管Q1以及背栅电压生成电路300B的结构进行说明。图16是第一晶体管Q1以及背栅电压生成电路300B的俯视图。此外，图17是图16的线段C-C处的剖视图。
如图16以及图17所示，在本实施方式3中，相对于实施方式2(图13以及图14)，经由绝缘膜22而在背栅电极21之上进一步地形成有最上层电极24。最上层电极24形成于在俯视时和背栅电极21重叠的区域。
最上层电极24经由接触孔23而与背栅用晶体管Q5的源极电极19连接。分压用电容元件C3形成在背栅电极21和最上层电极24之间。由于其它结构与实施方式2(图13以及图14)相同，因此省略说明。
这样，由于使最上层电极24形成于在俯视时和背栅电极21重叠的区域内，因此即使追加最上层电极24，也能够不增大TFT的面积。
这样，通过在俯视时在和背栅电极21重叠的区域形成最上层电极24，从而能够不增大面积而形成分压用电容元件C3。
<效果>
在本实施方式3中的移位寄存器电路1所具备的单位移位寄存器SR中，背栅电压生成电路300B进一步地具备分压用电容元件C3，分压用电容元件C3连接于背栅用节点N2和电压源之间。
在本实施方式3中，通过背栅用电容元件C2和分压用电容元件C3将背栅用节点N2的电位分压。因此，对背栅用节点N2施加与实施方式1、2相比绝对值较小的负电位。因此，能够抑制背栅电极连接背栅用节点N2的晶体管的阈值电压的向负方向的移位。
此外，在本实施方式3中的移位寄存器电路1所具备的单位移位寄存器SR中，背栅用晶体管Q5是薄膜晶体管(TFT)，分压用电容元件C3包含在俯视时背栅电极21和经由绝缘层22而配置于背栅电极21的上层的最上层电极24重叠的区域。
在本实施方式3中，通过在俯视时在和背栅电极21重叠的区域形成最上层电极24，从而能够不增大面积而形成分压用电容元件C3。
此外，在本实施方式3中的移位寄存器电路1所具备的单位移位寄存器SR中，最上层电极24连接第一电源端子S2或第二电源端子S1。
在本实施方式3中，将最上层电极24连接第一电源端子S2。由此，分压用电容元件C3连接于背栅用节点N2和第一电源端子S2之间。
另外，在本实施方式3中，构成为第一晶体管Q1具备背栅电极，并且第一晶体管Q1的背栅电极连接背栅电压生成电路300B，但连接背栅电压生成电路300B的并不限定于第一晶体管Q1。例如，也可以构成为第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的任意晶体管具备背栅电极，该晶体管的背栅电极连接背栅电压生成电路300B。
<实施方式4>
图18是示出本实施方式4中的单位移位寄存器SR的结构的图。本实施方式4中的背栅电压生成电路300C具备分压用电容元件C4来代替实施方式3(图15)中的分压用电容元件C3。
在实施方式3中，分压用电容元件C3连接于具有电位VSS的第一电源端子S2和背栅用节点N2之间。另一方面，在本实施方式4中，分压用电容元件C4连接于辅助电容布线COM和背栅用节点N2之间。向辅助电容布线COM供给辅助电容电位Vcom。辅助电容布线COM是用于对显示面板的各像素的辅助电容施加辅助电容电位Vcom的布线。
在本实施方式4中，由于液晶显示装置的结构以及移位寄存器电路1的结构与实施方式1(图1、图2)相同，因此省略说明。此外，在本实施方式4中，由于背栅电压生成电路300C以外的单位移位寄存器SR的结构与实施方式1(图4)或实施方式2(图11)相同，因此省略说明。此外，关于本实施方式4中的单位移位寄存器SR的动作，由于与在实施方式1中示出的图7是同样的，因此省略说明。
在本实施方式4中，与实施方式3同样地，由于对第一晶体管Q1的背栅电极施加由分压用电容元件C4分压后的负电压，因此能够抑制TFT的阈值电压的向负方向的移位。
接下来，对本实施方式4的单位移位寄存器SR的充放电电路200所具备的第一晶体管Q1以及背栅电压生成电路300C的结构进行说明。图19是第一晶体管Q1以及背栅电压生成电路300B的俯视图。此外，图20是图19的线段D-D处的剖视图。
如图19以及图20所示，在本实施方式4中，相对于实施方式2(图13以及图14)，经由绝缘膜22而在背栅电极21之上进一步地形成有最上层电极24。最上层电极24形成于在俯视时和背栅电极21重叠的区域。
如图19所示，最上层电极24与辅助电容布线COM连接。分压用电容元件C4形成在背栅电极21和最上层电极24之间。
如图19以及图20所示，最上层电极24构成为网状。通过使该网状的形状变化，从而能够调整分压用电容元件C4的静电电容。在本实施方式4中，例如，设定为使分压用电容元件C4的静电电容变为背栅用电容元件C2的一半。
此外，在本实施方式4中，由于最上层电极24配置为覆盖背栅电极21，因此能够通过最上层电极24屏蔽从背栅电极21发生的电场。由此，能够抑制在来自背栅电极21的电场向显示面板的显示区域2a泄漏时发生的显示不良。
<效果>
在本实施方式4中的移位寄存器电路1所具备的多个单位移位寄存器SR中，输出端子OUT连接显示面板所具备的多个栅极线的各个，最上层电极24连接被施加液晶面板的辅助电容电位Vcom的布线。
在本实施方式4中，通过背栅用电容元件C2和分压用电容元件C4将背栅用节点N2的电位分压。因此，对背栅用节点N2施加与实施方式1、2相比绝对值较小的负电位。因此，能够抑制背栅电极连接背栅用节点N2的晶体管的阈值电压的向负方向的移位。
进一步地，能够通过最上层电极24屏蔽从背栅电极21发生的电场。由此，在将移位寄存器电路1单片地制成于使用了液晶的显示面板的情况下，能够抑制在来自背栅电极21的电场向显示面板的显示区域2a泄漏时发生的显示不良。
另外，在本实施方式4中，构成为第一晶体管Q1具备背栅电极，并且第一晶体管Q1的背栅电极连接背栅电压生成电路300C，但连接背栅电压生成电路300C的并不限定于第一晶体管Q1。例如，也可以构成为第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的任意晶体管具备背栅电极，该晶体管的背栅电极连接背栅电压生成电路300C。
<实施方式5>
<结构>
在实施方式1～实施方式4中，构成为第一～第四晶体管之中、第一晶体管Q1具备背栅电极，并使背栅电压生成电路300、300A、300B、300C的任意背栅电压生成电路连接该背栅电极。
另一方面，在本实施方式5中，构成为第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的各个具备背栅电极，对各背栅电极施加背栅电压。图21是示出本实施方式5中的单位移位寄存器SR的结构的图。
如图21所示，本实施方式5中的单位移位寄存器SR具备输出电路100A和充放电电路200A。在输出电路100A中，第二晶体管Q2、第四晶体管Q4的各个具备背栅电极。由于输出电路100A的其它结构与实施方式1(图4)的输出电路100相同，因此省略说明。此外，在充放电电路200A中，不仅第一晶体管Q1具备背栅电极，第三晶体管Q3也具备背栅电极。由于充放电电路200A的其它结构与实施方式1(图4)的充放电电路200相同，因此省略说明。
此外，本实施方式5中的单位移位寄存器SR具备第一背栅电压生成电路301A、第二背栅电压生成电路302A、第三背栅电压生成电路303A、第四背栅电压生成电路304A、305A。
如图21所示，第一背栅电压生成电路301A具备第一背栅用节点N2a、第一背栅用晶体管Q5a和第一背栅用电容元件C2a。
第一背栅用节点N2a连接第一晶体管Q1的背栅电极。也就是说，第一晶体管Q1的背栅电极连接的节点被定义为“第一背栅用节点N2a”。
第一背栅用电容元件C2a连接于第一背栅用晶体管Q5a的栅极电极和漏极电极之间。此外，第一背栅用晶体管Q5a的漏极电极连接第一晶体管Q1的背栅电极。
如图21所示，第一背栅用晶体管Q5a的源极电极连接第一电源端子S2。第一背栅用晶体管Q5a的栅极电极连接第一晶体管Q1的栅极电极。
进一步地，第一背栅用晶体管Q5a也可以具备背栅电极，该背栅电极和第一背栅用节点N2a连接。
如图21所示，第二背栅电压生成电路302A具备第二背栅用节点N2b、第二背栅用晶体管Q5b和第二背栅用电容元件C2b。
第二背栅用节点N2b连接第二晶体管Q2的背栅电极。也就是说，第二晶体管Q2的背栅电极连接的节点被定义为“第二背栅用节点N2b”。
第二背栅用电容元件C2b连接于第二背栅用晶体管Q5b的栅极电极和源极电极之间。此外，第二背栅用晶体管Q5b的漏极电极连接第二晶体管Q2的背栅电极。
如图21所示，第二背栅用晶体管Q5b的漏极电极连接第二电源端子S1。第二背栅用晶体管Q5b的栅极电极连接第二晶体管Q2的栅极电极。
进一步地，第二背栅用晶体管Q5b也可以具备背栅电极，该背栅电极和第二背栅用节点N2b连接。
如图21所示，第三背栅电压生成电路303A具备第三背栅用节点N2c、第三背栅用晶体管Q5c和第三背栅用电容元件C2c。
第三背栅用节点N2c连接第三晶体管Q3的背栅电极。也就是说，第三晶体管Q3的背栅电极连接的节点被定义为“第三背栅用节点N2c”。
第三背栅用电容元件C2c连接于第三背栅用晶体管Q5c的栅极电极和漏极电极之间。此外，第三背栅用晶体管Q5c的漏极电极连接第三晶体管Q3的背栅电极。
如图21所示，第三背栅用晶体管Q5c的源极电极连接第一电源端子S2。第三背栅用晶体管Q5c的栅极电极连接第三晶体管Q3的栅极电极。
进一步地，第三背栅用晶体管Q5c也可以具备背栅电极，该背栅电极和第三背栅用节点N2c连接。
如图21所示，第四背栅电压生成电路304A具备第四背栅用节点N2d、第四背栅用晶体管Q5d和第四背栅用电容元件C2d。
第四背栅用节点N2d连接第四晶体管Q4的背栅电极。也就是说，第四晶体管Q4的背栅电极连接的节点被定义为“第四背栅用节点N2d”。
第四背栅用电容元件C2d连接于第四背栅用晶体管Q5d的栅极电极和漏极电极之间。此外，第四背栅用晶体管Q5d的漏极电极连接第四晶体管Q4的背栅电极。
如图21所示，第四背栅用晶体管Q5d的源极电极连接第一电源端子S2。第四背栅用晶体管Q5d的栅极电极连接第四晶体管Q4的栅极电极。
进一步地，第四背栅用晶体管Q5d也可以具备背栅电极，该背栅电极和第四背栅用节点N2d连接。
在本实施方式5中，由于液晶显示装置的结构以及移位寄存器电路1的结构与实施方式1(图1、图2)相同，因此省略说明。
图22是示出本实施方式5中的单位移位寄存器SR(图21)的动作定时的图。首先，作为单位移位寄存器SRk的初始状态，假定控制节点N1为L电平的状态。此外，设输入端子IN1(前一级的输出信号Gk-1)、复位端子RST(下一级的输出信号Gk+1)、时钟端子CK1(时钟信号CLKA)、输出端子OUT(输出信号Gk)都是L电平。
在时刻t1，当时钟信号CLKA变化为L电平、时钟信号CLKB变化为H电平，且前一级的单位移位寄存器SRk-1的输出信号Gk-1(在为第一级的情况下是启动脉冲ST)变化为H电平时，第一晶体管Q1以及第一背栅用晶体管Q5a均变为导通。此外，在时刻t1，第二背栅用晶体管Q5b的栅极电极的电位变为VDD-Vth(Q1)，从而第二背栅用晶体管Q5b变为导通，第二背栅用节点N2b的电位变为VDD-Vth(Q1)-Vth(Q5b)。在此，Vth(Q5b)是第二背栅用晶体管Q5b的阈值电压。此外，在时刻t1，第四背栅用晶体管Q5d也变为导通，第一背栅用节点N2a、第四背栅用节点N2d的电位变为VSS。
而且，在时刻t2，当时钟信号CLKB变化为L电平、时钟信号CLKA变化为H电平，并且前一级的单位移位寄存器SRk-1的输出信号Gk-1变为L电平时，第一晶体管Q1以及第一背栅用晶体管Q5a均变为关断。由此，通过第一背栅用电容元件C2a而使第一晶体管Q1的背栅电极的电位下降到比电位VSS低的电位VBGa。
在时刻t2，由于第二晶体管Q2导通，因此输出端子OUT的电平随着时钟信号CLKA而上升，输出信号Gk变为H电平。当时钟端子CK1以及输出端子OUT的电平上升时，通过经由电容元件C1以及第二晶体管Q2的栅极-沟道间电容的耦合，使控制节点N1的电平升压。也就是说，通过控制节点N1向第二背栅用晶体管Q5b的栅极电极输入更高的电压，电位变为VDD。
此外，在时刻t2，第四晶体管Q4以及第四背栅用晶体管Q5d变为关断。由此，通过第四背栅用电容元件C2d而使第四晶体管Q4的背栅电极的电位下降到比电位VSS低的电位VBGd。
在时刻t3，由于输入到复位端子RST的下一级的单位移位寄存器SRk+1的输出信号Gk+1以及时钟信号CLKB变为H电平，因此充放电电路200的第三晶体管Q3以及输出电路100A的第四晶体管Q4变为导通。由此，由于输出端子OUT经由第四晶体管Q4而充分地被放电，因此输出信号Gk可靠地变为L电平(VSS)。此外，控制节点N1通过第三晶体管Q3而被放电，变为L电平。即，在时刻t3，单位移位寄存器SRk从设置状态变化为复位状态。
在时刻t3，第二晶体管Q2以及第二背栅用晶体管Q5b变为关断。由此，通过第二背栅用电容元件C2b而使第二晶体管Q2的背栅电极的电位下降到比电位VSS低的电位VBGb。
而且，在时刻t4，在下一级的单位移位寄存器SRk+1的输出信号Gk+1返回到L电平之后，在直到使前一级的单位移位寄存器SRk-1的输出信号Gk-1输入到输入端子IN1之前，单位移位寄存器SRk维持在复位状态。输出信号Gk保持在L电平。
在时刻t4，第三晶体管Q3以及第三背栅用晶体管Q5c变为关断。由此，通过第三背栅用电容元件C2c而使第三晶体管Q3的背栅电极的电位下降到比电位VSS低的电位VBGc。
如在以上所说明的那样，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的各个仅在非选择期间对背栅电极施加负电压。此外，在第一晶体管Q1、第三晶体管Q3、第四晶体管Q4的选择期间，各个背栅电极变为与VSS同电位。在第二晶体管Q2的选择期间，背栅电极变为与VDD同电位。
由此，能够抑制第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的阈值电压的负方向移位，并抑制第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的非选择期间的漏电流的增大。此外，由于在第一晶体管Q1、第三晶体管、第四晶体管的选择期间各个背栅电极变为VSS，因此能够抑制在选择期间由对背栅电极施加负电压而引起的导通电阻的增大。此外，由于在第二晶体管Q2的选择期间背栅电极的电位变为比VSS大的VDD，因此能够抑制第二晶体管Q2的导通电阻的增大。
此外，当对第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的各个栅极电极在规定的期间施加正电压时，TFT的阈值电压向正方向移位。因此，如本实施方式5那样，构成为对背栅电极施加负电压，从而在将阈值电压的向正方向的移位拉回的方向作用。由此，能够抑制晶体管的电特性的劣化，能够实现单位移位寄存器SR以及移位寄存器电路1的长寿命化。
图23是本实施方式中的第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4以及第一～第四背栅电压生成电路的俯视图。
如图23所示，在玻璃基板(未图示)上形成有第一晶体管Q1以及第一背栅用晶体管Q5a所共同的栅极电极11a。在第一晶体管Q1中，经由绝缘膜(未图示)而在栅极电极11a上形成有半导体层14a、漏极电极17a、源极电极16a。此外，在第一晶体管Q1中，经由液晶(未图示)而与漏极电极17a以及源极电极16a对置地形成有背栅电极21a。
在第一背栅用晶体管Q5a中，经由绝缘膜(未图示)而在栅极电极11上形成有半导体层15a、漏极电极18a、源极电极19a。
在接触孔20a中，第一晶体管Q1的背栅电极21a和第一背栅用晶体管Q5a的漏极电极18a连接。背栅电极21a与背栅用节点N2a对应。此外，在俯视时在漏极18电极a和栅极电极11a重叠的区域中形成有第一背栅用电容元件C2a。
如图23所示，在玻璃基板(未图示)上形成有第二晶体管Q2以及第二背栅用晶体管Q5b所共同的栅极电极11b。在第二晶体管Q2中，经由绝缘膜(未图示)而在栅极电极11b上形成有半导体层14b、漏极电极17b、源极电极16b。此外，在第二晶体管Q2中，经由液晶(未图示)而与漏极电极17b以及源极电极16b对置地形成有背栅电极21b。
在第二背栅用晶体管Q5b中，经由绝缘膜(未图示)而在栅极电极11b上形成有半导体层15b、漏极电极18b、源极电极19b。
在接触孔20b中，第二晶体管Q2的背栅电极21b和第二背栅用晶体管Q5b的漏极电极18b连接。背栅电极21b与背栅用节点N2b对应。此外，在俯视时在漏极18b电极和栅极电极11b重叠的区域中形成有第二背栅用电容元件C2b。
如图23所示，在玻璃基板(未图示)上形成有第三晶体管Q3以及第三背栅用晶体管Q5c所共同的栅极电极11c。在第三晶体管Q3中，经由绝缘膜(未图示)而在栅极电极11c上形成有半导体层14c、漏极电极17c、源极电极16c。此外，在第三晶体管Q3中，经由液晶(未图示)而与漏极电极17c以及源极电极16c对置地形成有背栅电极21c。
在第三背栅用晶体管Q5c中，经由绝缘膜(未图示)而在栅极电极11c上形成有半导体层15c、漏极电极18c、源极电极19c。
在接触孔20c中，第三晶体管Q3的背栅电极21c和第三背栅用晶体管Q5c的漏极电极18c连接。背栅电极21c与背栅用节点N2c对应。此外，在俯视时在漏极18c电极和栅极电极11c重叠的区域中形成有第三背栅用电容元件C2c。
如图23所示，在玻璃基板(未图示)上形成有第四晶体管Q4以及第四背栅用晶体管Q5d所共同的栅极电极11d。在第四晶体管Q4中，经由绝缘膜(未图示)而在栅极电极11d上形成有半导体层14d、漏极电极17d、源极电极16d。此外，在第四晶体管Q4中，经由液晶(未图示)而与漏极电极17d以及源极电极16d对置地形成有背栅电极21d。
在第四背栅用晶体管Q5d中，经由绝缘膜(未图示)而在栅极电极11d上形成有半导体层15d、漏极电极18d、源极电极19d。
在接触孔20d中，第四晶体管Q4的背栅电极21d和第四背栅用晶体管Q5d的漏极电极18d连接。背栅电极21d与背栅用节点N2d对应。此外，在俯视时在漏极18d电极和栅极电极11d重叠的区域中形成有第四背栅用电容元件C2d。
此外，第二背栅用电容元件C2b与具有电位VDD的第二电源端子S1连接，第一背栅用电容元件C2a、第三背栅用电容元件C2c、第四背栅用电容元件C2d与具有电位VSS的第一电源端子S2连接。
根据以上，在本实施方式5中，在第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4中，由于防止TFT变为常开的情况下的误动作且也抑制导通电阻的增大，因此能够实现能够进行稳定的动作的单位移位寄存器SR以及移位寄存器电路1。
另外，在本实施方式5中，构成为仅向第一背栅用晶体管Q5a、第二背栅用晶体管Q5b、第三背栅用晶体管Q5c、第四背栅用晶体管Q5d之中的第二背栅用晶体管Q5b的源极电极供给电位VDD，但与第一晶体管Q5a、第三晶体管Q5c、第四晶体管Q5d同样地，也可以构成为向源极电极供给电位VSS。在这样的结构中也同样地，即使第二晶体管Q2是常开的TFT，也能够抑制漏电流的发生。
<效果>
本实施方式5中的移位寄存器电路1所具备的单位移位寄存器SR进一步地具备输入从前一级的单位移位寄存器SRk-1的输出端子OUT输出的信号的输入端子IN1，至少一个晶体管包含第一晶体管Q1，充放电电路200具备对控制节点N1充电的第一晶体管Q1，第一晶体管Q1连接于第二电源端子S1和控制节点N1之间，第一晶体管Q1的栅极电极连接输入端子IN1，第一晶体管Q1的背栅电极连接背栅电压生成电路(即第一背栅电压生成电路301A)的背栅用节点(即第一背栅用节点N2a)，在背栅用晶体管(即第一背栅用晶体管Q5a)的栅极电极和背栅用晶体管的源极电极或漏极电极之间连接有背栅用电容元件(即第一背栅用电容元件C2a)，背栅用晶体管的源极电极或漏极电极之中连接有背栅用电容元件的电极与背栅用节点连接，背栅用晶体管的源极电极或漏极电极连接第一电源端子S2，背栅用晶体管的栅极电极连接第一晶体管Q1的栅极电极。
在本实施方式5中，与第一晶体管Q1的关断联动地，第一背栅用晶体管Q5a关断。由此，通过第一背栅用电容元件C2a而使第一晶体管Q1的背栅电极的电位下降到比第一电源端子S2的电位VSS低的电位VBGa。此外，由于第一背栅用晶体管Q5a与第一晶体管Q1的导通联动地导通，因此第一晶体管Q1的背栅电极与第一电源端子S2的电位VSS变为同电位。
因此，能够抑制第一晶体管Q1的非选择期间的漏电流的增大。此外，在第一晶体管Q1的选择期间，能够抑制由对背栅电极施加负电压而引起的导通电阻的增大。
此外，在本实施方式5中的移位寄存器电路1所具备的单位移位寄存器SR中，至少一个晶体管包含第二晶体管Q2，输出电路100A具备第二晶体管Q2，第二晶体管Q2连接于时钟端子CK1和输出端子OUT之间，第二晶体管Q2的栅极电极连接控制节点N1，第二晶体管Q2的背栅电极连接背栅电压生成电路(即第二背栅电压生成电路302A)的背栅用节点N2b，在背栅用晶体管(即第二背栅用晶体管Q5b)的栅极电极和背栅用晶体管的源极电极或漏极电极之间连接有背栅用电容元件(即第二背栅用电容元件C2b)，背栅用晶体管的源极电极或漏极电极之中连接有第背栅用电容元件的电极与背栅用节点(即第二背栅用节点N2b)连接，背栅用晶体管的源极电极或漏极电极连接第二电源端子S1，背栅用晶体管的栅极电极连接第二晶体管Q2的上述栅极电极。
在本实施方式5中，与第二晶体管Q1的关断联动地，第二背栅用晶体管Q5b关断。由此，通过第二背栅用电容元件C2b而使第二晶体管Q2的背栅电极的电位下降到比第一电源端子S2的电位VSS低的电位VBGb。此外，由于第二背栅用晶体管Q5b与第二晶体管Q2的导通联动地导通，因此第二晶体管Q2的背栅电极与第二电源端子S1的电位VDD变为同电位。
因此，能够抑制第二晶体管Q2的非选择期间的漏电流的增大。此外，在第二晶体管Q2的选择期间，能够抑制由对背栅电极施加负电压而引起的导通电阻的增大。
此外，本实施方式5中的移位寄存器电路1所具备的单位移位寄存器SR进一步地具备输入从下一级的单位移位寄存器SRk+1的输出端子OUT输出的信号的复位端子RST，至少一个晶体管包含第三晶体管Q3，充放电电路200A具备将控制节点N1放电的第三晶体管Q3，第三晶体管Q3连接于控制节点N1和第一电源端子S2之间，第三晶体管Q3的栅极电极连接复位端子RST，第三晶体管Q3的背栅电极连接背栅电压生成电路(即第三背栅电压生成电路303A)的背栅用节点(即第三背栅用节点N2c)，在背栅用晶体管(即第三背栅用晶体管Q5c)的栅极电极和背栅用晶体管的源极电极或漏极电极之间连接有背栅用电容元件(即第三背栅用电容元件C2c)，背栅用晶体管的源极电极或漏极电极之中连接有背栅用电容元件的电极与背栅用节点连接，背栅用晶体管的源极电极或漏极电极连接第一电源端子S2，背栅用晶体管的栅极电极连接第三晶体管Q3的栅极电极。
在本实施方式5中，与第三晶体管Q3的关断联动地，第三背栅用晶体管Q5c关断。由此，通过第三背栅用电容元件C2c而使第三晶体管Q3的背栅电极的电位下降到比第一电源端子S2的电位VSS低的电位VBGc。此外，由于第三背栅用晶体管Q5c与第三晶体管Q3的导通联动地导通，因此第三晶体管Q3的背栅电极与第一电源端子S2的电位VSS变为同电位。
因此，能够抑制第三晶体管Q3的非选择期间的漏电流的增大。此外，在第三晶体管Q3的选择期间，能够抑制由对背栅电极施加负电压而引起的导通电阻的增大。
此外，在本实施方式5中的移位寄存器电路1所具备的单位移位寄存器SR中，至少一个晶体管包含第四晶体管Q4，输出电路100A进一步地具备第四晶体管Q4，第四晶体管Q4连接于输出端子OUT和第一电源端子S2之间，向第四晶体管Q4的栅极电极输入与输入到时钟端子CK1的时钟信号反相位的时钟信号，第四晶体管Q4的背栅电极连接背栅电压生成电路(即第四背栅电压生成电路304A)的背栅用节点(即第四背栅用节点N2d)，在背栅用晶体管(即第四背栅用晶体管Q5d)的栅极电极和背栅用晶体管的源极电极或漏极电极之间连接有背栅用电容元件(即第四背栅用电容元件C2d)，背栅用晶体管的源极电极或漏极电极之中连接有背栅用电容元件的电极与背栅用节点连接，背栅用晶体管的源极电极或漏极电极连接第一电源端子S2，背栅用晶体管的栅极电极连接第四晶体管Q4的栅极电极。
在本实施方式5中，与第四晶体管Q4的关断联动地，第四背栅用晶体管Q5d关断。由此，通过第四背栅用电容元件C2d而使第四晶体管Q4的背栅电极的电位下降到比第一电源端子S2的电位VSS低的电位VBGd。此外，由于第四背栅用晶体管Q5d与第四晶体管Q4的导通联动地导通，因此第四晶体管Q4的背栅电极与第一电源端子S2的电位VSS变为同电位。
因此，能够抑制第四晶体管Q4的非选择期间的漏电流的增大。此外，在第四晶体管Q4的选择期间，能够抑制由对背栅电极施加负电压而引起的导通电阻的增大。
<实施方式6>
在实施方式1～5中的单位移位寄存器SR中，对作为恒定电压源而具备高电位侧的第二电源端子S1和低电位侧的第一电源端子S2的移位寄存器SR的例子进行了说明。在本实施方式6中，对作为恒定电压源不具备高电位侧的第二电源端子S1而具备低电位侧的第一电源端子S2的移位寄存器SR进行说明。
图24是示出移位寄存器电路1的结构的图。相对于在实施方式1中所说明的图2的结构，构成为没有供给高电位侧的恒定电源VDD的第二电源端子S1。关于其它结构，由于与实施方式1(图3)是同样的，因此省略说明。
图25是示出第k级的单位移位寄存器SRk的结构的图。如图25所示，单位移位寄存器SRk具备输出端子OUT、时钟端子CK1、CK2、输入端子IN1、复位端子RST和第一电源端子S2。相对于在图4中示出的结构，输入端子IN1和晶体管Q1的漏极连接来代替没有电源端子S1。关于本实施方式6的单位移位寄存器SR的动作定时，由于与在实施方式1中示出的图7是同样的，因此省略说明。
接下来，对本实施方式6的单位移位寄存器SR的充放电电路200所具备的第一晶体管Q1以及背栅电压生成电路300的结构进行说明。
图26是第一晶体管Q1以及背栅电压生成电路300的俯视图。此外，由于图26中的线段E-E处的剖视图与图9是同样的，因此省略剖视图的说明。
如图26所示，在本实施方式2中，通过接触孔20e、20f将第一晶体管Q1的栅极电极11和漏极电极17电连接。关于其它结构，由于与实施方式1(图8以及图9)相同，因此省略说明。另外，在实施方式2～5中，也如在本实施方式6中所示的那样，也可以构成为没有第二电源端子S1而具备第一电源端子S2。
<效果>
本实施方式6中的移位寄存器电路1是具备多级级联连接的多个单位移位寄存器SR的移位寄存器电路，多个单位移位寄存器SR的各个具备：输出电路100，具备控制节点N1，该输出电路100将与输入到时钟端子CK1、CK2的时钟信号CLKA、CLKB同步的输出信号Gk输出到输出端子OUT；充放电电路200，将输出电路100的控制节点N1充放电；第一电源端子S2，向充放电电路200供给恒定电压VSS；以及至少一个背栅电压生成电路300，输出电路100或充放电电路200具备具有背栅电极的至少一个晶体管(在本实施方式6中是第一晶体管Q1)，背栅电压生成电路300具备背栅用节点N2，背栅用节点N2连接晶体管的背栅电极，背栅电压生成电路300根据晶体管的栅极电极的电压而使背栅用节点N2的电压变化，从第一电源端子S2向背栅电压生成电路300供给驱动电压。
这样，在本实施方式6中的移位寄存器电路1中，构成为各单位移位寄存器SR不具备第二电源端子S1。由此，与实施方式1比较，能够使单位移位寄存器SR的结构简化且防止电源电路的复杂化。
另外，在本实施方式6中，构成为第一晶体管Q1具备背栅电极，并且第一晶体管Q1的背栅电极连接背栅电压生成电路300，但连接背栅电压生成电路300的并不限定于第一晶体管Q1。例如，也可以构成为第二晶体管Q2、第三晶体管Q3、第四晶体管Q4的任意晶体管具备背栅电极，该晶体管的背栅电极连接背栅电压生成电路300。
此外，在各实施方式1～6中的单位移位寄存器SR中，具备背栅电极的晶体管的半导体层包含氧化物。因此，通过半导体层采用氧化物半导体，从而即使对背栅电极施加负电极，由于也能够抑制由空穴传导引起的漏电流的发生，因此能够更容易地抑制由漏电流引起的功耗以及维持背栅用节点N2的负电位。
此外，实施方式1～6的各个中的单位移位寄存器SR单片地形成于基板(即玻璃基板10)上。通过在玻璃基板10上单片地形成单位移位寄存器SR，从而能够抑制由追加背栅电极以及背栅电压生成电路引起的电路的面积的增大。
此外，在各实施方式1～6中的单位移位寄存器SR中，输出电路100、100A、充放电电路200、200A以及背栅电压生成电路300、300A、300B、300C、301A、302A、303A、304A所具备的晶体管为同一导电型。因此，通过使单位移位寄存器SR所具备的晶体管为同一导电型，从而能够通过同一工序一并地形成这些晶体管，能够抑制制造工序数的增大。
此外，在各实施方式1～6中，显示面板2具备：多个源极线；多个栅极线，与多个源极线正交；多个像素用晶体管，配置于多个源极线和多个栅极线的交点；以及实施方式1～5的任意实施方式的移位寄存器电路1，移位寄存器电路1的多个单位移位寄存器SR的输出端子OUT的各个连接多个栅极线的各个，源极线、栅极线、像素用晶体管以及移位寄存器电路1单片地形成于同一基板上。
因此，在将源极线、栅极线、像素用晶体管等形成在基板上的工序中，能够同时进行移位寄存器电路的形成。因此，能够抑制制造工序数的增大。
此外，在各实施方式1～6的显示面板2中，输出电路100、100A、充放电电路200、200A以及背栅电压生成电路300、300A、300B、300C、301A、302A、303A、304A所具备的晶体管与像素用晶体管为同一导电型。
因此，通过使移位寄存器电路1所具备的晶体管和像素用晶体管为同一导电型，从而在显示面板2的制造中能够通过同一工序一并地形成移位寄存器电路1所具备的晶体管和像素用晶体管，能够抑制制造工序数的增大。
另外，在本发明的各实施方式1～6中，示出了由第二晶体管Q2、第四晶体管Q4这两个TFT和一个电容元件C1构成输出电路100、100A的例子，但即使是晶体管和电容元件的数量不同的其它结构，也同样地能够应用本发明。此外，在实施方式1～5中，示出了由第一晶体管Q1、第三晶体管Q3这两个TFT构成充放电电路200、200A的例子，但即使是晶体管的数量不同的其它结构，也同样地能够应用本发明。
此外，在本发明中，能够自由地组合各实施方式1～6来构成单位移位寄存器SR。例如，在实施方式2中，仅在第一晶体管Q1形成背栅电极，并与背栅电压生成电路300连接。此外，在实施方式5中，在第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4形成背栅电极，并使它们的各个与背栅电压生成电路301A、301B、301C、301D连接。本发明并不限定于这些，例如，也可以仅在第二晶体管Q2形成背栅电极，并与背栅电压生成电路连接。此外，也可以仅在第一晶体管Q1、第四晶体管Q4形成背栅电极，并使它们的各个与背栅电压生成电路连接。这样，能够对单位移位寄存器SR所具备的任意的晶体管形成背栅电极，并且该背栅电极连接背栅电压生成电路。
此外，例如，在实施方式4中，在背栅电压生成电路300C中设置分压用电容元件C3，通过背栅用电容元件C2和分压用电容元件C3对施加于背栅用节点N2的电压分压。与此同样地，在实施方式5中，也可以在各背栅电压生成电路301A、301B、301C、301D设置分压用电容元件。
此外，在各实施方式1～6中，对使移位寄存器电路1应用于液晶显示装置的例子进行了说明，但移位寄存器电路1例如能够广泛地应用于有机EL(Electroluminescence：电致发光)显示装置、MEMS(Micro Electro-Mechanical System：微电子机械系统)显示装置等利用了移位寄存器的显示装置。
此外，在发明的详细的说明中作出的具体的实施方式或实施例归根究底用于明确本发明的技术内容，不应该仅限定于这样的具体例在狭义上进行解释，而能够在本发明的主旨和如下记载的权利请求的范围内进行各种变更并实施。
另外，本发明能够在其发明的范围内自由地组合各实施方式，或者将各实施方式适当地变形、省略。虽然详细说明了本发明，但上述说明在所有方面只是例示，本发明不限定于此。应理解为未例示的无数的变形例都是不脱离本发明的范围而能够想到的。

Claims (20)

1.一种移位寄存器电路(1)，具备多级级联连接的多个单位移位寄存器(SR)，
多个所述单位移位寄存器(SR)的各个具备：
输出电路(100)，具备控制节点(N1)，该输出电路(100)将与输入到时钟端子(CK1、CK2)的时钟信号(CLKA、CLKB)同步的输出信号输出到输出端子(OUT)；
充放电电路(200)，将所述输出电路(100)的所述控制节点(N1)充放电；
第一电源端子(S2)，向所述充放电电路(200)供给恒定电压；以及
至少一个背栅电压生成电路(300)，
所述输出电路(100)或所述充放电电路(200)具备至少一个晶体管(Q1)，所述至少一个晶体管(Q1)具备背栅电极，
所述背栅电压生成电路(300)具备背栅用节点(N2)，
所述背栅用节点(N2)连接于所述晶体管(Q1)的所述背栅电极，
所述背栅电压生成电路(300)根据所述晶体管(Q1)的栅极电极的电压而使所述背栅用节点(N2)的电压变化，
从所述第一电源端子(S2)向所述背栅电压生成电路(300)供给驱动电压。
2.根据权利要求1所述的移位寄存器电路(1)，其中，
还具备第二电源端子(S1)，电位比所述第一电源端子(S2)高，向所述充放电电路(200)供给高电位侧的恒定电压，
从所述第一电源端子(S2)或所述第二电源端子(S1)向所述背栅电压生成电路(300)供给驱动电压。
3.根据权利要求1或2所述的移位寄存器电路(1)，其中，
所述背栅电压生成电路(300)在所述晶体管(Q1)被选择的期间使所述背栅用节点(N2)的电压上升，在所述晶体管(Q1)非被选择的期间使所述背栅用节点(N2)的电压降低。
4.根据权利要求2所述的移位寄存器电路(1)，其中，
所述背栅电压生成电路(300)具备：
背栅用晶体管(Q5)；以及
背栅用电容元件(C2)，
在所述背栅用晶体管(Q5)的栅极电极和所述背栅用晶体管(Q5)的源极电极或漏极电极之间连接有所述背栅用电容元件(C2)，
所述背栅用晶体管(Q5)的所述源极电极或所述漏极电极之中连接有所述背栅用电容元件(C2)的电极与所述背栅用节点(N2)连接，
所述背栅用晶体管(Q5)的所述源极电极或所述漏极电极连接于所述第一电源端子(S2)或所述第二电源端子(S1)。
5.根据权利要求4所述的移位寄存器电路(1)，其中，
所述背栅用晶体管(Q5)的栅极电极连接于所述晶体管(Q1)的栅极电极。
6.根据权利要求4或5所述的移位寄存器电路(1)，其中，
所述背栅用晶体管(Q5)具备背栅电极，
所述背栅用晶体管(Q5)的所述背栅电极与所述背栅用节点(N2)连接。
7.根据权利要求4至6中的任意一项所述的移位寄存器电路(1)，其中，
所述背栅电压生成电路(300B)还具备分压用电容元件(C3)，
所述分压用电容元件(C3)连接到所述背栅用节点(N2)和电压源之间。
8.根据权利要求4至7中的任意一项所述的移位寄存器电路(1)，其中，
所述背栅用晶体管(Q5)是薄膜晶体管，
所述背栅用晶体管(Q5)的栅极电极(11)配置于基板上，
所述背栅用晶体管(Q5)的所述漏极电极(18)以及所述源极电极(19)经由栅极绝缘层而配置于所述栅极电极(11)的上层，
所述背栅用电容元件(C2)包含在俯视时所述栅极电极(11)和所述源极电极(19)或所述漏极电极(18)重叠的区域。
9.根据权利要求7所述的移位寄存器电路(1)，其中，
所述背栅用晶体管(Q5)是薄膜晶体管，
所述分压用电容元件(C3)包含在俯视时背栅电极(21)和经由绝缘层(22)而配置于所述背栅电极(21)的上层的最上层电极(24)重叠的区域。
10.根据权利要求9所述的移位寄存器电路(1)，其中，
所述最上层电极(24)连接于所述第一电源端子(S2)或所述第二电源端子(S1)。
11.根据权利要求9所述的移位寄存器电路(1)，其中，
所述移位寄存器电路(1)的多个所述单位移位寄存器(SR)的所述输出端子(OUT)连接显示面板所具备的多个栅极线的各个，
所述最上层电极(24)连接施加有所述显示面板的辅助电容电位的布线。
12.根据权利要求1至11中的任意一项所述的移位寄存器电路(1)，其中，
具备所述背栅电极的所述晶体管的半导体层包含氧化物。
13.根据权利要求5至11中的任意一项所述的移位寄存器电路(1)，其中，
还具备输入端子(IN1)，输入从前一级的所述单位移位寄存器(SR)的所述输出端子(OUT)输出的信号，
所述至少一个晶体管包含第一晶体管(Q1)，
所述充放电电路(200)具备对所述控制节点(N1)充电的所述第一晶体管(Q1)，
所述第一晶体管(Q1)连接到所述第二电源端子(S1)和所述控制节点(N1)之间，
所述第一晶体管(Q1)的栅极电极连接于所述输入端子(IN1)，
所述第一晶体管(Q1)的所述背栅电极连接于所述背栅电压生成电路(301A)的所述背栅用节点(N2a)，
在所述背栅用晶体管(Q5a)的栅极电极和所述背栅用晶体管(Q5a)的源极电极或漏极电极之间连接有所述背栅用电容元件(C2a)，
所述背栅用晶体管(Q5a)的所述源极电极或所述漏极电极之中连接有所述背栅用电容元件(C2a)的电极与所述背栅用节点(N2a)连接，
所述背栅用晶体管(Q5a)的所述源极电极或所述漏极电极连接于所述第一电源端子(S2)，
所述背栅用晶体管(Q5a)的所述栅极电极连接于所述第一晶体管(Q1)的所述栅极电极。
14.根据权利要求5至11中的任意一项所述的移位寄存器电路(1)，其中，
所述至少一个晶体管包含第二晶体管(Q2)，
所述输出电路具备所述第二晶体管(Q2)，
所述第二晶体管(Q2)连接到所述时钟端子(CK1)和所述输出端子(OUT)之间，
所述第二晶体管(Q2)的栅极电极连接于所述控制节点(N1)，
所述第二晶体管(Q2)的背栅电极连接于所述背栅电压生成电路(302A)的所述背栅用节点(N2b)，
在所述背栅用晶体管(Q5b)的栅极电极和所述背栅用晶体管(Q5b)的源极电极或漏极电极之间连接有所述背栅用电容元件(C2b)，
所述背栅用晶体管(Q5b)的所述源极电极或所述漏极电极之中连接有所述背栅用电容元件(C2b)的电极与所述背栅用节点(N2b)连接，
所述背栅用晶体管(Q5b)的所述源极电极或所述漏极电极连接于所述第二电源端子(S1)，
所述背栅用晶体管(Q5b)的所述栅极电极连接于所述第二晶体管(Q2)的所述栅极电极。
15.根据权利要求5至11中的任意一项所述的移位寄存器电路(1)，其中，
还具备复位端子(RST)，输入从下一级的所述单位移位寄存器(SR)的所述输出端子(OUT)输出的信号，
所述至少一个晶体管包含第三晶体管(Q3)，
所述充放电电路(200A)具备将所述控制节点(N1)放电的所述第三晶体管(Q3)，
所述第三晶体管(Q3)连接到所述控制节点(N1)和所述第一电源端子(S2)之间，
所述第三晶体管(Q3)的栅极电极连接于所述复位端子(RST)，
所述第三晶体管(Q3)的背栅电极连接于所述背栅电压生成电路(303A)的所述背栅用节点(N2c)，
在所述背栅用晶体管(Q5c)的栅极电极和所述背栅用晶体管(Q5c)的源极电极或漏极电极之间连接有所述背栅用电容元件(C2c)，
所述背栅用晶体管(Q5c)的所述源极电极或所述漏极电极之中连接有所述背栅用电容元件(C2c)的电极与所述背栅用节点(N2c)连接，
所述背栅用晶体管(Q5c)的所述源极电极或所述漏极电极连接于所述第一电源端子(S2)，
所述背栅用晶体管(Q5c)的所述栅极电极连接于所述第三晶体管(Q3)的所述栅极电极。
16.根据权利要求5至11中的任意一项所述的移位寄存器电路(1)，其中，
所述至少一个晶体管包含第四晶体管(Q4)，
所述输出电路(100A)还具备所述第四晶体管(Q4)，
所述第四晶体管(Q4)连接到所述输出端子(OUT)和所述第一电源端子(S2)之间，
向所述第四晶体管(Q4)的栅极电极输入与输入到所述时钟端子(CK1)的所述时钟信号反相位的时钟信号，
所述第四晶体管(Q4)的背栅电极连接于所述背栅电压生成电路(304A)的所述背栅用节点(N2d)，
在所述背栅用晶体管(Q5d)的栅极电极和所述背栅用晶体管(Q5d)的源极电极或漏极电极之间连接有所述背栅用电容元件(C2d)，
所述背栅用晶体管(Q5d)的所述源极电极或所述漏极电极之中连接有所述背栅用电容元件(C2d)的电极与所述背栅用节点(N2d)连接，
所述背栅用晶体管(Q5d)的所述源极电极或所述漏极电极连接于所述第一电源端子(S2)，
所述背栅用晶体管(Q5d)的栅极电极连接于所述第四晶体管(Q4)的所述栅极电极。
17.根据权利要求1至16中的任意一项所述的移位寄存器电路(1)，其中，
单片地形成于基板上。
18.根据权利要求1至17中的任意一项所述的移位寄存器电路(1)，其中，
所述输出电路(100)、所述充放电电路(200)以及所述背栅电压生成电路(300)所具备的晶体管为同一导电型。
19.一种显示面板(2)，具备：
多个源极线；
多个栅极线，与多个所述源极线正交；
多个像素用晶体管，配置于多个所述源极线和多个所述栅极线的交点；以及
权利要求1至18中的任意一项所述的移位寄存器电路(1)，
所述移位寄存器电路(1)的多个所述单位移位寄存器(SR)的输出端子(OUT)的各个连接多个所述栅极线的各个，
使所述源极线、所述栅极线、所述像素用晶体管以及所述移位寄存器电路(1)单片地形成于同一基板上。
20.根据权利要求19所述的显示面板(2)，其中，
所述输出电路(100)、所述充放电电路(200)以及所述背栅电压生成电路(300)所具备的晶体管与所述像素用晶体管为同一导电型。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112885279A (zh) * 2021-01-22 2021-06-01 中山大学 带保护晶体管的goa电路及其控制方法
CN114648959A (zh) * 2020-12-18 2022-06-21 乐金显示有限公司 栅极驱动电路和显示装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108230980B (zh) * 2018-01-08 2020-11-13 京东方科技集团股份有限公司 移位寄存器及其放噪控制方法、栅极驱动电路和显示装置
TWI829663B (zh) 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
CN208141792U (zh) * 2018-05-28 2018-11-23 北京京东方技术开发有限公司 移位寄存器单元、电路结构、驱动电路及显示装置
CN108877718B (zh) * 2018-07-24 2021-02-02 武汉华星光电技术有限公司 Goa电路及显示装置
CN108682398B (zh) * 2018-08-08 2020-05-29 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、显示装置及驱动方法
CN110689838B (zh) * 2019-10-31 2023-06-16 京东方科技集团股份有限公司 显示面板及显示装置
US20230125324A1 (en) * 2019-11-29 2023-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
CN111081190B (zh) * 2019-12-18 2021-08-24 深圳市华星光电半导体显示技术有限公司 Goa电路、显示面板及薄膜晶体管的阈值电压补偿方法
EP4123635A4 (en) * 2020-03-16 2023-06-07 BOE Technology Group Co., Ltd. DISPLAY SUBSTRATE, METHOD OF MAKING AND DISPLAY DEVICE
WO2021184158A1 (zh) 2020-03-16 2021-09-23 京东方科技集团股份有限公司 显示基板、制作方法和显示装置
WO2021212449A1 (zh) * 2020-04-24 2021-10-28 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示设备
KR20220023858A (ko) * 2020-08-20 2022-03-03 삼성디스플레이 주식회사 표시 장치 및 이를 포함하는 표시 시스템
DE102022121350A1 (de) * 2021-09-27 2023-03-30 Lg Display Co., Ltd. Gate-Treiber und Anzeigevorrichtung, die ihn enthält

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1168548A (ja) * 1997-08-14 1999-03-09 Sony Corp 半導体集積回路
JP2000261304A (ja) * 1999-03-11 2000-09-22 Mitsubishi Electric Corp 半導体装置
US8605027B2 (en) 2004-06-30 2013-12-10 Samsung Display Co., Ltd. Shift register, display device having the same and method of driving the same
JP2009094927A (ja) * 2007-10-11 2009-04-30 Seiko Epson Corp バッファ、レベルシフト回路及び表示装置
KR101712340B1 (ko) * 2009-10-30 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치, 및 표시 장치를 포함하는 전자 기기
US8718224B2 (en) 2011-08-05 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
JP2013084333A (ja) * 2011-09-28 2013-05-09 Semiconductor Energy Lab Co Ltd シフトレジスタ回路
TWI600022B (zh) * 2012-07-20 2017-09-21 半導體能源研究所股份有限公司 脈衝輸出電路、顯示裝置、及電子裝置
JP2014041344A (ja) * 2012-07-27 2014-03-06 Semiconductor Energy Lab Co Ltd 液晶表示装置の駆動方法
US9412764B2 (en) 2012-11-28 2016-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
WO2014141800A1 (ja) * 2013-03-12 2014-09-18 シャープ株式会社 シフトレジスタ回路、駆動回路、及び表示装置
CN103927965B (zh) * 2014-03-21 2017-02-22 京东方科技集团股份有限公司 驱动电路及驱动方法、goa单元、goa电路及显示装置
US10629630B2 (en) * 2016-03-02 2020-04-21 Sharp Kabushiki Kaisha Active matrix substrate, and liquid crystal display device provided with active matrix substrate
JP2019087601A (ja) * 2017-11-06 2019-06-06 シャープ株式会社 トランジスタおよびシフトレジスタ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114648959A (zh) * 2020-12-18 2022-06-21 乐金显示有限公司 栅极驱动电路和显示装置
CN112885279A (zh) * 2021-01-22 2021-06-01 中山大学 带保护晶体管的goa电路及其控制方法
CN112885279B (zh) * 2021-01-22 2022-04-22 中山大学 带保护晶体管的goa电路及其控制方法

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