JP5308472B2 - シフトレジスタ - Google Patents

Description

本発明は、シフトレジスタに関し、特に、埋め込み型の双方向走査機能を有するシフトレジスタに関する。

液晶ディスプレイは、液晶表示パネルを含み、前記液晶表示パネルは液晶セルにより形成され、それぞれの画素素子はいずれも対応する液晶セルに接続される。前記画素素子は実質的にマトリックス形式に配置され、前記マトリックス形式は、行に配置される複数のゲートラインと列に配置される複数のデータラインを有する。液晶表示パネルは駆動回路により駆動され、駆動回路はゲートドライバとデータドライバを含む。ゲートドライバは複数のゲート信号（走査信号）を生成し、順次にゲートラインに供給され、一行ずつ順次に画素素子を起動し、データドライバは複数のソース信号（データ信号）（例えば、順次に画像信号に対するサンプリングを行う）を生成し、同時に前記ソース信号をデータラインに、前記ゲート信号をゲートラインに提供することにより、液晶表示パネルにおける液晶セルの状態を整合し、よって、光の透過率を制御することができ、液晶ディスプレイに画像を表示することができる。

前記駆動回路において、双方向シフトレジスタは通常ゲートドライバに使われ、複数のゲート信号を生成し、順次にゲートラインを駆動し、順方向または逆方向の表示画像を提供する。一般的に、複数の２対２の双方向制御回路は、双方向シフトレジスタに配置され、複数のゲート信号の走査方向（順方向または逆方向）を制御するのに用いられる。

図７は、従来技術による２対２の双方向制御回路を示す概略図であり、前記２対２の双方向制御回路は、２つの入力端ＰとＮおよび２つの出力端Ｄ１とＤ２を有し、２つの制御信号ＢiとＸＢiにより制御される。前記２つの制御信号ＢiとＸＢiは２つの直流信号であり、この２つの直流信号は異なる極性を有するように設定され（例えば、一つの直流信号がハイレベル電圧を有すると、もう一つの直流信号は低レベル電圧を有する）、２対２の双方向制御回路を設定するのに用いられ、シフトレジスタ内の入力信号を前方または後方にシフトさせる。しかしながら、シフトレジスタのそれぞれの回路段に２対２の双方向制御回路を配置すると、製造コストを向上させることになるとともに、各回路段における入力信号に電圧降下を発生させることから、電力消費が増加することになる。

米国特許出願公開第２００８／００１２８１８号公報 米国特許出願公開第２００６／０２５６０６６号公報 米国特許公開第７５７３９７２号公報 米国特許出願公開第２００８／０２１９４０１号公報

本発明は、双方向走査機能を有するシフトレジスタを提供することを目的とする。

上記課題を解決するために、本発明のシフトレジスタは、
（ａ）第１制御信号を提供する第１制御線と、第２制御信号を提供する第２制御線とを含み、前記第１制御信号および前記第２制御信号は、それぞれ周期と位相を有し、前記第１制御信号と第２制御信号の前記周期は互いに同一であって、前記第１制御信号と第２制御信号の前記位相は互いに逆であり、さらに、（ｂ）互いに電気的に直列接続された複数の回路段｛Ｓ_ｊ｝（ｊ＝１、２、…、Ｎ、Ｎは正整数である）を含み、前記回路段Ｓｊは、それぞれ、（ｉ）隣接する前の回路段Ｓ_ｊ-１に電気的に接続されたゲートと、節点に電気的に接続されたドレインと、前記第１制御信号線或いは前記第２制御信号線に電気的に接続され、前記第１制御信号線或いは前記第２制御信号線から対応する制御信号を受け取るソースと、を有する第１トランジスタ、および（ii）隣接する次の回路段Ｓ_ｊ＋１に電気的に接続されたゲートと、前記第１トランジスタの前記ドレインに電気的に接続されたドレインと、前記第１トランジスタの前記ソースに電気的に接続されたソースと、を有する第２トランジスタ、を含むことを特徴とする。

本発明の一実施態様によるシフトレジスタを示す概略図である。 本発明の図１によるシフトレジスタの一の回路段の構成を示す概略図である。 本発明の図１による入力と出力信号を示すタイミング図である。 本発明の図１による入力と出力信号を示すタイミング図である。 本発明の他の実施態様によるシフトレジスタを示す概略図である。 本発明の図５による入力と出力信号を示すタイミング図である。 従来の技術による２対２の双方向制御回路を示す概略図である。

本発明の一実施態様によれば、本発明はシフトレジスタに関するものである。本発明の一実施形態において、シフトレジスタは、第１制御線、第２制御線、第１クロック信号線、第２クロック信号線、基準線および複数の回路段を含む。第１制御線は、第１制御信号を提供するのに用いられる。第２制御線は、第２制御信号を提供するのに用いられる。第１クロック信号線は、第１クロック信号を提供するのに用いられる。第２クロック信号線は、第２クロック信号を提供するのに用いられる。基準線は、基準電圧を提供するのに用いられる。複数の回路段｛Ｓ_ｊ｝（ｊ＝１、２、…Ｎ、Ｎは正整数である）は、互いに電気的に直列接続されている。

それぞれの前記回路段Ｓ_ｊは、出力端、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを含む。出力端は走査信号を出力するのに用いられる。第１トランジスタは、隣接する前の回路段Ｓ_ｊ-１の出力端に電気的に接続されたゲートと、節点に電気的に接続されたドレインと、第１制御信号線と第２制御信号線のうちの一方に電気的に接続され、第１制御信号線と第２制御信号線から対応する制御信号を受け取るソースとを有する。第２トランジスタは、隣接する次の回路段Ｓ_ｊ＋１の出力端に電気的に接続されたゲートと、第１トランジスタのドレインに電気的に接続されたドレインと、第１トランジスタのソースに電気的に接続されたソースとを有する。第３トランジスタは、節点に電気的に接続されたゲートと、第１クロック信号線と第２クロック信号線のうちの一方に電気的に接続され、第１クロック信号線或いは第２クロック信号線から対応するクロック信号を受け取るドレインと、前記回路段Ｓ_ｊの出力端に電気的に接続されたソースとを有する。第４トランジスタは、ゲートと、第３トランジスタのソースに電気的に接続されたドレインと、基準線に電気的に接続され、基準線から基準電圧を受け取るソースとを有する。

また、それぞれの前記回路段Ｓ_ｊは、さらに、節点と第４トランジスタのゲートの間に電気的に接続され、前記回路段Ｓ_ｊの出力端を無効にするディスエーブル回路を含む。

本発明の一実施形態において、回路段Ｓ_ｊにおける第１トランジスタのソースと次の回路段Ｓ_ｊ＋１における第１トランジスタのソースは、第１制御信号線と第２制御信号線のうちの一方に電気的に接続され、回路段Ｓ_ｊ＋２における第１トランジスタのソースと次の回路段Ｓ_ｊ＋３における第１トランジスタのソースは、第１制御信号線と第２制御信号線のうちの他方に電気的に接続されている。ｊが奇数であった場合、回路段Ｓ_ｊにおける第３トランジスタのドレインは第１クロック信号線と第２クロック信号線のうちの一方に電気的に接続され、ｊが偶数であった場合、回路段Ｓ_ｊにおける第３トランジスタのドレインは第１クロック信号線と第２クロック信号線のうちの他方に電気的に接続される。

それぞれの第１制御信号、第２制御信号、第１クロック信号および第２クロック信号は周期と位相を有し、そのうち、第１制御信号と第２制御信号の前記周期は互いに同様であり、第１制御信号と第２制御信号の前記位相は互いに逆である。また、第１クロック信号と第２クロック信号の前記周期は互いに同一であり、第１クロック信号と第２クロック信号の前記位相は互いに逆である。本発明の一実施形態において、第１制御信号と第２制御信号の周期は（２×Ｂ×Ｔ）、第１クロック信号と第２クロック信号の周期は（２×Ｃ×Ｔ）であり、そのうち、Ｔは走査信号のパルス幅、ＢとＣは関係式Ｂ＝２×Ｃを満たす定数である。

本発明の一実施形態において、第１制御信号と第１クロック信号は対応する位相を有し、前記対応する位相は入力信号の順方向或いは逆方向へのシフトを制御する。

本発明の一実施形態において、それぞれの第１シフトレジスタ、第２シフトレジスタ、第３シフトレジスタおよび第４シフトレジスタは、電界効果薄膜トランジスタを含む。

本発明のもう一つの実施態様において、シフトレジスタは、それぞれ表示パネルの左側と右側に形成される第１シフトレジスタ回路と第２シフトレジスタ回路を含み、表示パネルの画素マトリックスを第１と第２の配列上整合ゲートシフトレジスタ回路の間に位置させる。

それぞれの第１シフトレジスタ回路と第２シフトレジスタ回路は、第１制御線、第２制御線、第１クロック信号線、第２クロック信号線、基準線および複数の回路段を含む。第１制御線は、第１制御信号を提供するのに用いられる。第２制御線は、第２制御信号を提供するのに用いられる。第１クロック信号線は、第１クロック信号を提供するのに用いられる。第２クロック信号線は、第２クロック信号を提供するのに用いられる。基準線は、基準電圧を提供するのに用いられる。複数の回路段｛Ｓ_ｊ｝（ｊ＝１、２、…Ｎ、Ｎは正整数である）は互いに電気的に直列接続されている。

それぞれの前記回路段Ｓ_ｊは、出力端、第１トランジスタ、第２トランジスタ、第３トランジスタおよび第４トランジスタを含む。出力端は走査信号を出力するのに用いられる。第１トランジスタは、隣接する前の回路段Ｓ_ｊ-１の出力端に電気的に接続されたゲートと、節点に電気的に接続されたドレインと、第１制御信号線と第２制御信号線のうちの一方に電気的に接続され、第１制御信号線と第２制御信号線から対応する制御信号を受け取るソースとを有する。第２トランジスタは、隣接する次の回路段Ｓ_ｊ＋１の出力端に電気的に接続されたゲートと、第１トランジスタのドレインに電気的に接続されたドレインと、第１トランジスタのソースに電気的に接続されたソースとを有する。第３トランジスタは、節点に電気的に接続されたゲートと、第１クロック信号線と第２クロック信号線のうちの一方に電気的に接続され、第１クロック信号線と第２クロック信号線から対応するクロック信号を受け取るドレインと、出力端に電気的に接続されたソースとを有する。第４トランジスタは、ゲートと、第３トランジスタのソースに電気的に接続されたドレインと、基準線に電気的に接続され、基準線から基準電圧を受け取るソースとを有する。それぞれの第１シフトレジスタ、第２シフトレジスタ、第３シフトレジスタおよび第４シフトレジスタは、電界効果薄膜トランジスタを含む。

本発明の一実施形態において、それぞれの前記回路段Ｓ_ｊは、さらに、節点と第４トランジスタのゲートとの間に電気的に接続され、前記回路段Ｓ_ｊの出力端を無効にするディスエーブル回路を含む。

第１シフトレジスタ回路より順次出力された走査信号は、それぞれ画素マトリックスの奇数行に提供され、第２シフトレジスタ回路より順次に出力された走査信号は、それぞれ画素マトリックスの偶数行に提供される、或いは、第１シフトレジスタ回路より順次に出力された走査信号は、それぞれ画素マトリックスの偶数行に提供され、第２シフトレジスタ回路より順次に出力された走査信号は、それぞれ画素マトリックスの奇数行に提供される。

それぞれのシフトレジスタ回路において、前記回路段Ｓ_ｊにおける第１トランジスタのソースと次の回路段Ｓ_ｊ＋１における第１トランジスタのソースは、いずれも第１制御信号線と第２制御信号線のうちの一方に電気的に接続され、回路段Ｓ_ｊ＋２における第１トランジスタのソースと回路段Ｓ_ｊ＋３の第１トランジスタのソースは、第１制御信号線と第２制御信号線のうちの他方に電気的に接続されている。

それぞれのシフトレジスタ回路にとって、ｊが奇数であった場合、前記回路段Ｓ_ｊにおける第３トランジスタのドレインは、第１クロック信号線と第２クロック信号線のうちの一方に電気的に接続され、ｊが偶数であった場合、前記回路段Ｓ_ｊにおける第３トランジスタのドレインは、第１クロック信号線と第２クロック信号線のうちの他方に電気的に接続される。

それぞれのシフトレジスタ回路において、それぞれの第１制御信号、第２制御信号、第１クロック信号および第２クロック信号は周期と位相を有し、そのうち、第１制御信号と第２制御信号の前記周期は互いに同様であり、且つ、第１制御信号と第２制御信号の前記位相は互いに逆であり、第１クロック信号と第２クロック信号の前記周期と第１クロック信号と第２クロック信号の前記位相は互いに逆である。本発明の一実施形態において、第１制御信号と第２制御信号の周期は（２×Ｂ×Ｔ）、第１クッロク信号と第２クッロク信号の周期は（２×Ｃ×Ｔ）であり、そのうち、Ｔは走査信号のパルス幅、ＢとＣは関係式Ｂ＝２×Ｃを満たす定数である。

本発明の一実施形態において、第１制御信号、第２制御信号、第１クロック信号と第２クロック信号は、対応する位相を有し、前記対応する位相は複数の入力信号の順方向或いは逆方向へのシフトを制御する。

本発明の目的、特徴、利点がより一層明確に判るよう、以下に実施形態を例示し、添付の図面を参照しながら、詳細に説明する。

本発明の一実施態様は埋め込み型の双方向走査機能を有するシフトレジスタに関するものである。

図１は、本発明の一実施態様によるシフトレジスタ１００を示す概略図である。シフトレジスタ１００は、第１制御線１１１、第２制御線１１２、第１クロック信号線１１３、第２クロック信号線１１４、基準線１１５および複数の回路段を含む。第１制御線１１１は第１制御信号Ｂi１を提供するのに用いられる。第２制御線１１２は第２制御信号Ｂi２を提供するのに用いられる。第１クロック信号線１１３は第１クロック信号ＣＫを提供するのに用いられる。第２クロック信号線１１４は第２クロック信号ＸＣＫを提供するのに用いられる。基準線１１５は基準電圧ＶＳＳを提供するのに用いられる。複数の回路段｛Ｓ_ｊ｝（ｊ＝１、２、…Ｎ、Ｎは正整数である）は電気的に直列接続されている。

さらに、シフトレジスタ１００は、第１起動パルス入力線１１６と第２起動パルス入力線１１７を含む。第１起動パルス入力線１１６は第１起動パルスＳＴＰを提供するのに用いられる。第２起動パルス入力線１１７は第２起動パルスＥＮＤＰを提供するのに用いられる。シフトレジスタ１００のフォワード操作機能において、第１起動パルスＳＴＰは起動パルス信号とされ、シフトレジスタ１００のバックワード操作機能において、第２起動パルスＥＮＤＰは起動パルス信号とされる。

第１制御線１１１、第２制御線１１２、第１クロック信号線１１３、第２クロック信号線１１４および基準線１１５は、データバスを構成し、データバスは表示パネル（図示せず）における基板の周辺に形成される。前記回路段Ｓ_ｊもデータバスに隣接して基板上に形成される。データバスは、また第１起動パルス入力線１１６と第２起動パルス入力線１１７とを含むこともできる。本発明の一実施形態において、第１起動パルス入力線１１６と第２起動パルス入力線１１７は、それぞれ第１起動パルスＳＴＰと第２起動パルスＥＮＤＰを発生する第１と第２仮想回路/回路段に対応することができる。

図２は、本発明の図１によるシフトレジスタの一の回路段を示す回路概略図である。図２に示すように、それぞれの回路段Ｓ_ｊは出力端と第１〜第４のトランジスタＭ１−Ｍ４を含む。出力端は走査信号ｇ（ｊ）を出力するのに用いられる。第１〜第４のトランジスタＭ１−Ｍ４は電界効果薄膜トランジスタ或いは類似素子である。

第１トランジスタＭ１は、隣接する前の回路段Ｓ_ｊ-１の出力端に電気的に接続され、前の回路段Ｓ_ｊ-１の出力端から走査信号ｇ（ｊ-１）を受け取るのに用いられるゲートと、節点ＢＰに電気的に接続されたドレインと、第１制御信号線１１１と第２制御信号線１１２のうちの一方に電気的に接続され、第１制御信号線１１１或いは第２制御信号線１１２から対応する制御信号Ｂi１/Ｂi２を受け取るのに用いられるソースとを有する。

第２トランジスタＭ２は、隣接する次の回路段Ｓ_ｊ＋１の出力端に電気的に接続され、次の回路段Ｓ_ｊ＋１の出力端から出力走査信号ｇ（ｊ＋１）を受け取るのに用いられるゲートと、第１トランジスタＭ１のドレインに電気的に接続されたドレインと、第１トランジスタＭ１のソースに電気的に接続されたソースとを有する。

第３トランジスタＭ３は、節点ＢＰに電気的に接続されたゲートと、第１クロック信号線１１３と第２クロック信号線１１４のうちの一方に電気的に接続され、第１クロック信号線１１３或いは第２クロック信号線１１４から対応するクロック信号ＣＫ/ＸＣＫを受け取るのに用いられるドレインと、出力端に電気的に接続され、回路段Ｓ_ｊの走査信号ｇ（ｊ）を出力するのに用いられるソースとを有する。

第４トランジスタＭ４は、ゲートと、第３トランジスタＭ３のソースに電気的に接続されたドレインと、基準線１１５に電気的に接続され、基準線１１５から基準電圧ＶＳＳを受け取るのに用いられるソースとを有する。

第１回路段Ｓ_１にとって、第１トランジスタＭ１のゲートは、第１起動パルス入力線１１６に電気的に接続され、第１起動パルス入力線１１６から第１起動パルスＳＴＰを受け取るのに用いられる。最後の回路段（例えば、第Ｎ回路段Ｓ_Ｎ）にとって、第２トランジスタＭ２のゲートは、第２起動パルス入力線１１７に電気的に接続され、第２起動パルス入力線１１７から第２起動パルスＥＮＤＰを受け取るのに用いられる。

さらに、それぞれの回路段｛Ｓ_ｊ｝（ｊ＝１、２、…、Ｎ）は、また、節点ＢＰ、基準線１１５と第４トランジスタＭ４のゲートとの間に電気的に結合されるディスエーブル回路を含む。ディスエーブル回路は、前記入力パルスに応じて操作可能に一つ或いは複数の信号を生成するように配置され、異常の状態が発生する際、シフトレジスタを無効にする。

図１に示すように、一例示的実施形態において、第１回路段Ｓ_１における第１トランジスタＭ１のソースと第２回路段Ｓ_２における第１トランジスタＭ１のソースは、いずれも第１制御信号線１１１に電気的に接続され、第１制御信号線１１１から第１制御信号Ｂｉ１を受け取るのに用いられ、第３回路段Ｓ_３における第１トランジスタＭ１のソースと第４回路段Ｓ_４における第１トランジスタＭ１のソースは、いずれも第２制御信号線１１２に電気的に接続され、第２制御信号線１１２から第２制御信号Ｂｉ２を受け取るのに用いられる。一般的に、各一組の隣接する二つの回路段（例えば、回路段Ｓ_Ｋと回路段Ｓ_Ｋ＋１）における第１トランジスタＭ１のソースは、いずれも第１制御信号線１１１と第２制御信号線１１２のうちの一方に電気的に接続され、第１制御信号線１１１或いは第２制御信号線１１２から対応する制御信号Ｂｉ１/Ｂｉ２を受け取るのに用いられ、各一組の隣接する二つの回路段（例えば、回路段Ｓ_Ｋ＋２と回路段Ｓ_Ｋ＋３）における第１トランジスタＭ１のソースは、いずれも第１制御信号線１１１と第２制御信号線１１２のうちの他方に電気的に接続され、第１制御信号線１１１或いは第２制御信号線１１２から対応する制御信号Ｂｉ１/Ｂｉ２を受け取るのに用いられる（そのうち、ｋ＝１、５、９、…、（Ｎ−４）である）。

第１回路段Ｓ_１における第３トランジスタＭ３のドレインは、第１クロック信号線１１３に電気的に接続され、第１クロック信号線から第１クロック信号ＣＫを受け取るのに用いられ、第２回路段Ｓ_２における第３トランジスタＭ３のドレインは、第２クロック信号線１１４に電気的に接続され、第２クロック信号線から第２クロック信号ＸＣＫを受け取るのに用いられる。一般的に、ｊが奇数であった場合、回路段Ｓ_ｊにおける第３トランジスタＭ３のドレインは、第１クロック信号線と第２クロック信号線のうちの一方に電気的に接続され、ｊが偶数であった場合、回路段Ｓ_ｊにおける第３トランジスタＭ３のドレインは、第１クロック信号線と第２クロック信号線のうちの他方に電気的に接続されている。

シフトレジスタ１００の動作波形（タイミング図）は、図３と図４に示す通りである。前記シフトレジスタの構成において、パルスの順方向や逆方向へのシフト方向は、対応する位相或いは第１制御信号Ｂｉ１と第１クロック信号ＣＫとの間にあるタイミングにより制御される。

この例示的実施形態において、それぞれの第１制御信号Ｂｉ１、第２制御信号Ｂｉ２、第１クロック信号ＣＫおよび第２クロック信号ＸＣＫは、周期と位相を有する。第１制御信号Ｂｉ１と第２制御信号Ｂｉ２の周期（Ｔ_Ｂで表示する）は互いに同一であり、第１制御信号Ｂｉ１と第２制御信号Ｂｉ２の位相は互いに逆である。また、第１クロック信号ＣＫと第２クロック信号ＸＣＫの周期（Ｔ_Ｃで表示する）は互いに同一であり、第１クロック信号ＣＫと第２クロック信号ＸＣＫの位相は互いに逆である。本発明の一実施形態によれば、Ｔ_Ｂ＝（２×Ｂ×Ｔ）、Ｔ_Ｃ＝（２×Ｃ×Ｔ）、そのうち、Ｔは走査信号ｇ（ｊ）或いは起動パルスＳＴＰ/ＥＮＤＰのパルス幅であり、ＢとＣは常に次の関係式Ｂ＝２×Ｃを満たす（そのうち、Ｃ＝１である）ことが望ましい。

図３及び図４（ａ）は本発明の一実施形態によるシフトレジスタのフォワード方向にシフトする際の入力と出力信号を示すタイミング図である。

まず、（ｔ１−ｔ０）の期間内に、起動パルスＳＴＰはハイレベル電圧を有し、第１回路段Ｓ_１における第１トランジスタＭ１のゲートに提供される。また、第１回路段Ｓ_１の第１トランジスタＭ１が起動する時、その節点ＢＰは第１制御信号Ｂｉ１のハイレベル電圧により充電され、続いて、第１回路段Ｓ_１の第３トランジスタＭ３を起動する。しかしながら、第１クロック信号ＣＫはこの期間内に低レベルの電圧である。従って、第１回路段Ｓ_１の出力信号ｇ（１）は低レベルの電圧であり、或いは、無信号パルスが第１回路段Ｓ_１から出力される。

（ｔ２−ｔ１）の期間内に、節点ＢＰに貯えられた電圧レベルが原因で、第１回路段Ｓ_１の第３トランジスタＭ３は持続的に動作する。そのため、第１回路段Ｓ_１の出力信号ｇ（１）は第１クロック信号ＣＫのパルスに対応するパルスを有する。同時に、第１回路段Ｓ_１により出力された出力パルスｇ（１）は、第２回路段Ｓ_２における第１トランジスタＭ１のゲートに提供される。その結果、第２回路段Ｓ_２の第１トランジスタＭ１は起動し、その節点ＢＰは第１制御信号Ｂｉ１のハイレベル電圧により充電され、続いて、第２回路段Ｓ_２の第３トランジスタＭ３を起動する。しかしながら、第２クロック信号ＸＣＫはこの期間内に低レベル電圧であり、そのため、第２回路段Ｓ_２の出力信号ｇ（２）は低レベル電圧であり、または、無信号パルスが第２回路段Ｓ_２から出力される。

（ｔ３−ｔ２）の期間内に、節点ＢＰに貯えられた電圧レベルが原因で、第２回路段Ｓ_２の第３トランジスタＭ３は持続的に動作する。そのため、第２回路段Ｓ_２の出力信号ｇ（２）は第２クロック信号ＸＣＫのパルスに対応するパルスを有する。同時に、第２回路段Ｓ２により出力された出力パルスｇ（２）は、第３回路段Ｓ_３における第１トランジスタＭ１のゲートに提供される。その結果、第３回路段Ｓ_３の第１トランジスタＭ１は起動し、その節点ＢＰは第２制御信号Ｂｉ２のハイレベル電圧により充電され、続いて、第３回路段Ｓ_３の第３トランジスタＭ３を起動する。しかしながら、第１クロック信号ＣＫはこの期間内に低レベル電圧である。そのため、第３回路段Ｓ_３の出力信号ｇ（３）は低レベル電圧であり、または、無信号パルスが第３回路段Ｓ_３から出力される。

同様に、（ｔ４−ｔ３）の期間内に、第３回路段Ｓ_３は第１クロック信号ＣＫのパルスに対応するパルスとなる信号ｇ（３）を出力し、（ｔ５−ｔ４）の期間内に、第４回路段Ｓ_４は第２クロック信号ＸＣＫのパルスに対応するパルスとなる信号ｇ（４）を出力し、その後も同様に動作する。それぞれの出力パルス（例えば、ｇ（１）、ｇ（２）、ｇ（３）、ｇ（４）、……、およびｇ（Ｎ））は、順次に順方向へ１クロックシフトされる。ゲートパルス出力にある期間を除き、第４トランジスタＭ４はディスエーブル回路により出力される信号により起動され、ｇ（Ｎ）が基準電圧ＶＳＳを維持するように動作する。なお、基準電圧ＶＳＳは第１クロック信号ＣＫと第２クロック信号ＸＣＫの低レベル電圧部分であっても良い。

バックワード機能操作の際、第２起動パルスＥＮＤＰは、第１クロック信号ＣＫ、第２クロック信号ＸＣＫ、第１制御信号Ｂｉ１及び第２制御信号Ｂｉ２を制御することにより、第Ｎ回路段Ｓ_Ｎから第１回路段Ｓ_１に向けてシフトされる。図４（ｂ）は本発明の一実施形態によるシフトレジスタにおけるバックワード方向にシフトする際の各段の信号を示すタイミング図である。信号のシフトは、例えば、第４回路段Ｓ_４における出力信号ｇ（４）のパルスにより起動され、（ｔ０−ｔ１）の期間内に、第４回路段Ｓ_４における出力信号ｇ（４）のパルスはハイレベル電圧を有する。（ｔ１−ｔ０）の期間内において第４回路段Ｓ_４の出力信号ｇ（４）を第３回路段Ｓ_３における第２トランジスタＭ２のゲートに提供することにより、第３回路段Ｓ_３の第２トランジスタＭ２を起動する。これにより節点ＢＰは第２制御信号Ｂｉ２のハイレベル電圧により充電され、続いて、第３回路段Ｓ_３の第３トランジスタＭ３を起動する。しかしながら、第２クロック信号ＸＣＫはこの期間内では低レベル電圧であり、そのため、（ｔ１−ｔ０）の期間内に、第３回路段Ｓ_３の出力信号ｇ（３）は低レベル電圧であり、または、無信号パルスが第３回路段Ｓ_３から出力される。

（ｔ２−ｔ１）の期間内に、節点ＢＰに貯えられた電圧レベルによって、第３回路段Ｓ_３の第３トランジスタＭ３は持続的に作動する。そのため、第３回路段Ｓ_３の出力信号ｇ（３）は第２クロック信号ＸＣＫのパルスに対応するパルスを有する。同時に、第３回路段Ｓ_３により出力された出力パルスｇ（３）は、第２回路段Ｓ_２における第２トランジスタＭ２のゲートに提供される。その結果、第２回路段Ｓ_２の第２トランジスタＭ２は起動し、節点ＢＰは第１制御信号Ｂｉ１のハイレベル電圧により充電され、続いて、第２回路段Ｓ_２の第３トランジスタＭ３を起動する。しかしながら、第１クロック信号ＣＫはこの期間内では低レベル電圧である。そのため、第２回路段Ｓ_２の出力信号ｇ（２）は低レベル電圧であり、または、無信号パルスが第２回路段Ｓ２から出力される。

同様に、（ｔ３−ｔ２）の期間内に、第２回路段Ｓ_２は第１クロック信号ＣＫのパルスに対応するパルスとなる信号ｇ（２）を出力し、（ｔ４−ｔ３）の期間内に、第１回路段Ｓ_１は第２クロック信号ＸＣＫのパルスに対応するパルスとなる信号ｇ（１）を出力し、その後も同様である。それぞれの出力パルス（例えば、ｇ（Ｎ）、ｇ（Ｎ−１）、ｇ（Ｎ−２）、ｇ（Ｎ−３）、……、及びｇ（１））は、順次に逆方向へ１クロックシフトされる。

図５は、本発明の他の実施態様によるシフトレジスタ５００を示す概略図である。シフトレジスタ５００は、第１配列上整合ゲート（gate-on-array, ＧＯＡ）シフトレジスタ回路５１０と第２配列上整合ゲートシフトレジスタ回路５２０とを含み、それぞれ表示パネルの左側と右側に形成され、表示パネルの画素マトリックス５３０を第１配列上整合ゲートシフトレジスタ回路５１０と第２配列上整合ゲートシフトレジスタ回路５２０との間に位置させる。

それぞれの第１配列上整合ゲートシフトレジスタ回路５１０と第２配列上整合ゲートシフトレジスタ回路５２０は、同じ配置を有し、前記配置は図１に示すシフトレジスタ１００の通りである。しかしながら、第１配列上整合ゲートシフトレジスタ回路５１０の出力信号｛ｇ（ｊ）_Ｌ｝は、それぞれ画素マトリックス５３０の複数の奇数行に提供され、第２配列上整合ゲートシフトレジスタ回路５２０の出力信号｛ｇ（ｊ）_Ｒ｝は、それぞれ画素マトリックス５３０の複数の偶数行に提供される。

第１配列上整合ゲートシフトレジスタ回路５１０に提供される第１制御信号、第２制御信号、第１クロック信号及び第２クロック信号は、それぞれＢｉ１_Ｌ、Ｂｉ２_Ｌ、ＣＫ_ＬおよびＸＣＫ_Ｌで表示される。第２配列上整合ゲートシフトレジスタ回路５２０に提供される第１制御信号、第２制御信号、第１クロック信号及び第２クロック信号は、それぞれＢｉ１_Ｒ、Ｂｉ２_Ｒ、ＣＫ_ＲおよびＸＣＫ_Ｒで表示される。それぞれの第１制御信号Ｂｉ１_Ｌ/Ｂｉ１_Ｒ、第２制御信号Ｂｉ２_Ｌ/Ｂｉ２_Ｒ、第１クロック信号ＣＫ_Ｌ/ＣＫ_Ｒ及び第２クロック信号ＸＣＫ_Ｌ/ＸＣＫ_Ｒは、それぞれ周期と位相を有し、第１制御信号Ｂｉ１_Ｌ/Ｂｉ１_Ｒと第２制御信号Ｂｉ２_Ｌ/Ｂｉ２_Ｒの周期は互いに同一であり、第１制御信号Ｂｉ１_Ｌ/Ｂｉ１_Ｒと第２制御信号Ｂｉ２_Ｌ/Ｂｉ２_Ｒの位相は互いに逆であり、第１クロック信号ＣＫ_Ｌ/ＣＫ_Ｒと第２クロック信号ＸＣＫ_Ｌ/ＸＣＫ_Ｒの周期は互いに同一であり、第１クロック信号ＣＫ_Ｌ/ＣＫ_Ｒと第２クロック信号ＸＣＫ_Ｌ/ＸＣＫ_Ｒの位相は互いに逆である。

図６（ａ）と図６（ｂ）は、本発明の図５によるシフトレジスタ５００がフォワード方向とバックワード方向にシフト動作する際の各段の信号のタイミング図である。

まず、起動パルス（Ｂｉ１_Ｌ）は、左側の第１回路段のトランジスタＭ１を起動し、ハイレベル電圧を節点ＢＰに提供する。（ｔ４−ｔ２）の期間内に、節点ＢＰに貯えられた電圧レベルによって、第１回路段Ｓ_１_ＬのトランジスタＭ１は持続的に作動し、これにより、第１回路段Ｓ_１_Ｌの出力信号ｇ（１）_Ｌは第１クロック信号ＣＫ_Ｌのパルスに対応するパルスを出力する。同様に、第３回路段Ｓ_３_Ｌの出力信号ｇ（３）_Ｌは第２クロック信号ＸＣＫ_Ｌのパルスに対応するパルスを出力し、その後の回路段も同様に動作する。それぞれの出力パルス（例えば、ｇ（１）_Ｌ、ｇ（３）_Ｌ、ｇ（５）_Ｌ、ｇ（７）_Ｌ、……、及びｇ（２Ｎ−１）_Ｌ）は、順次に順方向へ１クロックシフトする。一方、起動パルス（Ｂｉ１_Ｒ）は、起動パルス（Ｂｉ１_Ｌ）に比べてπ/４遅延した位相を有し、、そのため、第２回路段Ｓ_２_Ｒの出力信号ｇ（２）_Ｒは、ｇ（１）_Ｌパルスの中間点から始まって上昇し、ｇ（３）_Ｌパルスの中間点から始まって降下し、その後も同様な態様を成すパルスを出力する。それぞれの出力パルス（例えば、ｇ（２）_Ｒ、ｇ（４）_Ｒ、ｇ（６）_Ｒ、ｇ（８）_Ｒ、……、及びｇ（２Ｎ）_Ｒ）は、順次に順方向へ１クロックシフトする。右側の回路段と左側の回路段の出力信号は、順次に交替してシフトされる。

バックワードスキャンモードにおいて、起動パルスは回路段Ｓ_２Ｎ_ＲのトランジスタＭ１に提供される。同じ原則によれば、出力信号は交換信号Ｂｉ１_ＬとＢｉ１_Ｒ及びＢｉ２_ＬとＢｉ２_Ｒにより、順次にｇ（２Ｎ）_Ｒからｇ（１）_Ｌにシフトされる。

本発明はシフトレジスタを開示し、前記シフトレジスタは、複数の回路段を有し、前記回路段は互いに電気的に直列接続されている。それぞれの回路段は第１と第２の薄膜トランジスタを含む。第１薄膜トランジスタは、隣接する前の回路段の出力端に電気的に接続されたゲートと、回路段の節点に電気的に接続されたドレインと、第１制御信号と第２制御信号のうちの一方を受け取るように配置されたソースとを有する。第２薄膜トランジスタは、隣接する次の回路段の出力端に電気的に接続されたゲートと、それぞれ第１トランジスタのドレインとソースに電気的に接続されたドレインとソースを有する。前記配置にとって、回路段は第１制御信号と第２制御信号の極性を変更することにより、フォワードモード或いはバックワードモードで操作される。従って、本発明の実施形態におけるシフトレジスタは、余分な２対２の双方向制御回路が要らず、電力消費と製造コストを低減することができる。さらに、本発明の実施形態におけるシフトレジスタは、２対２の双方向制御回路が不要のため、入力信号における電圧降下（前記電圧降下はシフトレジスタの信号トリガレベルを高くする）を発生せず、前記シフトレジスタの操作応答はより速くなり、前記シフトレジスタの信頼度はより高くなる。

以上、好適な実施形態により本発明を開示したが、これは本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って、本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。

１００：シフトレジスタ
１１１：第１制御信号線
１１２：第２制御信号線
１１３：第１クロック信号線
１１４：第２クロック信号線
１１５：基準線
１１６：第１起動パルス入力線
１１７：第２起動パルス入力線
５００：シフトレジスタ
５１０：第１配列上整合ゲートシフトレジスタ回路
５２０：第２配列上整合ゲートシフトレジスタ回路
５３０：画素マトリックス

Claims (23)

1. シフトレジスタであって、
   （ａ）第１制御信号を提供する第１制御線と、第２制御信号を提供する第２制御線と、を含み、
   前記第１制御信号および前記第２制御信号は、それぞれ周期と位相を有し、前記第１制御信号と第２制御信号の前記周期は互いに同一であって、前記第１制御信号と第２制御信号の前記位相は互いに逆であり、
   さらに、
   （ｂ）電気的に直列接続された複数の回路段｛Ｓ_ｊ｝（ｊ＝１、２、…、Ｎ、Ｎは正整数である）を含み、
   前記回路段Ｓｊは、それぞれ
   （ｉ）隣接する前の回路段Ｓ_ｊ-１に電気的に接続されたゲートと、
   節点に電気的に接続されたドレインと、
   前記第１制御線或いは前記第２制御線に電気的に接続され、前記第１制御線或いは前記第２制御線から対応する制御信号を受け取るソースと、
   を有する第１トランジスタ、および
   （ii）隣接する次の回路段Ｓ_ｊ＋１に電気的に接続されたゲートと、
   前記第１トランジスタの前記ドレインに電気的に接続されたドレインと、
   前記第１トランジスタの前記ソースに電気的に接続されたソースと、
   を有する第２トランジスタ、
   を含むことを特徴とするシフトレジスタ。
2. 前記回路段Ｓ_ｊにおける前記第１トランジスタのソース、および前記次の回路段Ｓ_ｊ＋１における前記第１トランジスタの前記ソースは、いずれも前記第１制御線と第２制御線のうちの一方に電気的に接続され、次の回路段Ｓ_ｊ＋２における前記第１トランジスタの前記ソース、および次の回路段Ｓ_ｊ＋３における前記第１トランジスタの前記ソースは、いずれも前記第１制御線と前記第２制御線のうちの他方に電気的に接続されていることを特徴とする請求項１に記載のシフトレジスタ。
3. さらに、
   （ａ）第１クロック信号を提供する第１クロック信号線と、第２クロック信号を提供する第２クロック信号線と、
   を含み、
   前記第１クロック信号と前記第２クロック信号は、それぞれ周期と位相を有し、前記第１クロック信号と前記第２クロック信号の前記周期は互いに同一であって、前記第１クロック信号と前記第２クロック信号の前記位相は互いに逆であり、
   そして
   （ｂ）基準電圧を提供する基準線、
   を含むことを特徴とする請求項１に記載のシフトレジスタ。
4. それぞれの回路段Ｓ_ｊは、さらに、走査信号を出力する出力端を含み、前記第１トランジスタの前記ゲートは前記隣接する前の回路段Ｓ_ｊ-１の出力端に電気的に接続され、且つ、前記第２トランジスタの前記ゲートは前記隣接する次の回路段Ｓ_ｊ＋１の出力端に電気的に接続されていることを特徴とする請求項３に記載のシフトレジスタ。
5. それぞれの回路段Ｓ_ｊは、さらに第３トランジスタを含み、前記第３トランジスタは、
   前記節点に電気的に接続されたゲートと、
   前記第１クロック信号線或いは前記第２クロック信号線に電気的に接続され、前記第１クロック信号線或いは前記第２クロック信号線から対応するクロック信号を受け取るドレインと、
   前記回路段Ｓ_ｊの前記出力端に電気的に接続されたソースと、
   を有することを特徴とする請求項４に記載のシフトレジスタ。
6. ｊが奇数であった場合、前記回路段Ｓ_ｊにおける前記第３トランジスタの前記ドレインは、前記第１クロック信号線及び前記第２クロック信号線のうちの一方に電気的に接続され、ｊが偶数であった場合、前記回路段Ｓ_ｊにおける前記第３トランジスタの前記ドレインは、前記第１クロック信号線及び前記第２クロック信号線のうちの他方に電気的に接続されることを特徴とする請求項５に記載のシフトレジスタ。
7. それぞれの回路段Ｓ_ｊは、さらに、第４トランジスタを含み、前記第４トランジスタは、
   ゲートと、
   第３トランジスタの前記ソースに電気的に接続されたドレインと、
   前記基準線に電気的に接続され、前記基準線から前記基準電圧を受け取るソースと、
   を有することを特徴とする請求項５に記載のシフトレジスタ。
8. それぞれの回路段Ｓ_ｊは、さらに、前記節点と前記第４トランジスタの前記ゲートの間に電気的に接続され、前記回路段Ｓ_ｊの前記出力端を無効にするディスエーブル回路を含むことを特徴とする請求項７に記載のシフトレジスタ。
9. 前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタは、それぞれ電界効果薄膜トランジスタを含むことを特徴とする請求項７に記載のシフトレジスタ。
10. 前記第１制御信号と前記第２制御信号の前記周期は（２×Ｂ×Ｔ）、前記第１クロック信号と前記第２クロック信号の前記周期は（２×Ｃ×Ｔ）であり、そのうち、Ｔは前記走査信号のパルス幅、ＢとＣは関係式Ｂ＝２×Ｃを満たす定数であることを特徴とする請求項３に記載のシフトレジスタ。
11. 前記第１制御信号と前記第１クロック信号は、対応する位相を有し、前記対応する位相は、入力信号の順方向或いは逆方向へのシフトを制御することを特徴とする請求項１０に記載のシフトレジスタ。
12. シフトレジスタであって、第１シフトレジスタ回路と第２シフトレジスタ回路とを含み、前記第１シフトレジスタ回路と前記第２シフトレジスタ回路は、前記表示パネルの画素マトリックスが前記第１シフトレジスタ回路と前記第２シフトレジスタ回路との間に位置されるように、表示パネルの左側と右側に形成されており、
    前記第１シフトレジスタ回路と前記第２シフトレジスタ回路は、それぞれ
    （ａ）第１制御信号を提供する第１制御線と、第２制御信号を提供する第２制御線とを含み、
    前記第１制御信号と前記第２制御信号は、それぞれ周期と位相を有し、前記第１制御信号と前記第２制御信号の前記周期は互いに同一であって、前記第１制御信号と前記第２制御信号の前記位相は互いに逆であり、
    さらに、
    （ｂ）互いに電気的に直列接続された複数の回路段｛Ｓ_ｊ｝（ｊ＝１、２、…、Ｎ、Ｎは正整数である）を含み、
    前記回路段Ｓ_ｊは、それぞれ
    （ｉ）隣接する前の回路段Ｓ_ｊ-１に電気的に接続されたゲートと、
    節点に電気的に接続されたドレインと、
    前記第１制御線或いは前記第２制御線に電気的に接続され、前記第１制御線或いは前記第２制御線から対応する制御信号を受け取るソースと、
    を有する第１トランジスタ、および
    （ii）隣接する次の回路段Ｓ_ｊ＋１に電気的に接続されたゲートと、
    前記第１トランジスタの前記ドレインに電気的に接続されたドレインと、
    前記第１トランジスタの前記ソースに電気的に接続されたソースと、を有する第２トランジスタ、
    を含むことを特徴とするシフトレジスタ。
13. 前記第１シフトレジスタ回路及び前記第２シフトれジスタ回路の、前記回路段Ｓ_ｊにおける前記第１トランジスタの前記ソースおよび前記次の回路段Ｓ_ｊ＋１における前記第１トランジスタの前記ソースは、前記第１制御線と前記第２制御線のうちの一方に電気的に接続され、次の回路段Ｓ_ｊ＋２における前記第１トランジスタの前記ソースおよび次の回路段Ｓ_ｊ＋３における前記第１トランジスタの前記ソースは、前記第１制御線と前記第２制御線のうちの他方に電気的に接続されていることを特徴とする請求項１２に記載のシフトレジスタ。
14. 各シフトレジスタ回路は、さらに、
    （ａ）第１クロック信号を提供する第１クロック信号線と、第２クロック信号を提供する第２クロック信号線と、
    含み、
    それぞれの前記第１クロック信号と前記第２クロック信号は周期と位相を有し、前記第１クロック信号と前記第２クロック信号の前記周期は互いに同一であって、前記第１クロック信号と前記第２クロック信号の前記位相は互いに逆であり、
    さらに、
    （ｂ）基準電圧を提供する基準線、
    を含むことを特徴とする請求項１２に記載のシフトレジスタ。
15. それぞれの前記第１シフトレジスタ回路と前記第２シフトレジスタ回路におけるそれぞれの回路段Ｓ_ｊは、さらに、走査信号を出力する出力端を含み、前記第１トランジスタの前記ゲートは、前記隣接する前の回路段Ｓ_ｊ−１の出力端に電気的に接続され、前記第２トランジスタの前記ゲートは、前記隣接する次の回路段Ｓ_ｊ＋１の出力端に電気的に接続されていることを特徴とする請求項１４に記載のシフトレジスタ。
16. それぞれの前記第１シフトレジスタ回路と前記第２シフトレジスタ回路におけるそれぞれの回路段Ｓ_ｊは、さらに第３トランジスタを含み、前記第３トランジスタは、
    前記節点に電気的に接続されたゲートと、
    前記第１クロック信号線或いは前記第２クロック信号線に電気的に接続され、前記第１クロック信号線或いは前記第２クロック信号線から対応するクロック信号を受け取るドレインと、
    前記回路段Ｓ_ｊの前記出力端に電気的に接続されたソースと、
    を有することを特徴とする請求項１５に記載のシフトレジスタ。
17. それぞれの前記第１シフトレジスタ回路と前記第２シフトレジスタ回路において、ｊが奇数であった場合、前記回路段Ｓ_ｊにおける前記第３トランジスタの前記ドレインは、前記第１クロック信号線と前記第２クロック信号線のうちの一方に電気的に接続され、ｊが偶数であった場合、前記回路段Ｓ_ｊにおける前記第３トランジスタの前記ドレインは、前記第１クロック信号線と前記第２クロック信号線のうちの他方に電気的に接続されていることを特徴とする請求項１５に記載のシフトレジスタ。
18. それぞれの前記第１シフトレジスタ回路と前記第２シフトレジスタ回路におけるそれぞれの回路段Ｓ_ｊは、さらに第４トランジスタを含み、前記第４トランジスタは、
    ゲートと、
    第３トランジスタの前記ソースに電気的に接続されたドレインと、
    前記基準線に電気的に接続され、前記基準線から前記基準電圧を受け取るソースと、
    を有することを特徴とする請求項１５に記載のシフトレジスタ。
19. それぞれの前記第１シフトレジスタ回路と前記第２シフトレジスタ回路におけるそれぞれの回路段Ｓ_ｊは、さらに、前記節点と前記第４トランジスタの前記ゲートの間に電気的に接続され、前記回路段Ｓ_ｊの前記出力端を無効にするディスエーブル回路を含むことを特徴とする請求項１８に記載のシフトレジスタ。
20. それぞれの前記第１シフトレジスタ回路と前記第２シフトレジスタ回路におけるそれぞれの前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタおよび前記第４トランジスタは、電界効果薄膜トランジスタを含むことを特徴とする請求項１８に記載のシフトレジスタ。
21. 前記第１シフトレジスタ回路より順次出力された前記走査信号は、それぞれ前記画素マトリックスの前記奇数行に提供され、前記第２シフトレジスタ回路より順次出力された前記走査信号は、それぞれ前記画素マトリックスの前記偶数行に提供され、或いは、前記第１シフトレジスタ回路より順次出力された前記走査信号は、それぞれ前記画素マトリックスの前記偶数行に提供され、前記第２シフトレジスタ回路より順次出力された前記走査信号は、それぞれ前記画素マトリックスの前記奇数行に提供されることを特徴とする請求項１５に記載のシフトレジスタ。
22. 前記第１制御信号と前記第２制御信号の前記周期は（２×Ｂ×Ｔ）、前記第１クロック信号と前記第２クロック信号の前記周期は（２×Ｃ×Ｔ）であり、そのうち、Ｔは前記走査信号のパルス幅、ＢとＣは関係式Ｂ＝２×Ｃを満たす定数であることを特徴とする請求項１４に記載のシフトレジスタ。
23. 前記第１制御信号、前記第２制御信号、前記第１クロック信号および前記第２クロック信号は、対応する位相を有し、前記対応する位相は入力信号の順方向或いは逆方向へのシフトを制御することを特徴とする請求項２２に記載のシフトレジスタ。

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