TWI550622B - 顯示裝置的控制方法以及適用該方法之移位暫存器模組 - Google Patents

Description

顯示裝置的控制方法以及適用該方法之移位暫存 器模組

本發明是有關於一種移位暫存器的電路，尤其是有關於一種用於顯示裝置之移位暫存器的電路。

圖1繪示為習知之閘極驅動模組的方塊圖。請參照圖1，習知的閘極驅動模組100可以適用於一顯示裝置，其包括多個移位暫存器，例如102、104、106和108。此外，在圖1中，標示Vst表示為起始訊號、標示CK和XCK皆表示為時脈訊號、標示Bi₁和Bi₂皆表示為輸入訊號，而標示G_n-1、G_n、G_n+1和G_n+2皆表示為閘極驅動訊號。另外，每一移位暫存器皆具有三個電晶體，分別以M1、M2與M3來標示。以移位暫存器102的操作為例，其電晶體M1與M2的閘極端係分別接收起始訊號Vst與閘極驅動訊號G_n，並據以決定是否將輸入訊號Bi₁傳送至電晶體M3的閘極端，以對電晶體M3的閘極端進行充電。而移位暫存器102中之電晶體M3則依據其閘極端的電壓大小而決定是否將時脈訊號CK傳送至移位暫存器102的輸出端，以形成閘極驅動訊號G_n-1。至於移位暫存器104~108的操作，本領域具有通常知識者當可依前述移位暫存器102的操作方式而推得，在此便不再贅述。

從圖1所示的閘極驅動模組100可知，移位暫存器102和104係接收同一輸入訊號Bi₁，而移位暫存器106和108則接收同一輸入訊號Bi₂。意即，同一輸入訊號係提供至連續相鄰二級的移位暫存器。然而，這樣的做法會使得畫面出現明顯的橫紋，以圖2來說明之。圖2係繪示圖1之閘極驅動模組的主要訊號的時序圖。在圖2中，標示相同於圖1中之標示者係表示為相同訊號。此外，在圖2中，標示G_{n-1_}NODE1係表示移位暫存器102中之電晶體M3的閘極端的電壓大小，而G_{n_}NODE1係表示移位暫存器104中之電晶體M3的閘極端的電壓大小。由圖2可知，當移位暫存器102中之電晶體M3的閘極端被充電至高位準時(如標示G_{n-1_}NODE1所示)，移位暫存器102會對應產生並輸出閘極驅動訊號G_n-1，而當移位暫存器104中之電晶體M3的閘極端被充電至高位準時(如標示G_{n_}NODE1所示)，移位暫存器104會對應產生並輸出閘極驅動訊號G_n。當移位暫存器102與104中之電晶體M3的閘極端被充電至高位準時，對應的電晶體M1與M2便會被關閉，然而由於移位暫存器102中之電晶體M3的閘極端被充電至高位準時，輸入訊號Bi₁係呈現高位準，而移位暫存器104中之電晶體M3的閘極端被充電至高位準時，輸入訊號Bi₁係呈現低位準，因而造成自移位暫存器104中之電晶體M3的閘極端流向輸入訊號Bi₁的漏電流，會遠大於自移位暫存器102中之電晶體M3的閘極端流向輸入訊號Bi₁的漏電流。如此一來，就會造成閘極驅動訊號G_n-1與G_n這二者的脈衝會有不同位準下降時間，進而使得顯示裝置的畫面上產生明顯的橫紋。同樣地，移位暫存器106與108也會有相同的情形。

有鑑於此，本發明提供一種移位暫存器模組，可以應用於顯示裝置，以避免上述在顯示裝置上發生橫紋的情形。

本發明也提供一種顯示裝置，可以避免上述在畫面上產生橫紋的情形。

此外，本發明更提供一種顯示裝置的控制方法，可以避免上述在顯示裝置之畫面上的橫紋。

本發明所提供的移位暫存器模組，包括第一移位暫存器、一第二移位暫存器、一第三移位暫存器和一第四移位暫存器，該四者分別具有開關電路、輸出電路和禁能電路。在第一移位暫存器中，開關電路會接收第一輸入訊號，並依據一起始訊號決定將第一輸入訊號輸出。輸出電路則是耦接開關電路，以接收從開關電路輸出的第一輸入訊號。當第一輸入訊號的位準被切換至一第一位準時，輸出電路會將第一時脈訊號從第一移位暫存器的輸出端輸出，以產生一第一驅動訊號。另外，禁能電路也會耦接開關電路，以依據開關電路之輸出端的狀態而決定禁能第一驅動訊號。第二移位暫存器的架構與第一移位暫存器的架構大致上相同。不同的是，第二移位暫存器中的開關電路會接收獨立於第一輸入訊號的第二輸入訊號，以使第二移位暫存器輸出第二驅動訊號。第三移位暫存器的架構與第一移位暫存器和第二移位暫存器的架構大致上相同。不同的是，第三移位暫存器中的開關電路會接收獨立於第一輸入訊號和第二輸入訊號的第三輸入訊號，以使第三移位暫存器輸出第三驅動訊號。第四移位暫存 器的架構與第一移位暫存器、第二移位暫存器和第三移位暫存器的架構大致上相同。不同的是，第四移位暫存器中的開關電路會接收獨立於第一輸入訊號、第二輸入訊號、第三輸入訊號的第四訊號，以使第四移位暫存器輸出第四驅動訊號。

從另一觀點來看，本發明所提供的顯示裝置，包括基板、畫素陣列、第一移位暫存器、第二移位暫存器、第三移位暫存器和第四移位暫存器。畫素陣列形成在基板上，並且具有多個畫素列。同樣地，第一移位暫存器、第二移位暫存器、第三移位暫存器和第四移位暫存器也都形成在基板上。其中，第一移位暫存器依據對應的輸入訊號產生對應的閘極驅動訊號。第二移位暫存器依據對應的輸入訊號產生對應的閘極驅動訊號。第三移位暫存器依據對應的輸入訊號產生對應的閘極驅動訊號。而第四移位暫存器則依據對應的輸入訊號產生對應的閘極驅動訊號，其中第一、第二、第三與第四移位暫存器所接收的輸入訊號係各自獨立。

從另一觀點來看，本發明所提供的顯示裝置的控制方法，包括產生多個各自獨立的輸入訊號給顯示裝置中的多個移位暫存器，以使各移位暫存器分別對應產生多個閘極驅動訊號到顯示裝置上的多個畫素列其中之一；以及當閘極驅動訊號其中之一被禁能時，則禁能對應的輸入訊號。

本發明係提供多個互相獨立的輸入訊號給移位暫存器模組中的移位暫存器使用，因此只要將這些輸入訊號的時序進行適當的設計，便可使得每一移位暫存器在產生並輸出閘極驅動訊號時，每一移位暫存器所接收到的輸入訊號皆可呈現出高位準。如此一來，就可以避免顯示裝置之畫面上橫紋產生的情況。

100、306‧‧‧閘極驅動模組

102、104、106、108、402、404、406、408、410、412‧‧‧ 移位暫存器

300‧‧‧顯示裝置

302‧‧‧基板

304‧‧‧畫素陣列

312‧‧‧畫素列

502、602‧‧‧開關電路

504、604‧‧‧輸出電路

506、606‧‧‧禁能電路

512、514、612、614‧‧‧開關

522、532、534、536、538、622、632、634、636、638、M1、M2、M3‧‧‧電晶體

524、540、624、640‧‧‧電容

Bi1、Bi2、B1、B2、B3、B4‧‧‧輸入訊號

CK、XCK‧‧‧時脈訊號

G_n-1、G_n、G_n+1、G_n+2、G_4n-1、G_4n、G_4n+1、G_4n+2、G4_n+3、G_4n+4、G_4n+5‧‧‧閘極驅動訊號

Vst‧‧‧起始訊號

S802、S804‧‧‧顯示裝置之控制方法的步驟流程

2t1、2t2、7t1、7t2、7t3‧‧‧時間點

Gn-1_NODE1、Gn_NODE1‧‧‧電晶體M3的閘極端的電壓大小

N1‧‧‧節點

Vgl‧‧‧低電壓

圖1繪示為習知之閘極驅動模組的方塊圖。

圖2係繪示圖1之閘極驅動模組的主要訊號的時序圖。

圖3繪示為一種顯示裝置的架構圖。

圖4繪示為依照本發明之一較佳實施例的一種閘極驅動模組的方塊圖。

圖5繪示為依照本發明之一較佳實施例的一種第三移位暫存器的電路圖。

圖6繪示為依照本發明之一較佳實施例的一種第四移位暫存器的電路圖。

圖7繪示為圖4中之訊號的時序圖。

圖8繪示為依照本發明之一較佳實施例的一種顯示裝置之控制方法的步驟流程圖。

圖3繪示為一種顯示裝置的架構圖。請參照圖3，本實施例所提供的顯示裝置300，包括基板302、畫素陣列304和閘極驅動模組306。畫素陣列304配置於基板302上，具有多個畫素列312，朝一預設方向依序排列。另外，閘極驅動模組306也是配置在基板302上，並且配置於畫素陣列304的一側。在本實施例中，顯示裝置300是採用單邊閘極驅動的架構，但是本發明並不以此為限。本領域的技術人員可以將本發明自行應用在雙邊閘極驅動之架構的顯示裝置上，並不影響本發明主要的精神。

圖4繪示為依照本發明之一較佳實施例的一種閘極驅動模組的方塊圖，其繪示有一閘極驅動模組中連續六級的移位暫存器。請參照圖4，其繪示有閘極驅動模組306中的第一移位暫存器402、第二移位暫存器404、第三移位暫存器406、第四移位暫存器408、第五移位暫存器410與第六移位暫存器412，這六個移位暫存器用以分別產生閘極驅動訊號G_4n、G_4n+1、G_4n+2、G_4n+3、G_4n+4與G_4n+5給第4n、4n+1、4n+2、4n+3、4n+4與4n+5個畫素列。另外，每一移位暫存器402、404、406、408、410與412還分別接收前一級和後一級移位暫存器的輸出。特別的是，各移位暫存器接收的輸入訊號B1、B2、B3和B4彼此互相獨立。

圖5繪示為依照本發明之一較佳實施例的一種第三移位暫存器的電路圖。圖5所示即為圖4中的第三移位暫存器406的電路架構，本領域具有通常知識者在了解第三移位暫存器406的操作方式後，當可自行應用至其它級的移位暫存器，由於其它級的移位暫存器的電路架構與操作方式皆與第三移位暫存器406的電路架構與操作方式類似，為了簡潔起見，在此以第三移位暫存器406為例說明，熟習此項技藝人士當能藉此得知其他級的移位暫存器的操作方式。請合併參照圖4和圖5，第三移位暫存器406具有開關電路502、輸出電路504和禁能電路506。

開關電路502其有開關512和514。在本實施例中，開關512和514是利用NMOS電晶體來實現，然而本領域的技術人員可以依照實際情況而替換為PMOS電晶體，並不影響本發明的精神。

在本實施例中，開關512和514(以下以電晶體 512和514表示)的第一源/汲極端共同耦接對應的輸入訊號B3。其中，電晶體512的閘極端耦接前一級移位暫存器所輸出的閘極驅動訊號G_4n+1當作一起始訊號，而電晶體514的閘極端則是耦接後一級移位暫存器所輸出的閘極驅動訊號G_4n+3當作另一起始訊號。另外，電晶體512和514的第二源/汲極端耦接節點N1。

輸出電路504包括電晶體522，例如是NMOS電晶體，其第一源/汲極端耦接時脈訊號CK，其第二源/汲極端耦接第三移位暫存器406的輸出端，而其閘極端則耦接節點N1，並且透過電容524與第三移位暫存器406的輸出端互相耦接。

禁能電路506則包括電晶體532、534、536和538(例如是NMOS電晶體)與電容540。電晶體532、534、536和538的第一源/汲極端耦接低電壓Vgl。其中，電晶體532的閘極端耦接節點N1，其第二源/汲極端透過電容540耦接時脈訊號CK。另外，電晶體534和536的閘極端共同耦接至電晶體532的第二源/汲極端，而二者的第二源/汲極端分別耦接至節點N1以及第三移位暫存器406的輸出端。電晶體538的第二源/汲極端也耦接第三移位暫存器406的輸出端，而閘極端則耦接至時脈訊號XCK。

圖6繪示為依照本發明之一較佳實施例的一種第四移位暫存器的電路圖。圖6所示即為圖4中的第四移位暫存器408的電路架構，本領域的技術人員在了解第四移位暫存器408的操作方式後，當可自行推得其它級的移位暫存器的架構。請合併參照圖4和圖6，同樣地，第四移位暫存器408也包括開關電路602、輸出電路604和禁能電路606。

開關電路602也包括開關612和614，其耦接關係可以對等於圖5中的開關512和514。另外，輸出電路604也包括電晶體622和電容624，其耦接關係可以對等於圖5中的電晶體522和電容524。不同的是，電晶體622的第一源/汲極端是耦接時脈訊號XCK。

禁能電路606也包括電晶體632、634、636和638(例如是NMOS電晶體)與電容640，其連接關係可以對等於圖5中的電晶體532、534、536、538與電容540，在此不再贅述。不同的是，電晶體632的第一源/汲極端是透過電容640耦接至時脈訊號XCK，並且電晶體638的閘極端則是耦接時脈訊號CK。

圖7繪示為圖4中之訊號的時序圖，其中時脈訊號CK和XCK彼此反相。請合併參照圖4、圖5和圖7。在7t1時，時脈訊號CK和XCK分別被設置在低位準和高位準。另外，輸入訊號B3被設置在高位準。此時，前一級的閘極驅動訊號G_4n+1為高位準，因此，電晶體512會被導通，而將高位準的輸入訊號B3傳送到第三移位暫存器406的節點N1。因此，電晶體522和532都會被導通。由於電晶體532被導通，因此低電壓Vgl就會被傳送到電晶體534和536的閘極端，而將其關閉。另一方面，電晶體538會因為時脈訊號XCK為高位準而被導通，進而將第三移位暫存器406的輸出端下拉至低位準。

接著，在7t2時，前一級的閘極驅動訊號G_4n+1以及時脈訊號XCK都被下拉到低位準，而時脈訊號CK則上拉至高位準。因此，電晶體512和538都會被關閉，而電晶體522和532則持續導通。由於時脈訊號CK已經被上拉至高 位準，因此第三移位暫存器406在7t2時會輸出具有高位準的閘極驅動訊號G_4n+2。在7t3時，時脈訊號CK又被下拉至低位準，而時脈訊號XCK則被上拉至高位準，因此閘極驅動訊號G_4n+2就被下拉到低位準。此時，輸入訊號B3會被下拉至低位準。請再參照圖4、圖6和圖7，本領域的技術人員當可按照以上的敘述，推得第四移位暫存器408的操作方式，因此不再贅述。

由圖7所示的時序可知，當每一奇數級的移位暫存器中的電晶體522的閘極端被充電至高位準而據以產生並輸出對應的閘極驅動訊號時，其所對應接收的輸入訊號皆呈現高位準，而當每一偶數級的移位暫存器中的電晶體622的閘極端被充電至高位準而據以產生並輸出對應的閘極驅動訊號時，其所對應接收的輸入訊號亦皆呈現高位準。這表示，自任一奇數級的移位暫存器中的電晶體522的閘極端流向對應輸入訊號的漏電流，會等於自任一偶數級的移位暫存器中的電晶體622的閘極端流向對應輸入訊號的漏電流。如此一來，就可以避免顯示裝置的畫面上出現橫紋的情形。

值得一提的是，為了確保每一移位暫存器在產生並輸出閘極驅動訊號時，其所接收的對應輸入訊號皆呈現高位準，因此每一閘極驅動訊號的下降緣可以是被設定在對應輸入訊號的下降緣之前。以圖7所示訊號為例，閘極驅動訊號G_4n+2的下降緣可以是被設定在輸入訊號B3的下降緣之前，使得閘極驅動訊號G_4n+2的下降緣與輸入訊號B3的下降緣之間具有一第一時間差。同樣地，閘極驅動訊號G_4n+3的下降緣也可以是被設定在輸入訊號B4的下降緣之前，使得閘極驅動訊號G_4n+3的下降緣與輸入訊號B4的下降緣之 間具有一第二時間差。在本實施例中，此第二時間差與上述的第一時間差大致上相等。在較佳的情況中，上述的第一時間差和第二時間差可以等於0。同樣地，在其他的閘極驅動訊號與其對應的輸入訊號之間也可採用相同的做法。

由於在以上的實施例中，是揭示由上到下的掃描順序，可以稱為正掃描模式。在正掃描模式中，對應於各級的輸入訊號的上升緣是對齊前一級閘極驅動訊號的上升緣。當然，本領域的技術人員也可以將本發明應用在反掃描模式下，也就是由下到上的掃描順序。在反掃描模式下，對應於各級的輸入訊號的上升緣是對齊下一級閘極驅動訊號的上升緣。

圖8繪示為依照本發明之一較佳實施例的一種顯示裝置之控制方法的步驟流程圖。請參照圖8，本實施例的所提供的控制方法如步驟S802所述，先產生多個各自獨立的輸入訊號給顯示裝置中的多個移位暫存器，以使各級移位暫存器可以分別產生對應的閘極驅動訊號給顯示裝置的多個畫素列。接著，如步驟S804所述，當閘極驅動訊號其中之一被禁能時，則關閉對應的輸入訊號。當然，在此控制方法中，更可包括使每一輸入訊號的禁能時間落後於對應之閘極驅動訊號的禁能時間，而產生一禁能時間差；以及將各閘極驅動訊號與對應之輸入訊號之間的禁能時間差調整為相同。

306‧‧‧閘極驅動模組

402、404、406、408、410、412‧‧‧移位暫存器

B1、B2、B3、B4‧‧‧輸入訊號

CK、XCK‧‧‧時脈訊號

G_4n、G_4n+1、G_4n+2、G_4n+3、G_4n+4、G_4n+5‧‧‧閘極驅動訊號

Claims (7)

1. 一種移位暫存器模組，包括：一第一移位暫存器，具有：一第一開關電路，接收一第一輸入訊號，並依據一起始訊號決定將該第一輸入訊號輸出；一第一輸出電路，耦接該第一開關電路，以接收該第一輸入訊號，當該第一輸入訊號的位準被切換至一第一位準時，該第一輸出電路將一第一時脈訊號從該第一移位暫存器的輸出端輸出，以產生一第一驅動訊號；以及一第一禁能電路，耦接該第一開關電路，以依據該第一開關電路之輸出端的狀態而決定禁能該第一驅動訊號；一第二移位暫存器，具有：一第二開關電路，接收獨立於該第一輸入訊號的一第二輸入訊號，並依據該第一驅動訊號而決定將該第二輸入訊號輸出；一第二輸出電路，耦接該第二開關電路，以接收該第二輸入訊號，當該第一輸入訊號、該第一驅動訊號及該第二輸入訊號的位準為該第一位準時，則該第二輸出電路將一第二時脈訊號從該第二移位暫存器的輸出端輸出，以產生一第二驅動訊號，而該第二時脈訊號與該第一時脈訊號互為反相；以及一第二禁能電路，耦接該第二開關電路，以依據該第二開關電路之輸出端的狀態而決定禁能該第二驅動訊號；一第三移位暫存器，具有：一第三開關電路，接收獨立於該第一輸入訊號與該第二輸入訊號之一第三輸入訊號，並依據該第二驅動訊號而 決定將該第三輸入訊號輸出；一第三輸出電路，耦接該第三開關電路，以接收該第三輸入訊號，當該第二輸入訊號、該第二驅動訊號及該第三輸入訊號的位準為該第一位準時，該第三輸出電路將該第一時脈訊號從該第三移位暫存器的輸出端輸出，以產生一第三驅動訊號；以及一第三禁能電路，耦接該第三開關電路，以依據該第三開關電路之輸出端的狀態而決定禁能該第三驅動訊號；以及一第四移位暫存器，具有：一第四開關電路，接收獨立於該第一輸入訊號、該第二輸入訊號與該第三輸入訊號之一第四輸入訊號，並依據該第三驅動訊號而決定將該第四輸入訊號輸出；一第四輸出電路，耦接該第四開關電路，以接收該第四輸入訊號，當該第三輸入訊號、該第三驅動訊號及該第四輸入訊號的位準為該第一位準時，則該第四輸出電路將該第二時脈訊號從該第四移位暫存器的輸出端輸出，以產生一第四驅動訊號；以及一第四禁能電路，耦接該第四開關電路，以依據該第四開關電路之輸出端的狀態而決定禁能該第四驅動訊號。
2. 如申請專利範圍第1項所述之移位暫存器模組，其中該第一驅動訊號的下降緣在該第一輸入訊號的下降緣之前，且二者具有一第一時間差，該第二驅動訊號的下降緣在該第二輸入訊號的下降緣之前，且二者具有一第二時間差，其中該第二時間差與該第一時間差大致上相等。
3. 如申請專利範圍第2項所述之移位暫存器模組，其中該第一時間差和該第二時間差實質上等於0。
4. 一種顯示裝置的控制方法，而該顯示裝置具有多個畫素列依序排列，且該控制方法包括下列步驟：產生多個各自獨立的輸入訊號給該顯示裝置中的多個移位暫存器，以使各該移位暫存器可以依據所接收到的時脈訊號產生多個閘極驅動訊號到每一該些畫素列，其中每一該移位暫存器在輸出各該閘極驅動訊號為高位準的期間，其本身以及下一級移位暫存器之各自獨立的輸入訊號皆為高位準；以及當該些閘極驅動訊號其中之一被禁能時，則禁能對應之輸入訊號。
5. 如申請專利範圍第4項所述之控制方法，其更包括：使各該輸入訊號的禁能時間落後於對應之閘極驅動訊號的禁能時間，而具有一禁能時間差；以及將每一該些閘極驅動訊號與對應之輸入訊號之間的禁能時間差調整為相同。
6. 如申請專利範圍第4項所述之控制方法，其中各該輸入訊號的上升緣分別對齊前一個閘極驅動訊號的上升緣。
7. 如申請專利範圍第4項所述之控制方法，其中各該輸入訊號的上升緣分別對齊下一個閘極驅動訊號的上升緣。