JP2021534438A - シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法 - Google Patents

Abstract

シフトレジスタユニット（１０）は、第１サブユニット（１００）を含み、当該第１サブユニット（１００）は、第１ノード（Ｑ１）を介して第１出力回路（１２０）に連結される第１入力回路（１１０）を含む。第１入力回路（１１０）は、第１入力信号（ＳＴＵ１）に応答して第１ノード（Ｑ１）の電圧レベルを制御するように構成され、第１出力回路（１２０）は、第１ノード（Ｑ１）の電圧レベルに応答してシフトレジスタ信号（ＣＲ）及び第１出力信号（ＯＵＴ１）を出力するように構成される。さらに、シフトレジスタユニット（１０）は、第２サブユニット（２００）を含み、当該第２サブユニット（２００）は、第２ノード（Ｑ２）を介して第２出力回路（２２０）に連結される第２入力回路（２１０）を含む。第２入力回路（２１０）は、第１入力信号（ＳＴＵ１）に応答して第２ノード（Ｑ２）の電圧レベルを制御するように構成され、第２出力回路（２２０）は、第２ノード（Ｑ２）の電圧レベルに応じて第２出力信号（ＯＵＴ２）を出力するように構成される。

Description

関連出願の相互参照
本出願は、２０１８年８月２３日に中国特許庁に提出された中国特許出願２０１８１０９６６８００．７の優先権を主張し、その全ての内容が援用により本出願に取り込まれる。

本発明は、表示技術に関し、より具体的には、シフトレジスタユニット、ゲート駆動回路、表示装置及び駆動方法に関する。

表示パネルにおいて、特に有機発光ダイオード（ＯＬＥＤ）基盤のディスプレイパネルの場合、駆動回路は通常ゲート集積回路（ゲートＩＣ）に集積される。ゲートＩＣのチップを設計する時、チップのコストは、主にチップの面積に依存する。既存のＯＬＥＤゲート駆動回路は、３つのサブ回路、即ち、感知ユニット回路と、走査ユニット回路と、前記感知ユニット回路及び前記スキャンユニット回路の両方から信号を出力するための接続回路又はゲート回路とを含んで、ゲートＩＣが非常に複雑な回路構造になり、狭額縁の高解像度ＯＬＥＤ表示パネルの生産に対するますます厳しい要求を満たし難い。したがって、表示パネルのゲート駆動回路を形成するシフトレジスタユニットに対し、回路設計の改善が求められている。

一側面において、本開示は、シフトレジスタユニットを提供する。前記シフトレジスタユニットは、第１ノードを介して第１出力回路に連結される第１入力回路を含む第１サブユニットを含む。前記第１入力回路は、第１入力信号に応答して前記第１ノードの電圧レベルを制御するように構成され、前記第１出力回路は、前記第１ノードの電圧レベルに応答してシフトレジスタ信号及び第１出力信号を出力するように構成される。前記シフトレジスタ回路は、第２ノードを介して第２出力回路に連結される第２入力回路を含む第２サブユニットを更に含む。前記第２入力回路は、前記第１入力信号に応答して前記第２ノードの電圧レベルを制御するように構成され、前記第２出力回路は、前記第２ノードの電圧レベルに応答して第２出力信号を出力ように構成される。

任意選択的に、前記シフトレジスタユニットは、前記第１ノード及び前記第２ノードに連結され、且つ選択制御信号を受信して前記第１ノード及び前記第２ノードのそれぞれの電圧レベルを制御するように構成されるブランク入力サブユニットを更に含む。

任意選択的に、前記ブランク入力サブユニットは、共通入力回路と、第１伝送回路と、第２伝送回路とを含む。前記共通入力回路は、前記選択制御信号に応答して第３ノードの電圧レベルを制御し、且つ第４ノードの電圧レベルを制御するように構成される。前記第１伝送回路は、前記第１ノード及び前記第４ノードに連結され、且つ前記第４ノードの電圧レベル又は第１伝送信号に応答して前記第１ノードの電圧レベルを制御するように構成される。前記第２伝送回路は、前記第２ノード及び前記第４ノードに連結され、且つ前記第４ノードの電圧レベル及び第２伝送信号に応答して前記第２ノードの電圧レベルを制御するように構成される。

任意選択的に、前記共通入力回路は、選択制御回路と、第３入力回路とを更に含む。前記選択制御回路は、前記選択制御信号に応答して第２入力信号を利用して前記第３ノードの電圧レベルを制御し、前記第３ノードの電圧レベルを維持するように構成される。前記第３入力回路は、前記第３ノードの電圧レベルに応答して前記第４ノードの電圧レベルを制御ように構成される。

任意選択的に、前記選択制御回路は、第１トランジスタと、第１キャパシタとを含む。前記第１トランジスタは、前記選択制御信号を受信するように構成されるゲート端子と、前記第２入力信号を受信するように構成される第１端子と、前記第３ノードに連結される第２端子とを有する。前記第１キャパシタは、前記第３ノードに連結される第１端子を有する。

任意選択的に、前記第３入力回路は、前記第３ノードに連結されるゲートと、第１クロック信号を受信するように構成される第１端子と、前記第４ノードに連結される第２端子とを有する第２トランジスタを含む。

任意選択的に、前記第１伝送回路は、第３トランジスタを含み、前記第２伝送回路は、第４トランジスタを含む。前記第３トランジスタは、前記第４ノードに連結されるゲート端子と、第１電圧を受信するように構成される第１端子と、前記第１ノードに連結される第２端子とを有する。前記第４トランジスタは、前記第４ノードに連結されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第２ノードに連結される第２端子とを有する。

任意選択的に、前記第１入力回路は、第５トランジスタを含み、前記第１出力回路は、第６トランジスタと、第７トランジスタと、第２キャパシタとを含む。前記第５トランジスタは、前記第１入力信号を受信するように構成されるゲート端子と、第１電圧を受信するように構成される第１端子と、前記第１ノードに連結される第２端子とを有する。前記第６トランジスタは、前記第１ノードに連結されるゲート端子と、第２クロック信号をシフトレジスタ信号として受信するように構成される第１端子と、前記シフトレジスタ信号を出力するように構成される第２端子とを有する。前記第７トランジスタは、前記第１ノードに連結されるゲート端子と、第３クロック信号を前記第１出力信号として受信するように構成される第１端子と、前記第１出力信号を出力するように構成される第２端子とを有する。前記第２キャパシタは、前記第１ノードに連結される第１端子と、前記第７トランジスタの第２端子に連結される第２端子とを有する。

任意選択的に、前記第２入力回路は、第８トランジスタを含み、前記第２出力回路は、第９トランジスタと、第３キャパシタとを含む。前記第８トランジスタは、前記第１入力信号を受信するように構成されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第２ノードに連結される第２端子とを有する。前記第９トランジスタは、前記第２ノードに連結されるゲート端子と、第４クロック信号を前記第２出力信号として受信するように構成される第１端子と、前記第２出力信号を出力するように構成される第２端子とを有する。前記第３キャパシタは、前記第２ノードに連結される第１端子と、前記第９トランジスタの第２端子に連結される第２端子とを有する。

任意選択的に、前記第１サブユニットは、第１制御回路と、第１リセット回路と、第２リセット回路と、シフトレジスタ出力端子と、第１出力端子とを更に含む。前記第１制御回路は、前記第１ノードでの電圧レベル及び第２電圧に応答して第５ノードの電圧レベルを制御するように構成される。前記第１リセット回路は、前記第５ノードでの電圧レベルに応答して前記第１ノード、前記シフトレジスタ出力端子及び前記第１出力端子での電圧レベルをリセットするように構成される。前記第２リセット回路は、第６ノードでの電圧レベルに応答して前記第１ノード、前記シフトレジスタ出力端子及び前記第１出力端子での電圧レベルをリセットするように構成される。

任意選択的に、前記第２サブユニットは、第２制御回路と、第３リセット回路と、第４リセット回路と、第２出力端子とを更に含む。前記第２出力端子は、前記第２出力信号を出力するように構成される。前記第２制御回路は、前記第２ノードでの電圧レベル及び第３電圧に応答して前記第６ノードの電圧レベルを制御するように構成される。前記第３リセット回路は、前記第６ノードの電圧レベルに応答して前記第２ノード及び前記第２出力端子での電圧レベルをリセットするように構成される。前記第４リセット回路は、前記第５ノードの電圧レベルに応答して前記第２ノード及び前記第２出力端子での電圧レベルをリセットするように構成される。

任意選択的に、前記ブランク入力サブユニットは、前記第４ノード、前記第５ノード及び前記第６ノードに連結され、且つ前記第５ノード又は前記第６ノードでの電圧レベルに応答して前記第４ノードの電圧レベルをリセットするように構成される共通リセット回路を更に含む。

任意選択的に、前記共通リセット回路は、第１０トランジスタと、第１１トランジスタとを含む。前記第１０トランジスタは、前記第５ノードに連結されるゲート端子と、前記第４ノードに連結される第１端子と、第４電圧を受信するように構成される第２端子とを有する。前記第１１トランジスタは、前記第６ノードに連結されるゲート端子と、前記第４ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する。

任意選択的に、前記第１制御回路は、第１２トランジスタと、第１３トランジスタとを含む。前記第１リセット回路は、第１４トランジスタと、第１５トランジスタと、第１６トランジスタとを含む。前記第２リセット回路は、第１７トランジスタと、第１８トランジスタと、第１９トランジスタとを含む。前記第１２トランジスタは、共に、前記第２電圧を受信するように構成されるゲート端子及び第１端子と、前記第５ノードに連結される第２端子とを有する。前記第１３トランジスタは、前記第１ノードに連結されるゲート端子と、前記第５ノードに連結される第１端子と、第４電圧を受信するように構成される第２端子とを有する。前記第１４トランジスタは、前記第５ノードに連結されるゲート端子と、前記第１ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する。前記第１５トランジスタは、前記第５ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する。前記第１６トランジスタは、前記第５ノードに連結されるゲート端子と、前記第１出力端子に連結される第１端子と、第５電圧を受信するように構成される第２端子とを有する。前記第１７トランジスタは、前記第６ノードに連結されるゲート端子と、前記第１ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する。前記第１８トランジスタは、前記第６ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する。前記第１９トランジスタは、前記第６ノードに連結されるゲート端子と、前記第１出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する。

任意選択的に、前記第２制御回路は、第２０トランジスタと、第２１トランジスタとを含む。前記第３リセット回路は、第２２トランジスタと、第２３トランジスタとを含み、前記第４リセット回路は、第２４トランジスタと、第２５トランジスタとを含む。前記第２０トランジスタは、共に、前記第３電圧を受信するように構成されるゲート端子及び第１端子と、前記第６ノードに連結される第２端子とを有する。前記第２１トランジスタは、前記第２ノードに連結されるゲート端子と、前記第６ノードに連結される第１端子と、第４電圧を受信するように構成される第２端子とを有する。前記第２２トランジスタは、前記第６ノードに連結されるゲート端子と、前記第２ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する。前記第２３トランジスタは、前記第６ノードに連結されるゲート端子と、前記第２出力端子に連結される第１端子と、第５電圧を受信するように構成される第２端子とを有する。前記第２４トランジスタは、前記第５ノードに連結されるゲート端子と、前記第２ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する。前記第２５トランジスタは、前記第５ノードに連結されるゲート端子と、前記第２出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する。

任意選択的に、前記第１サブユニットは、第３出力信号を出力するように構成される第３出力端子を更に含む。前記第２サブユニットは、第４出力信号を出力するように構成される第４出力端子を更に含む。前記第１リセット回路及び前記第２リセット回路は、前記第３出力端子での電圧レベルをリセットするように構成される。前記第３リセット回路及び前記第４リセット回路は、前記第４出力端子での電圧レベルをリセットするように構成される。

任意選択的に、前記第１サブユニットは、第３制御回路と、第４制御回路とを更に含む。前記第３制御回路は、前記第１クロック信号に応答して前記第５ノードの電圧レベルを制御するように構成され、前記第４制御回路は、前記第１入力信号に応答して前記第５ノードの電圧レベルを制御するように構成される。前記第２サブユニットは、第５制御回路と、第６制御回路とを更に含む。前記第５制御回路は、前記第１クロック信号に応答して前記第６ノードの電圧レベルを制御するように構成され、前記第６制御回路は、前記第１入力信号に応答して前記第６ノードの電圧レベルを制御するように構成される。

任意選択的に、前記第１サブユニットは、第５リセット回路と、第６リセット回路とを更に含む。前記第５リセット回路は、表示リセット信号に応答して前記第１ノードでの電圧レベルをリセットするように構成され、前記第６リセット回路は、フルスケールリセット信号に応答して前記第１ノードでの電圧レベルをリセットするように構成される。前記第２サブユニットは、第７リセット回路と、第８リセット回路とを更に含む。前記第７リセット回路は、前記表示リセット信号に応答して前記第２ノードでの電圧レベルをリセットするように構成され、前記第８リセット回路は、前記フルスケールリセット信号に応答して前記第２ノードでの電圧レベルをリセットするように構成される。

任意選択的に、前記シフトレジスタユニットは、共通漏れ防止回路と、第１漏れ防止回路と、第２漏れ防止回路とを更に含む。前記共通漏れ防止回路は、前記第１ノード及び第７ノードに接続され、且つ前記第１ノードでの電圧レベルに応答して前記第７ノードでの電圧レベルを制御するように構成される。前記第１漏れ防止回路は、前記第７ノード、前記第１リセット回路、前記第２リセット回路、前記第５リセット回路及び前記第６リセット回路に接続され、且つ第７ノードの電圧レベルに応答して前記第１ノードに漏れが発生するのを防止するように構成される。前記第２漏れ防止回路は、前記第７ノード、前記第３リセット回路、前記第４リセット回路、前記第７リセット回路及び前記第８リセット回路に接続され、且つ前記第７ノードでの電圧レベルに応答して前記第２ノードに漏れが発生するのを防止するように構成される。

別の側面において、本開示は、直列にカスケード接続された複数のシフトレジスタユニットを含むゲート駆動回路を提供する。前記複数のシフトレジスタユニットの各々は、各々が本明細書に記載されるシフトレジスタユニットであり、第１ノード及び第２ノードの電圧レベルによりそれぞれ制御される奇数段における第１サブユニットと、次の偶数段における第２サブユニットとの対を含む。前記第１ノード及び前記第２ノードの電圧レベルは、それぞれ、共に共通入力回路から連結される第１伝送回路及び第２伝送回路により制御される。各シフトレジスタユニットの第１サブユニットは、シフトレジスタ信号を第１入力信号として出力し、次のシフトレジスタユニットにおける第１サブユニット及び第２サブユニットの両方を駆動するか、或いは、表示リセット信号として出力し、１つ前のシフトレジスタユニットにおける第１サブユニット及び第２サブユニットの両方を駆動する。

また別の側面において、本開示は、本明細書に記載されるゲート駆動回路と、アレイ状に配置された複数のサブピクセルユニットとを含む表示装置を提供する。前記ゲート駆動回路におけるそれぞれ１つのシフトレジスタユニットの第１出力回路及び第２出力回路からそれぞれ出力される第１出力信号及び第２出力信号は、それぞれ前記アレイの異なる行におけるサブピクセルユニットに提供される。

さらに別の側面において。本開示は、本明細書に記載されるシフトレジスタユニットの駆動方法を提供する。前記方法は、前記シフトレジスタユニットの第１サブユニットの第１入力回路及び同じシフトレジスタユニットの第２サブユニットの第２入力回路に、第１入力信号を入力するステップを含む。前記方法は、前記第１サブユニットを駆動することで、前記第１入力信号に基づいて前記第１サブユニットの第１ノードの電圧レベルを制御するステップを更に含む。前記方法は、第１出力回路を前記第１ノードに連結するステップを更に含む。さらに、前記方法は、前記第１サブユニットを駆動することで、前記第１ノードの電圧レベルに応答してシフトレジスタ信号及び第１出力信号を出力するよう前記第１出力回路を制御することと、前記第２サブユニットを駆動することで、前記第１入力信号に基づいて前記第２サブユニットの第２ノードの電圧レベルを制御することとを含む。さらに、前記方法は、第２出力回路を前記第２ノードに連結することを含む。また、前記方法は、前記第２サブユニットを駆動することで、前記第２ノードの電圧レベルに応答して第２出力信号を出力するよう前記第２出力回路を制御するステップを含む。

任意選択的に、前記第１サブユニットを駆動することで前記第１ノードの電圧レベルを制御するステップは、共通入力回路を有するブランク入力回路を使用して、第２入力信号及び第１クロック信号を受信して第３ノード及び第４ノードの電圧レベルを確定し、第１伝送回路を使用して、前記第４ノードの電圧レベルに応答して前記第１ノードの電圧レベルを制御することを含む。前記第２サブユニットを駆動することで前記第２ノードの電圧レベルを制御するステップは、第２伝送回路を更に有する前記ブランク入力回路を使用して、前記第４ノードの電圧レベルに応答して前記第２ノードの電圧レベルを制御することを含む。

任意選択的に、前記第１サブユニットを駆動することで前記第１出力回路を制御するステップは、少なくとも第１リセット回路及び第２リセット回路を用いてシフトレジスタ出力端子及び第１出力端子での電圧レベルをリセットし、前記第１ノードの電圧に応答してシフトレジスタ信号として出力される第２クロック信号及び前記第１出力信号として出力される第３クロック信号を制御することを含む。前記第２出力回路を制御するように前記第２サブユニットを駆動するステップは、少なくとも第３リセット回路を用いて第２出力端子での電圧レベルをリセットし、前記第２ノードの電圧レベルに応答して前記第２出力信号として出力される第４クロック信号を制御することを含む。

以下の図面は、単に開示された様々な実施形態に係る例示的目的のための例であり、本発明の範囲を限定することを意図するものではない。

本開示の実施形態に係るシフトレジスタユニットのブロック図である。

本開示の別の実施形態に係るシフトレジスタユニットのブロック図である。

本開示の実施形態に係るシフトレジスタユニットのブランク入力サブユニットのブロック図である。

本開示の実施形態に係るブランク入力サブユニットの回路図である。

本開示の実施形態に係るブランク入力サブユニットの回路図である。

本開示の実施形態に係る漏れ防止構造を含むブランク入力サブユニットの回路図である。

本開示のまた別の実施形態に係るシフトレジスタユニットのブロック図である。

本開示のさらに別の実施形態に係るシフトレジスタユニットのブロック図である。

図９Ａ及び９ｂは、本開示の実施形態に係るシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図である。 図９Ａ及び９ｂは、本開示の実施形態に係るシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図である。

本開示の実施形態に係るシフトレジスタユニットの３種類の第１入力回路の回路図である。

図１１Ａ及び１１Ｂは、本開示の別の実施形態に係るシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図である。 図１１Ａ及び１１Ｂは、本開示の別の実施形態に係るシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図である。

本開示のいくつかの実施形態に係る漏れ防止回路構造を備えるシフトレジスタユニットの回路図である。 本開示のいくつかの実施形態に係る漏れ防止回路構造を備えるシフトレジスタユニットの回路図である。 本開示のいくつかの実施形態に係る漏れ防止回路構造を備えるシフトレジスタユニットの回路図である。

図１３Ａ及び１３Ｂは、本開示のまた別の実施形態に係るシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図である。 図１３Ａ及び１３Ｂは、本開示のまた別の実施形態に係るシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図である。

本開示の実施形態に係るゲート駆動回路の概略図である。

本開示の実施形態に係る図１４のゲート駆動回路を作動させるタイミング図である。

本開示の別の実施形態に係る図１４のゲート駆動回路を作動させるタイミング図である。

本開示の別の実施形態に係るゲート駆動回路の概略図である。

本開示の実施形態に係る図１７のゲート駆動回路を作動させるタイミング図である。

本開示の別の実施形態に係るゲート駆動回路の概略図である。

本開示の実施形態に係る図１９のゲート駆動回路を作動させるタイミング図である。

本開示の実施形態に係るゲート駆動回路の回路ノード及び出力端子でのシミュレートされた電圧信号の信号図である。

本開示の実施形態に係る表示装置の概略図である。

次に、以下の実施形態を参照しながら本開示をより具体的に説明することにする。留意すべきことは、いくつかの実施形態の以下の説明は、例示及び説明のみを目的として本明細書に提示される。網羅的であること又は開示された正確な形式に限定されることを意図するものではない。

以下の詳細な説明では、本開示をより完全に理解してもらうために、多くの具体的な詳細が記載される。然しながら、本開示が必ずしもこれらの具体的な詳細に限定されることなく実施され得ることは、当業者には明らかであろう。他の例では、本発明を曖昧にしないよう、周知の構造装置及び回路は、詳細にではなく、ブロック図の形で示される。

読者の注意は、この明細書と同時に提出され且つこの明細書で公衆に開示される全ての論文及び文書に向けられ、そのような全ての論文及び文書の内容は、参照により本明細書に組み込まれる。本明細書に開示される全ての特徴（添付されるあらゆる特許請求の範囲、要約及び図面を含む）は、特に明記しない限り、同一の、同等の又は類似の目的を果たす代替特徴に置き換えられ得る。したがって、特に明記しない限り、開示された各特徴は、包括的な一連の同等の又は類似の特徴の一例に過ぎない。

さらに、特定の機能を実行するための「手段」又は特定の機能を実行するための「ステップ」を明示的に述べていない請求項における要素は、米国特許法１１２条６項に指定される「手段」又は「ステップ」条項として解釈されるべきではない。特に、本明細書の特許請求の範囲における「ステップ」又は「動作」の使用は、米国特許法１１２条６項の規定の行使を意図するものではない。

本開示で使用される「第１」、「第２」及び類似の単語は、順序、数量、又は重要性を示すものではなく、異なる構成要素を区別するために使用されることに留意されたい。同様に、「含む」又は「含める」又は「包含する」、或いは、「一つの」又は「１つの」、並びに「連結される」又は「接続される」等の単語は、物理的又は機械的接続に限定されず、直接的であれ間接的であれ、電気的接続を含み得る。「上」、「下」、「左」、「右」等は、相対位置関係を示すためにのみ使用され、対象物の絶対位置が変化すると、それに応じて相対位置関係も変化し得る。

一般的に、単語「一つの」、「１つの」、「前記」及び「当該」、並びに用語「含む」及び「含める」は、特定されるステップ及び要素のみを含むことを意図し、該ステップ及び要素は排他的なリストを構成せず、該方法又は装置は、他のステップ又は要素も含み得る。

ＯＬＥＤ表示パネルのサブピクセルユニットを補償する時、該サブピクセルユニットにおける内部補償用のピクセル補償回路を設定する以外にも、感知トランジスタを設定することで外部補償を行っても良い。外部補償が行われる時、シフトレジスタユニットで構成されるゲート駆動回路は、表示パネルのサブピクセルユニットにおける走査トランジスタ及び感知トランジスタのそれぞれの駆動信号を供給する必要がある。例えば、１フレームの画像を表示する１サイクルの表示期間中に該走査トランジスタの走査駆動信号が提供され、該サイクルのブランク期間中に感知トランジスタの感知駆動信号が提供される。

外部補償方式において、ゲート駆動回路により出力される感知駆動信号は、１行ずつ順次走査される。例えば、第１フレームを表示するサイクルのブランク期間中に表示パネルの第１行のサブピクセルユニットに感知駆動信号が出力され、第２フレームを表示するサイクルのブランク期間中に前記表示パネルの第２行のサブピクセルユニットに別の感知駆動信号が出力され、以下同様である。したがって、フレーム毎に対応する１行のサブピクセルユニットの感知駆動信号を出力することにより、前記表示パネルの行ごとの順次補償を完了する。

したがって、本開示は、とりわけ、直列にカスケード接続されて、１フレームを表示する１サイクルの表示期間中に走査駆動信号を出力し、前記サイクルのブランク期間中に感知駆動信号を出力できるゲート駆動回路を形成するように構成されるシフトレジスタユニット、表示装置及び駆動方法を提供すし、関連技術の限界及び弱点による一つ又は複数の問題点を実質的に回避する。一側面において、本開示は、額縁のサイズが縮小され、ピクセル／インチ（ＰＰＩ）が増加された表示装置に用いるのに適したシフトレジスタユニットを提供し、ランダム補償を可能にして、表示動作中の輝度の不均一さを回避する。

説明を目的として、「１フレーム」、「フレームごと」又は「特定のフレーム」の定義は、順次実行される表示期間と、ブランク期間とを含む。例えば、ゲート駆動回路は、前記表示期間中にゲート駆動信号を出力するが、前記ゲート駆動信号は、第１行から最後の行まで走査することで、１フレームの表示を完成するように表示パネルを駆動するために用いられ得る。ブランク期間において、前記ゲート駆動回路は感知駆動信号を出力するが、前記感知駆動信号は、表示パネルにおける１行のサブピクセルユニット内の感知トランジスタを駆動して、該行のサブピクセルユニットの外部補償を完了させるために用いられ得る。

図１は、本開示の実施形態に係るシフトレジスタユニットのブロック図である。図１を参照すると、シフトレジスタユニット１０は、第１サブユニット１００と、第２サブユニット２００とを含む。複数の該シフトレジスタユニット１０は、カスケード接続されて本開示のいくつかの実施形態に係るゲート駆動回路を形成し得る。該ゲート駆動回路は表示装置に適用され、表示動作中に該表示装置における１フレームの画像を表示するように走査信号を提供し得る。

第１サブユニット１００は、第１ノードＱ１を介して互いに連結される第１入力回路１１０と、第１出力回路１２０とを含む。第１入力回路１１０は、受信した第１入力信号ＳＴＵ１に応答して第１ノードＱ１での電圧レベルを制御するように構成される。例えば、第１入力回路１１０は、第１ノードＱ１を充電できる。任意選択的に、第１入力回路１１０は、第１入力信号ＳＴＵ１及び第１電圧ＶＤＤを受信するように構成される。任意選択的に、第１入力回路１１０は、第１入力信号ＳＴＵ１に応答して導通状態になり、その結果、第１電圧ＶＤＤを利用して第１ノードＱ１を充電できる。任意選択的に、第１ノードＱ１での電圧レベルは、少なくとも１０％以内の誤差で第１電圧ＶＤＤのレベルまで充電される。任意選択的に、第１電圧ＶＤＤは電源から供給される高電圧になるように設定される。

第１出力回路１２０は、第１ノードＱ１での電圧レベルに応答してシフトレジスタ信号ＣＲ及び第１出力信号ＯＵＴ１を出力するように構成される。例えば、第１出力回路１２０は、第２クロック信号ＣＬＫＢ及び第３クロック信号ＣＬＫＣを受信するように構成され得る。第１出力回路１２０は、第１ノードＱ１での電圧レベルに応答して導通状態になり、その結果、第２クロック信号ＣＬＫＢをシフトレジスタ信号ＣＲとして出力でき、第３クロック信号ＣＬＫＣを第１出力信号ＯＵＴ１として出力できる。

任意選択的に、１フレームの画像又は単に１フレームを表示する１サイクルの表示期間において、第１出力回路１２０から出力されるシフトレジスタ信号ＣＲは、第１入力信号ＳＴＵ１として他のシフトレジスタユニット（該ゲート駆動回路における）に提供されて、表示動作中に行ごとのシフト走査を完了し得る。第１出力回路１２０から出力される第１出力信号ＯＵＴ１は、表示走査を実行するように表示パネルの１行のサブピクセルユニットを駆動できる。任意選択的に、１フレームのブランク期間において、第１出力回路１２０から出力される第１出力信号ＯＵＴ１は、該表示パネルの１行のサブピクセルユニットにおける感知トランジスタを駆動して、該１行のサブピクセルユニットに対する外部補償を完了させるために用いられ得る。

任意選択的に、該フレームの表示期間において、第１出力回路１２０から出力されるシフトレジスタ信号は、同じ第１出力回路１２０から出力される第１出力信号ＯＵＴ１と比較して、同じ又は異なる波形を有し得る。

図１を参照すると、第２サブユニット２００は、第２ノードＱ２を介して互いに連結される第２入力回路２１０と、第２出力回路２２０とを含む。第２入力回路２１０は、第１入力信号ＳＴＵ１に応答して第２ノードＱ２での電圧レベルを制御するように構成される。例えば、第２入力回路２１０は、第２ノードＱ２を充電する。任意選択的に、第２入力回路２１０は、第１入力信号ＳＴＵI１及び第１電圧ＶＤＤを受信し、第１入力信号ＳＴＵ１によってオンになるように構成され、その結果、第１電圧ＶＤＤを利用して第２ノードＱ２を充電できる。

任意選択的に、第２出力回路２２０は、第２ノードＱ２での電圧レベルに応答して第２出力信号ＯＵＴ２を出力するように構成される。例えば、第２出力回路２２０は、第４クロック信号ＣＬＫＤを受信するように構成される。そして、第２出力回路２２０は、第２ノードＱ２での電圧レベルによってオンになり、その結果、第４クロック信号ＣＬＫＤを第２出力信号ＯＵＴ２として出力できる。

１フレームの表示期間において、第２出力回路２２０は第２出力信号ＯＵＴ２を出力して、表示走査を行うように表示パネルの１行のサブピクセルユニットを駆動する。１フレームのブランク期間において、第２出力回路２２０は、第２出力信号ＯＵＴ２を出力して、該表示パネルの１行のサブピクセルユニットにおける感知トランジスタを駆動して、該１行のサブピクセルユニットに対する外部補償を完了させる。

複数の該シフトレジスタユニット１０が直列にカスケード接続されてゲート駆動回路を形成する場合、一部のシフトレジスタユニット１０は、クロック信号線に接続されて、該クロック信号線により提供される第１入力信号ＳＴＵ１を受信し得る。任意選択的に、一部のシフトレジスタユニット１０は、同じゲート駆動回路における他の段のシフトレジスタユニット１０から出力されるシフトレジスタ信号ＣＲを第１入力信号ＳＴＵ１として受信し得る。

任意選択的に、ノード（例えば、第１ノードＱ１、第２ノードＱ２等）の電圧レベルを制御することは、該ノードを充電して該ノードの電圧レベルを上げること、又は該ノード放電して該ノードの電圧レベルを下げることを含む。任意選択的に、キャパシタを該ノードに電気的に接続してもよく、該ノードを充電することは、該ノードに電気的に接続されたキャパシタを充電することを意味する。同様に、該ノードを放電することは、該ノードに電気的に接続されたキャパシタを放電することを意味する。該キャパシタは、該ノードの高レベル又は低レベルを維持できる。

本開示のシフトレジスタユニット１０は、複数のサブユニット（第１サブユニット１００及び第２サブユニット２００等）に対する充電を同時に行うことができる。図１は、シフトレジスタユニットにおける２つのサブユニットのみを示している。任意選択的に、シフトレジスタユニットは、異なる適用下での実際のセットアップに応じて、類似の回路構造に３つ、４つ又はそれ以上のサブユニットを含み得る。一度に、複数のサブユニットのうちの１つ（例えば、第１サブユニット１００）だけ、シフトレジスタ信号を出力すればよく、該複数のサブユニットのうち他のサブユニット（例えば、第２サブユニット２００）はシフトレジスタ信号を出力する必要がない。したがって、ゲート駆動回路におけるクロック信号線及びトランジスタの数を節約でき、シフトレジスタユニット１０を採用する表示装置の額縁のサイズを減少し、これにより表示装置のＰＰＩを向上させる。

図２は、本開示の別の実施形態に係るシフトレジスタユニットのブロック図である。図２を参照すると、シフトレジスタユニット１０Ａは、ブランク入力サブユニット３００を含み、該ブランク入力サブユニット３００は、第１ノードＱ１を介して第１サブユニット１００に連結され、第２ノードＱ２を介して第２サブユニット２００に連結され、且つ選択制御信号ＯＥを受信するように構成される。ブランク入力サブユニット３００は、選択制御信号ＯＥに応答して第１ノードの電圧レベルＱ１及び第２ノードＱ２を制御するように構成される。例えば、ブランク入力サブユニット３００は、第１ノードＱ１及び第２ノードＱ２をそれぞれ充電するように構成される。

任意選択的に、１フレームの表示期間において、ブランク入力サブユニット３００は、第１ノードＱ１を充電でき、第２ノードＱ２も充電できる。そして、第１出力回路１２０は、第１ノードＱ１に充電された電圧レベルに応答して第１出力信号ＯＵＴ１を出力でき、或いは、第２出力回路２２０は、第２ノードＱ２に充電された電圧レベルに応答して第２出力信号ＯＵＴ２を出力できる。第１出力信号ＯＵＴ１又は第２出力信号ＯＵＴ２は、表示パネルの１行のサブピクセルユニットにおける感知トランジスタを駆動して、該１行のサブピクセルユニットに対する外部補償を完了させるために用いられ得る。

図３は、本開示の実施形態に係るシフトレジスタユニットのブランク入力サブユニットのブロック図である。一実施形態において、図３を参照すると、ブランク入力サブユニット３００は、第４ノードＮを介して第１伝送回路３２０及び第２伝送回路３３０に連結される共通入力回路３１０を含む。共通入力回路３１０は、第３ノードＨを介して第３入力回路３１２に連結される選択制御回路３１１を更に含む。共通入力回路３１０は、選択制御信号ＯＥに応答して第３ノードＨの電圧レベルを制御し、さらに第４ノードＮの電圧レベルを制御するように構成される。選択制御回路３１１は、選択制御信号ＯＥに応答して、第２入力信号ＳＴＵ２を利用して第３ノードＨを充電し、第３ノードＨでの電圧レベルを維持するように構成される。例えば、フレームの表示期間において、選択制御回路３１１は、選択制御信号ＯＥによってオンになり、その結果、第２入力信号ＳＴＵ２を利用して第３ノードＨを充電できる。第３ノードＨでの電圧レベル（例えば、高電圧レベル）は、同じフレームの表示期間後のブランク期間まで、表示期間を通して終始維持できる。

複数のシフトレジスタユニット１０Ａが多段直列にカスケード接続されてゲート駆動回路を形成する場合、一段のシフトレジスタユニット１０Ａは、他の段のシフトレジスタユニット１０Ａから出力されるシフトレジスタ信号ＣＲを第２入力信号ＳＴＵ２として受信できる。例えば、一段のシフトレジスタユニット１０Ａを選択して１フレームのブランク期間中に駆動信号を出力する場合、好ましくは、選択制御信号ＯＥと第２入力信号ＳＴＵ２との両方に同じタイミング波形を提供し、該段のシフトレジスタユニット１０Ａにおける選択制御回路３１１がオンになって、上記の対応する充電動作を行うことができるようにする。

さらに、第３入力回路３１２は、第３ノードＨに充電された電圧レベルに応答して第４ノードＮでの電圧レベルを制御するように構成される。任意選択的に、第３入力回路３１２は、第１クロック信号ＣＬＫＡを受信するように構成される。第３入力回路３１２が、第３ノードＨでの電圧レベルによって制御される導通状態にある時、第１クロック信号ＣＬＫＡを第４ノードＮに渡して第４ノードＮの電圧レベルを制御できる。例えば、１フレームのブランク期間において、第１クロック信号ＣＬＫＡに高電圧レベルが提供される時、第３入力回路３１２は高電圧レベルを第４ノードＮに渡し、第４ノードＮを高電圧レベルにする。

図３を参照すると、第１伝送回路３２０は、第１ノードＱ１及び第４ノードＮに接続され、且つ第４ノードＮの電圧レベル又は第１伝送回路３２０により受信された第１伝送信号ＴＳ１（不図示）に応答して第１ノードＱ１での電圧レベルを制御するように構成される。いくつかの実施形態において、第１伝送回路３２０は、高電圧レベルの第１電圧ＶＤＤを受信できる。第１伝送回路３２０が第４ノードＮでの電圧レベルによって導通状態になる時、第１電圧ＶＤＤの高電圧レベルを利用して第１ノードＱ１を充電できる。任意選択的に、第１ノードＱ１での電圧レベルは、少なくとも１０％以内の誤差で第１電圧ＶＤＤのレベルまで充電される。他のいくつかの実施形態において、第１伝送回路３２０は、第１伝送信号ＴＳ１（不図示）により導通状態になることで、第４ノードＮと第１ノードＱ１の間の電気接続を確立でき、その結果第３入力回路３１２により第１ノードＱ１を充電できる。

さらに、第２伝送回路３３０は、第２ノードＱ２及び第４ノードＮに接続され、且つ第４ノードＮでの電圧レベル又は第２伝送回路３３０により受信された第２伝送信号ＴＳ２（不図示）に応答して第２ノードＱ２での電圧レベルを制御するように構成される。いくつかの実施形態において、第２伝送回路３３０は、高電圧レベルの第１電圧ＶＤＤを受信できる。第２伝送回路３３０が第４ノードＮでの電圧レベルによって導通状態になる時、高電圧レベルの第１電圧ＶＤＤを利用して第２ノードＱ２を充電できる。第２ノードＱ２での電圧レベルは、少なくとも１０％以内の誤差で第１電圧ＶＤＤのレベルまで充電される。他のいくつかの実施形態において、第２伝送回路３３０は、第２伝送信号ＴＳ２（不図示）により導通状態になることで、第４ノードＮと第２ノードＱ２の間の電気接続を確立しても良く、その結果、第３入力回路３１２により第２ノードＱ２を充電できる。

任意選択的に、第１伝送信号ＴＳ１と第２伝送ＴＳ２とは同じ信号、例えば、第１クロック信号ＣＬＫＡ又は第１電圧ＶＤＤであり得る。したがって、クロック信号線の数を減らすことができる。任意選択的に、第１伝送信号ＴＳ１と第２伝送信号ＴＳ２で異なる信号が提供されて、第１伝送回路３２０及び第２伝送回路３３０をそれぞれ制御し得る。例えば、第２ノードＱ２を充電する必要がない場合、第２伝送回路３３０をオフにして電力消費を低減できる。

任意選択的に、シフトレジスタユニット１０Ａが３つ、４つ、又はそれ以上のサブユニットを含む場合、ブランク入力サブユニット３００の機能を実行するように、３つ、４つ、又はそれ以上の伝送回路を設置する必要がある。シフトレジスタユニット１０Ａにおける該３つ、４つ、又はそれ以上のサブユニットは、一つのブランク入力サブユニット３００を共有してシフトレジスタユニット１０Ａの面積を減らすことができ、これによりシフトレジスタユニット１０Ａを用いる表示装置の額縁のサイズを減少させ、表示装置のＰＰＩを向上させる。任意選択的に、ブランク入力サブユニット３００をシフトレジスタユニット１０Ａに設置するのは、前記シフトレジスタユニットが１フレームのブランク期間中に駆動信号を出力可能にするためである。「ブランク」は、単にフレームのブランク期間に関連するにすぎない。ブランク入力サブユニット３００はブランク期間のみで作動するように限定されるものではない。

図４は、本開示の実施形態に係るブランク入力サブユニットの回路図である。図５Ａ〜図５Ｆは、本開示の実施形態に係るブランク入力サブユニットの回路図である。いくつかの実施形態において、選択制御回路３１１は、第１トランジスタＭ１と第１キャパシタＣ１とを含むことで実現され得る。第１トランジスタＭ１は、前記選択制御信号ＯＥを受信するように構成されるゲート端子を有する。第１トランジスタＭ１は、第２入力信号ＳＴＵ２を受信するように構成される第１端子を有する。第１トランジスタＭ１は、第３ノードＨに連結される第２端子を有する。例えば、選択制御信号ＯＥが高電圧ターンオン信号として提供される場合、第１トランジスタＭ１がオンになり、その結果、第２入力信号ＳＴＵ２を利用して第３ノードＨを充電できる。

第１キャパシタＣ１は、第３ノードＨに連結される第１端子と、第４電圧ＶＧＬ１又は第１電圧ＶＤＤを受信するように構成される第２端子とを有する。第１キャパシタＣ１を設置することで、第３ノードＨでの電圧レベルを維持できる。例えば、フレームの表示期間において、選択制御回路３１１は、第３ノードＨを充電して第３ノードＨの電圧レベルを高電圧レベルに引き上げることができる。第１キャパシタＣ１は、第３ノードＨでの高電圧レベルを、該フレームのブランク期間まで維持できる。他のいくつかの実施形態において、第１キャパシタＣ１は、第４ノードＮに連結される第２端子を有する。任意選択的に、第４電圧ＶＧＬ１は、低電圧レベル又はターンオフ信号である。

図４を参照すると、第３入力回路３１２は、第２トランジスタＭ２を含むことで実現され得る。第２トランジスタＭ２は、第３ノードＨに連結されるゲート端子と、第１クロック信号を受信するように構成される第１端子ＣＬＫＡと、第４ノードＮに連結される第２端子とを有する。第３ノードＨが高電圧レベルに設定される時、第２トランジスタＭ２がオンになり、その結果、第１クロック信号ＣＬＫＡを第４ノードＮに渡して、そこでの電圧レベルを高電圧レベルに引き上げることができる。

図４を参照すると、第１伝送回路３２０は、第３トランジスタＭ３を含み、第２伝送回路３３０は、第４トランジスタＭ４を含む。第３トランジスタＭ３は、第４ノードＮに連結されるゲート端子と、第１電圧ＶＤＤを受信するように構成される第１端子と、第１ノードＱ１に連結される第２端子とを有する。例えば、第４ノードＮが高電圧レベルに設定される時、第３トランジスタＭ３がオンになり、その結果、第１電圧ＶＤＤを利用して第１ノードＱ１を充電できる。任意選択的に、第１ノードＱ１での電圧レベルは、少なくとも１０％以内の誤差で第１電圧ＶＤＤのレベルまで充電される。第４トランジスタＭ４は、第４ノードＮに連結されるゲート端子と、第１電圧ＶＤＤを受信するように構成される第１端子と、第２ノードＱ２に連結される第２端子とを有する。例えば、第４ノードＮが高電圧レベルに設定される時、第４トランジスタＭ４がオンになり、その結果、第１電圧ＶＤＤを利用して第２ノードＱ２を充電できる。

図５Ａを参照すると、一具体的な実施形態において、ブランク入力サブユニット３００Ａは、第１電圧ＶＤＤを受信するように構成される第１端子を有する第２トランジスタＭ２と、第１伝送信号ＴＳ１を受信するように構成されるゲート端子を有する第３トランジスタＭ３と、第２伝送信号ＴＳ２を受信するように構成されるゲート端子を有する第４トランジスタＭ４とを含む。第３トランジスタＭ３は、第４ノードＮに連結される第１端子を更に有し、第４トランジスタＭ４は、第４ノードＮに連結される第１端子を更に有する。フレームの表示期間において、第１ノードＱ１を充電する必要がある時、オプションとして、第１伝送信号ＴＳ１に高電圧を供給して、第３トランジスタＭ３をオンにしてもよい。したがって、高電圧レベルの第１電圧ＶＤＤは、第２トランジスタＭ２、第４ノードＮ及び第３トランジスタＭ３を通過して第１ノードＱ１を充電できる。フレームのブランク期間において、第２ノードＱ２を充電する必要がある時、オプションとして、第２伝送信号ＴＳ２に高電圧を供給して、第４トランジスタＭ４を導通状態にしてもよく、その結果、高電圧レベルの第１電圧ＶＤＤは、第２トランジスタＭ２、第４ノードＮ及び第４トランジスタＭ４を通過して第２ノードＱ２を充電できる。

図５Ｂを参照すると、別の具体的な実施形態において、ブランク入力サブユニット３００Ｂは、第３トランジスタＭ３と、第４トランジスタＭ４とを含む。第３トランジスタＭ３及び第４トランジスタＭ４は、ぞれぞれ、ゲート端子が第１クロック信号ＣＬＫＡを受信するように構成される。言い換えれば、ＴＳ１＝ＴＳ２＝ＣＬＫＡである。例えば、フレームのブランク期間において、第１クロック信号ＣＬＫＡに高電圧レベルが提供される時、第３トランジスタＭ３及び第４トランジスタＭ４が同時にオンになり、高電圧レベルの第１電圧ＶＤＤは、第１ノードＱ１と第２ノードＱ２とを同時に充電できる。

図５Ｃを参照すると、また別の具体的な実施形態において、ブランク入力サブユニット３００Ｃは、第１クロック信号ＣＬＫＡを受信するように構成される第１端子を有する第２トランジスタＭ２を含む。第３トランジスタＭ３及び第４トランジスタＭ４は、それぞれ、ゲート端子が第２トランジスタＭ２の第１端子に接続されて第１クロック信号ＣＬＫＡを受信するように構成される。したがって、図５Ｃにおける第２トランジスタＭ２の第１端子は、第１端子が常に高電圧レベルの第１電圧ＶＤＤに連結される図５Ｂにおける第２トランジスタＭ２に比べて、より短い時間で、高電圧レベルに設定できる。したがって、図５Ｃにおける第２トランジスタＭ２は、より長い寿命を持ち、シフトレジスタユニットの安定性を確保できる。

図５Ｄを参照すると、さらに別の具体的な実施形態において、ブランク入力サブユニット３００Ｄは、図５Ｃに示される回路に加えて、第１カップリングキャパシタＣＳＴ１を更に含む。カップリングキャパシタＣＳＴ１は、第１クロック信号ＣＬＫＡを受信するように構成される第１端子と、第３ノードＨに連結される第２端子とを有する。第１クロック信号ＣＬＫＡが低電圧レベルから高電圧レベルに変更される時、第１クロック信号ＣＬＫＡは、第１カップリングキャパシタＣＳＴ１のカップリング効果によって、第３ノードＨでの電圧レベルを引き上げて、第３ノードＨの電圧レベルをさらに高く押し上げることができ、第２トランジスタＭ２が十分にオンになることを保証する。

図５Ｅを参照すると、さらに別の具体的な実施形態において、ブランク入力サブユニット３００Ｅは、図５Ｄに示される回路に加えて、第２カップリングキャパシタＣＳＴ２を更に含む。第２カップリングキャパシタＣＳＴ２は、第３ノードＨに連結される第１端子と、第４ノードＮに連結される第２端子とを有する。第１クロック信号ＣＬＫＡが低電圧レベルから高電圧レベルに変更される時、第２トランジスタＭ２がオンになると、高電圧レベルの第１クロック信号ＣＬＫＡは第２トランジスタＭ２を介して第４ノードＮに渡され得る。第２カップリングキャパシタＣＳＴ２の第２端子での前記電圧レベルは引き上げられる。カップリングキャパシタのブートストラップ効果により、第３ノードＨでの電圧レベルをさらに高く押し上げて、第２トランジスタＭ２が十分にオンになることを保証する。

図５Ｆを参照すると、また別の具体的な実施形態において、ブランク入力サブユニット３００Ｆは、図５Ｅに示される回路に加えて、第４２トランジスタＭ４２を更に含む。第４２トランジスタＭ４２は、第３ノードＨに連結されるゲート端子と、第１クロック信号ＣＬＫＡを受信するように構成される第１端子と、第１カップリングキャパシタＣＳＴ１の第１端子に連結される第２端子とを有する。第３ノードＨが高電圧レベルに設定される時、第４２トランジスタＭ４２はオンになる。そして、第１クロック信号ＣＬＫＡは、第１カップリングキャパシタＣＳＴ１のカップリング効果により、第３ノードＨを引き上げることができ、第３ノードＨがさらに高い電圧レベルに押し上げられ、第２トランジスタＭ２が十分にオンになることを保証する。

図６は、本開示の実施形態に係る漏れ防止構造を含むブランク入力サブユニットの回路図である。図６を参照すると、代替の実施形態において、ブランク入力サブユニット３００’は、図５Ｅに示される回路に加えて、第４３トランジスタＭ４３、トランジスタＭ１_ｂ、Ｍ３_ｂ及びＭ４_ｂを更に含む。第４３トランジスタＭ４３は、第３ノードＨに連結されるゲート端子と、第６電圧ＶＢを受信するように構成される第１端子と、第１トランジスタＭ１の第２端子に連結される第２端子とを有する。トランジスタＭ１_ｂは、前記選択制御信号ＯＥを受信するように構成されるゲート端子と、第１トランジスタＭ１の第２端子に連結される第１端子と、第３ノードＨに連結される第２端子とを有する。トランジスタＭ３_ｂ及びトランジスタＭ４_ｂは、共に、ゲート端子が第１クロック信号ＣＬＫＡを受信するように構成される。トランジスタＭ３_ｂ及びトランジスタＭ４_ｂは、共に、第１端子が第７ノードＯＦ連結される。トランジスタＭ３_ｂは、第１ノードＱ１に連結される第２端子を更に有し、トランジスタＭ４_ｂは、第２ノードＱ２に連結される第２端子を更に有する。

第４３トランジスタＭ４３及びトランジスタＭ１_ｂを組み合わせて、第３ノードＨでの漏電を防止する漏れ防止機能を提供する。トランジスタＭ３_ｂは、第１ノードＱ１での漏電を防止することもできる。トランジスタＭ４_ｂは、第２ノードＱ２での漏電を防止することもできる。任意選択的に、第６電圧ＶＢは高電圧レベルに設定される。任意選択的に、該ブランク入力サブユニットで実現される漏れ防止機能及び第７ノードＯＦとの関連性についてのより多くの詳細は以下の明細書で説明することにする。任意選択的に、図４、図５Ａ〜図５Ｆ及び図６に示されるブランク入力サブユニットで使用されるトランジスタはいずれもＮ型トランジスタである場合を例としている。

図７は、本開示のまた別の実施形態に係るシフトレジスタユニットのブロック図である。図７を参照すると、シフトレジスタユニット１０Ｂは、図２に示される回路に加えて、第１制御回路１３０と、第１リセット回路１４０と、第２リセット回路１５０と、シフトレジスタ出力端子ＣＲＴと、第１出力端子ＯＰ１とを含む。シフトレジスタ出力端子ＣＲＴは、シフトレジスタ信号ＣＲを出力するように設けられる。第１出力端子ＯＰ１は、第１出力信号ＯＵＴ１を出力するように設けられる。

第１制御回路１１３０は、第１ノードＱ１での電圧レベル及び第２電圧ＶＤＤ_Ａに応答して第５ノードの電圧レベルＱＢ_Ａを制御するように構成される。例えば、第１制御回路１３０は、第１ノードＱ１及び第５ノードＱＢ_Ａに接続され、且つ第２電圧ＶＤＤ_Ａ及び第４電圧ＶＧＬ１を受信するように構成される。第１ノードＱ１が高電圧レベルに設定される時（１０％の誤差を許容）、第１制御回路１３０は低電圧レベルの第４電圧ＶＧＬ１を利用して第５ノードの電圧レベルＱＢ_Ａを低電圧レベルに引き下げることができる。任意選択的に、第１ノードＱ１が低電圧レベルに設定される時（１０％の誤差を許容）、第１制御回路１３０は、第５ノードの電圧レベルＱＢ_Ａを高電圧レベルに引き上げるように、高電圧レベルの第２電圧ＶＤＤ_Ａを利用して第５ノードＱＢ_Ａを充電できる。

第１リセット回路１４０は、第５ノードＱＢ_Ａでの電圧レベルに応答して第１ノードＱ１、シフトレジスタ出力端子ＣＲＴ及び第１出力端子ＯＰ１での電圧レベルをリセットするように構成される。第１リセット回路１４０は、それぞれ第１ノードＱ１、第５ノードＱＢ_Ａ、シフトレジスタ出力端子ＣＲＴ及び第１出力端子ＯＰ１に接続され、且つ第４電圧ＶＧＬ１及び第５電圧ＶＧＬ２を受信するように構成される。第１リセット回路１４０が第５ノードでの電圧レベルＱＢ_Ａによってオンになる時、第４電圧ＶＧＬ１（低電圧レベルの）を利用して第１ノードの電圧レベルＱ１及びシフトレジスタ出力端子ＣＲＴを低電圧レベルに引き下げ又はリセットすることができる。同時に、第５電圧ＶＧＬ２（同じく低電圧レベルの）を利用して第１出力端子ＯＰ１の電圧レベルを低電圧レベルに引き下げ又はリセットすることもできる。任意選択的に、第１リセット回路１４０は、第４電圧ＶＧＬ１を利用して第１出力端子ＯＰ１の電圧レベルを低電圧レベルに引き下げ又はリセットすることもできる。

第２リセット回路１５０は、第６ノードＱＢ_Ｂでの電圧レベルに応答して第１ノードＱ１、シフトレジスタ出力端子ＣＲＴ及び第１出力端子ＯＰ１の電圧レベルをリセットするように構成される。図７を参照すると、第２リセット回路１５０は、それぞれ第１ノードＱ１、第６ノードＱＢ_Ｂ、シフトレジスタ出力端子ＣＲＴ及び第１出力端子ＯＰ１に接続され、且つ第４電圧ＶＧＬ１及び第５電圧ＶＧＬ２を受信するように構成される。第２リセット回路１５０は、第６ノードＱＢ_Ｂでの電圧レベルによってオンになる時、オプションとして、第４電圧ＶＧＬ１（低電圧レベルの）を利用して第１ノードＱ１及びシフトレジスタ出力端子ＣＲＴでの電圧レベルを低電圧レベルに引き下げ又はリセットすることができる。同時に、オプションとして、第５電圧ＶＧＬ２（低電圧レベルの）を利用して第１出力端子ＯＰ１の電圧レベルを低電圧レベルに引き下げ又はリセットすることができる。

図７を参照すると、第２サブユニット２００Ｂは、第２制御回路２３０と、第３リセット回路２４０と、第４リセット回路２５０と、第２出力端子ＯＰ２とを更に含む。第２出力端子ＯＰ２は、第２出力信号ＯＵＴ２を出力するように構成される。

第２制御回路２３０は、第２ノードＱ２での電圧レベル及び第３電圧ＶＤＤ_Ｂに応答して第６ノードＱＢ-Ｂの電圧レベルを制御するように構成される。図７を参照すると、第２制御回路２３０は、第２ノードＱ２及び第６ノードＱＢ_Ｂに接続され、且つ第３電圧ＶＤＤ_Ｂ及び第４電圧ＶＧＬ１を受信するように構成される。第２ノードＱ２が高電圧レベルに設定された時、第２制御回路２３０は低電圧レベルの第４電圧ＶＧＬ１を利用して第６ノードＱＢ_Ｂの電圧レベルを低電圧レベルに引き下げることができる。第２ノードＱ２が低電圧レベルに設定される時、第２制御回路２３０は、また、第６ノードＱＢ_Ｂの電圧レベルを引き上げるように、第３電圧ＶＤＤ_Ｂ（高電圧レベルの）を利用して第６ノードＱＢ_Ｂを充電できる。

第３リセット回路２４０は、第６ノードＱＢ_Ｂでの電圧レベルに応答して第２ノードＱ２及び第２出力端子ＯＰ２を低電圧レベルにリセットするように構成される。例えば、第３リセット回路２４０は、第２ノードＱ２、第６ノードＱＢ_Ｂ及び第２出力端子ＯＰ２に接続され、且つ第４電圧ＶＧＬ１及び第５電圧ＶＧＬ２を受信するように構成される。第３リセット回路２４０が第６ノードＱＢ_Ｂでの電圧レベルによってオンになる時、オプションとして、第４電圧ＶＧＬ１を利用して第２ノードＱ２での電圧レベルを低電圧レベルに引き下げることができる。同時に、オプションとして、第５電圧ＶＧＬ２を利用して第２出力端子ＯＰ２での電圧レベルを引き下げしても良い。任意選択的に、第４電圧ＶＧＬ１を利用して第２出力端子ＯＰ２を低電圧レベル引き下げ又はリセットしても良い。

第４リセット回路２５０は、第５ノードＱＢ_Ａでの電圧レベルに応答して第２ノードＱ２及び第２出力端子ＯＰ２をリセットをするように構成される。例えば、第４リセット回路２５０は、第２ノードＱ２、第５ノードＱＢ_Ａ及び第２出力端子ＯＰ２に接続され、且つ第４電圧ＶＧＬ１及び第５電圧ＶＧＬ２を受信するように構成される。第４リセット回路２５０が第５ノードＱＢ_Ａでの電圧レベルによってオンになる時、オプションとして、（低電圧レベルの）第４電圧ＶＧＬ１を利用して第２ノードＱ２を低電圧レベルに引き下げ又はリセットすることができる。同時に、オプションとして、第５電圧ＶＧＬ２（低電圧レベルの）を利用して第２出力端子ＯＰ２を低電圧レベルに引き下げ又はリセットしても良い。

任意選択的に、第２電圧ＶＤＤ_Ａと第３電圧ＶＤＤ_Ｂとは２つの逆位相電圧信号として設定でき、即ち、第２電圧ＶＤＤ_Ａに高電圧レベルが付与される場合、第３電圧ＶＤＤ_Ｂに低電圧レベルが付与され、第２電圧ＶＤＤ_Ａが低電圧レベルである場合、第３電圧ＶＤＤ_Ｂは高電圧レベルであってよい。このように設定することで、第１制御回路１３０及び第２制御回路２３０は、一度に一方の回路のみを作動モードとすることができる。これにより、長時間の作動による回路の機能的ドリフトを回避し、回路の安定性を向上できる。

図７を参照すると、シフトレジスタユニット１０Ｂのブランク入力サブユニット３００は、共通リセット回路３４０を更に含む。共通リセット回路３４０は、それぞれ第４ノードＮ、第５ノードＱＢ_Ａ及び第６ノードＱＢ_Ｂに接続され、且つ第５ノードＱＢ_Ａ又は第６ノードＱＢ_Ｂでの電圧レベルに応答して第４ノードＮの電圧レベルをリセットするように構成される。例えば、共通リセット回路３４０は、第４電圧ＶＧＬ１を受信するように構成され得る。共通リセット回路３４０が第５ノードＱＢ_Ａ又は第６ノードＱＢ_Ｂの電圧レベルによってオンになる時、第４電圧ＶＧＬ１を利用して第４ノードＮを低電圧レベルに引き下げ又はリセットすることができる。前記ブランク入力サブユニットに共通リセット回路３４０を設置することで、第４ノードＮでの電圧レベルをより良く制御できる。第１ノードＱ１又は第２ノードＱ２を充電する必要がない時、第４ノードＮを低電圧レベルに設定して、第１伝送回路３２０及び第２伝送回路３３０をオフにできる。したがって、第１電圧ＶＤＤからの高電圧レベルが第１ノードＱ１及び第２ノードＱ２を充電するのを防止する。このようにして、異常な信号出力を回避し、回路の安定性を向上できる。

図８は、本開示のさらに別の実施形態に係るシフトレジスタユニットのブロック図である。図８を参照すると、シフトレジスタユニット１０Ｃは、図７に示される回路に加えて、第３制御回路１６０と第４制御回路１７０とを更に含む、第１サブユニット１００を備える。第３制御回路１６０は、第１クロック信号ＣＬＫＡに応答して第５ノードＱＢ_Ａの電圧レベルを制御するように構成される。第４制御回路１７０は、第１入力信号ＳＴＵ１に応答して第５ノードＱＢ_Ａの電圧レベルを制御するように構成される。

一実施形態において、第３制御回路１６０は、第５ノードＱＢ_Ａに接続され、且つ第１クロック信号ＣＬＫＡ及び第４電圧ＶＧＬ１を受信するように構成される。例えば、フレームの表示期間において、第３制御回路１６０は第１クロック信号ＣＬＫＡに応答してオンになり、その結果、第４電圧ＶＧＬ１を利用して第５ノードＱＢ_Ａを低電圧レベルに引き下げることができる。別の実施形態において、第３制御回路１６０は、また、第３ノードＨにも接続される。フレームのブランク期間において、第３ノードＨが高電圧レベルに設定され、第１クロック信号ＣＬＫＡに高電圧レベルが提供される場合、第３制御回路１６０がオンになり、その結果、低電圧レベルの第４電圧ＶＧＬ１を利用して第５ノードＱＢ_Ａを低電圧レベルに引き下げることができる。

第４制御回路１７０は、第５ノードＱＢ_Ａに接続され、且つ第１入力信号ＳＴＵ１及び第４電圧ＶＧＬ１を受信するように構成される。例えば、フレームの表示期間において、第４制御回路１７０は第１入力信号ＳＴＵ１に応答してオンになり、第４電圧ＶＧＬ１を利用して第５ノードＱＢ_Ａを低電圧レベルに引き下げることができる。第５ノードＱＢ_Ａが低電圧レベルに引き下げられると、第５ノードＱＢ_Ａが第１ノードＱ１へ与える影響を回避でき、その結果、表示期間中の第１ノードＱ１への充電がより十分になる。

図８を参照すると、第２サブユニット２００は、図７に示される回路に加えて、第５制御回路２６０と、第６制御回路２７０とを更に含む。第５制御回路２６０は、第１クロック信号ＣＬＫＡに応答して第６ノードＱＢ_Ｂの電圧レベルを制御するように構成される。第６制御回路２７０は、第１入力信号ＳＴＵ１に応答して第６ノードＱＢ_Ｂの電圧レベルを制御するように構成される。

一実施形態において、第５制御回路２６０は、第６ノードＱＢ_Ｂに接続され、且つ第１クロック信号ＣＬＫＡ及び第５電圧ＶＧＬ１を受信するように構成される。例えば、フレームのブランク期間において、第５制御回路２６０は第１クロック信号ＣＬＫＡに応答してオンになり得る。したがって、低電圧レベルの第４電圧ＶＬＧ１を利用して第６ノードＱＢ_Ｂでの電圧レベルを引き下げることができる。別の実施形態において、第５制御回路２６０は、また、第３ノードＨにも接続される。例えば、フレームのブランク期間において、第３ノードＨが高電圧レベルに設定され、第１クロック信号ＣＬＫＡに高電圧レベルが提供される場合、第５制御回路２６０がオンになり、その結果、第４電圧ＶＧＬ１を利用して第６ノードＱＢ_Ｂを低電圧レベルに引き下げることができる。

第６制御回路２７０は、第６ノードＱＢ_Ｂに接続され、且つ第１入力信号ＳＴＵ１及び第４電圧ＶＧＬ１を受信するように構成される。例えば、フレームの表示期間において、第６制御回路２７０は第１入力信号ＳＴＵ１に応答してオンになる。低電圧レベルの第４電圧ＶＧＬ１を利用して、第６ノードＱＢ_Ｂを引き下げることができる。第６ノードＱＢ_Ｂを低電圧レベルに引き下げて、第６ノードＱＢ_Ｂが第２ノードＱ２へ与える影響を防止し、その結果、表示期間中の第２ノードＱ２の充電がより十分になる。

図８を参照すると、第１サブユニット１００Ｃは、第５リセット回路１８０と、第６リセット回路１９０とを更に含む。第５リセット回路１８０は、表示リセット信号ＳＴＤに応答して第１ノードＱ１をリセットするように構成される。第６リセット回路１９０は、フルスケールリセット信号ＴＲＳＴに応答して第１ノードＱ１をリセットするように構成される。

一実施形態において、第５リセット回路１８０は、第１ノードＱ１に接続され、且つ表示リセット信号ＳＴＤ及び第４電圧ＶＧＬ１を受信するように構成される。フレームの表示期間において、第５リセット回路１８０が表示リセット信号ＳＴＤに応答してオンになり、その結果、低電圧レベルの第４電圧ＶＧＬ１を利用して第１ノードＱ１を引き下げ又はリセットすることができる。例えば、複数のシフトレジスタユニット１０Ｃがカスケード接続されて多段ゲート駆動回路を形成する場合、一段のシフトレジスタユニット１０Ｃは、他の段のシフトレジスタユニットから出力されるシフトレジスタ信号ＣＲを、表示リセット信号ＳＴＤとして受信できる。

一実施形態において、第６リセット回路１９０は、第１ノードＱ１に接続され、且つフルスケールリセット信号ＴＲＳＴ及び第４電圧ＶＧＬ１を受信するように構成される。複数のシフトレジスタユニット１０Ｃがカスケード接続されて多段ゲート駆動回路を形成する場合、フレームの表示期間において、各段のシフトレジスタユニット１０Ｃにおける第６リセット回路１９０は、フルスケールリセット信号ＴＲＳＴに応答してオンになる。したがって、低電圧レベルの第４電圧ＶＧＬ１を利用してそれぞれの段のシフトレジスタユニット１０Ｃの第１ノードＱ１を引き下げ又はリセットすることができ、その結果、該ゲート駆動回路に対するフルスケールリセットを実現する。

図８を参照すると、第２サブユニット２００Ｃは、第７リセット回路２８０と、第８リセット回路２９０とを更に含む。第７リセット回路２８０は、表示リセット信号ＳＴＤに応答して第２ノードＱ２をリセットするように構成される。第８リセット回路２９０は、フルスケールリセット信号ＴＲＳＴに応答して第２ノードＱ２をリセットするように構成される。

一実施形態において、第７リセット回路２８０は、第２ノードＱ２に接続され、且つ表示リセット信号ＳＴＤ及び第４電圧ＶＧＬ１を受信するように構成される。例えば、フレームの表示期間において、第７リセット回路２８０は表示リセット信号ＳＴＤに応答してオンになり、その結果、低電圧レベルの第４電圧ＶＧＬ１を利用して第２ノードＱ２を引き下げ又はリセットすることができる。

一実施形態において、第８リセット回路２９０は、第２ノードＱ２に接続され、且つフルスケールリセット信号ＴＲＳＴ及び第４電圧ＶＧＬ１を受信するように構成される。例えば、複数のシフトレジスタユニット１０Ｃがカスケード接続されて多段ゲート駆動回路を形成する場合、フレームの表示期間において、各段のシフトレジスタユニットにおける第８リセット回路２９０は、フルスケールリセット信号ＴＲＳＴに応答してオンになり得る。したがって、低電圧レベルの第４電圧ＶＧＬ１を利用してそれぞれの段のシフトレジスタユニット１０Ｃにおける第２ノードＱ２を引き下げ又はリセットすることができ、その結果、該ゲート駆動回路に対するフルスケールリセットを実現できる。

図９Ａ及び図９Ｂは、本開示の実施形態に係るシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図である。特に、図９Ａは、第１サブユニット１００とブランク入力サブユニット３００とを含むシフトレジスタユニットの一部を示している。図９Ｂは、第２サブユニット２００と第２伝送回路３３０とを含むシフトレジスタユニットの一部を示している。図９Ａ及び図９Ｂを参照すると、該シフトレジスタユニットは、Ｍ１〜Ｍ４１の多くのトランジスタと、第１キャパシタＣ１と、第２キャパシタＣ２と、第３キャパシタＣ３とを含む。ここで使用される全てのトランジスタは、Ｎ型トランジスタである場合を例としている。図１０Ａ〜図１０Ｃは、本開示の実施形態に係るシフトレジスタユニットの３種類の第１入力回路の回路図である。

一実施形態において、図９Ａを参照すると、第１入力回路１１０は第５トランジスタＭ５を含むことで実現され得る。第５トランジスタＭ５は、第１入力信号ＳＴＵ１を受信するように構成されるゲート端子と、第１電圧ＶＤＤを受信するように構成される第１端子と、第１ノードＱ１に連結される第２端子とを有する。

別の実施形態において、図１０Ａを参照すると、第５トランジスタＭ５は、そのゲート端子及びその第１端子が共に第１入力信号ＳＴＵ１を受信するように構成され、したがって、第１入力信号ＳＴＵ１が高電圧信号である場合、第５トランジスタＭ５が高電圧の第１入力信号ＳＴＵ１を利用して第１ノードＱ１を充電可能にする。

また別の実施形態において、図１０Ｂを参照すると、第１入力回路１１０は、トランジスタＭ５_ｂを更に含む。トランジスタＭ５_ｂは、共に、第５トランジスタＭ５の第２端子に連結されるゲート端子及び第１端子を有する。トランジスタＭ５_ｂは、第１ノードＱ１に連結される第２端子を更に有する。トランジスタＭ５_ｂはダイオード接続方式を使用するため、電流は、トランジスタＭ５_ｂの第１端子から第２端子に流れることしかできず、その逆はできない。したがって、第５トランジスタＭ５を介する第１ノードＱ１からの漏電を防止する。

さらに別の実施形態において、図１０Ｃを参照すると、トランジスタＭ５_ｂは、第５トランジスタＭ５のゲート端子に連結されるゲート端子を有するが、いずれも第１入力信号ＳＴＵ１を受信するように構成される。トランジスタＭ５_ｂは、第７ノードＯＦに連結される第１端子を有する。図１０Ｃに示される第１入力回路１１０は、第１ノードＱ１の漏電を防止する漏れ防止回路構造を採用する。

図９Ａを再度参照すると、第１出力回路１２０は、第６トランジスタＭ６と、第７トランジスタＭ７と、第２キャパシタＣ２とを含むことで実現され得る。第６トランジスタＭ６は、第１ノードＱ１に連結されるゲート端子を有する。第６トランジスタＭ６は、第２クロック信号ＣＬＫＢをシフトレジスタ信号ＣＲとして受信するように構成される第１端子を有する。第６トランジスタＭ６は、シフトレジスタ出力端子ＣＲＴに連結され且つシフトレジスタ信号ＣＲを出力するように構成される第２端子を有する。

第７トランジスタＭ７は、第１ノードＱ１に連結されるゲート端子を有する。第７トランジスタＭ７は、第３クロック信号ＣＬＫＣを第１出力信号ＯＵＴ１として受信するように構成される第１端子を有する。第７トランジスタＭ７は、第１出力端子ＯＰ１に連結され且つ第１出力信号ＯＵＴ１を出力するように構成される第２端子を有する。第２キャパシタＣ２は、第１ノードＱ１に連結される第１端子と、第１出力端子ＯＰ１でもある第７トランジスタＭ７の第２端子に連結される第２端子とを有する。

図９Ｂを再度参照すると、第２入力回路２１０は、第８トランジスタＭ８を含むことで実現され得る。第８トランジスタＭ８は、第１入力信号ＳＴＵ１を受信するように構成されるゲート端子を有する。第８トランジスタＭ８は、第１電圧ＶＤＤを受信するように構成される第１端子を有する。第８トランジスタＭ８は、第２ノードＱ２に連結される第２端子を有する。或いは、第２入力回路２１０は、図１０Ａ〜図１０Ｃに示される類似の回路を採用しても良い。

図９Ｂを参照すると、第２出力回路２２０は、第９トランジスタＭ９と第３キャパシタＣ３とを含むことで実現され得る。第９トランジスタＭ９は、第２ノードＱ２に連結されるゲート端子を有する。第９トランジスタＭ９は、第４クロック信号ＣＬＫＤを第２出力信号ＯＵＴ２として受信するように構成される第１端子を有する。第９トランジスタＭ９は、第２出力端子ＯＰ２に連結され且つ第２出力信号ＯＵＴ２を出力するように構成される第２端子を有する。第３キャパシタＣ３は、第２ノードＱ２に連結される第１端子と、第２出力端子ＯＰ２でもある第９トランジスタＭ９の第２端子に連結される第２端子とを有する。

図９Ａを参照すると、共通リセット回路３４０は、第１０トランジスタＭ１０と、第１１トランジスタＭ１１とを含むことで実現され得る。第１０トランジスタＭ１０は、第５ノードＱＢ_Ａに連結されるゲート端子を有する。第１０トランジスタＭ１０は、第４ノードＮに連結される第１端子を有する。第１０トランジスタＭ１０は、第４電圧ＶＧＬ１を受信するように構成される第２端子を有する。第１１トランジスタＭ１１は、第６ノードＱＢ_Ｂに連結されるゲート端子を有する。第１１トランジスタＭ１１は、第４ノードＮに連結される第１端子を有する。第１１トランジスタＭ１１は、第４電圧ＶＧＬ１を受信するように構成される第２端子を有する。

図９Ａを参照すると、第１制御回路１３０は、第１２トランジスタＭ１２と、第１３トランジスタＭ１３とを含むことで実現され得る。第１２トランジスタＭ１２は、共に、第２電圧ＶＤＤ_Ａを受信するように構成されるゲート端子及び第１端子を有する。第１２トランジスタＭ１２は、第５ノードＱＢ_Ａに連結される第２端子を更に有する。第１３トランジスタＭ１３は、第１ノードＱ１に連結されるゲート端子を有する。第１３トランジスタＭ１３は、第５ノードＱＢ_Ａに連結される第１端子を有する。第１３トランジスタＭ１３は、第４電圧ＶＧＬ１を受信するように構成される第２端子を更に有する。

図９Ａを参照すると、第１リセット回路１４０は、第１４トランジスタＭ１４と、第１５トランジスタＭ１５と、第１６トランジスタＭ１６とを含むことで実現され得る。第２リセット回路１５０は、第１７トランジスタＭ１７と、第１８トランジスタＭ１８と、第１９トランジスタＭ１９とを含むことで実現され得る。

第１４トランジスタＭ１４は、第５ノードＱＢ_Ａに連結されるゲート端子と、第１ノードＱ１に連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第１５トランジスタＭ１５は、第５ノードＱＢ_Ａに連結されるゲート端子と、シフトレジスタ出力端子ＣＲＴに連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第１６トランジスタＭ１６は、第５ノードＱＢ_Ａに連結されるゲート端子と、第１出力端子ＯＰ１に連結される第１端子と、第５電圧ＶＧＬ２を受信するように構成される第２端子とを有する。

第１７トランジスタＭ１７は、第６ノードＱＢ_Ｂに連結されるゲート端子と、第１ノードＱ１に連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第１８トランジスタＭ１８は、第６ノードＱＢ_Ｂに連結されるゲート端子と、シフトレジスタ出力端子ＣＲＴに連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第１９トランジスタＭ１９は、第６ノードＱＢ_Ｂに連結されるゲート端子と、第１出力端子ＯＰ１に連結される第１端子と、第５電圧ＶＧＬ２を受信するように構成される第２端子とを有する。

図９Ｂを再度参照すると、第２制御回路２３０は、第２０トランジスタＭ２０と、第２１トランジスタＭ２１とを含むことで実現され得る。第２０トランジスタＭ２０は、共に、第３電圧ＶＤＤ_Ｂを受信するように構成されるゲート端子及び第１端子を有する。第２０トランジスタＭ２０は、第６ノードＱＢ_Ｂに連結される第２端子を有する。第２１トランジスタＭ２１は、第２ノードＱ２に連結されるゲート端子を有する。第２１トランジスタＭ２１は、第６ノードＱＢ_Ｂに連結される第１端子を有する。第２１トランジスタＭ２１は、第４電圧ＶＧＬ１を受信するように構成される第２端子を更に有する。

図９Ｂを参照すると、第３リセット回路２４０は、第２２トランジスタＭ２２と、第２３トランジスタＭ２３とを含む。第４リセット回路２５０は、第２４トランジスタＭ２４と、第２５トランジスタＭ２５とを含む。

第２２トランジスタＭ２２は、第６ノードＱＢ_Ｂに連結されるゲート端子と、第２ノードＱ２に連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第２３トランジスタＭ２３は、第６ノードＱＢ_Ｂに連結されるゲート端子と、第２出力端子ＯＰ２に連結される第１端子と、第５電圧ＶＧＬ２を受信するように構成される第２端子とを有する。

第２４トランジスタＭ２４は、第５ノードＱＢ_Ａに連結されるゲート端子と、第２ノードＱ２に連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第２５トランジスタＭ２５は、第５ノードＱＢ_Ａに連結されるゲート端子と、第２出力端子ＯＰ２に連結される第１端子と、第５電圧ＶＧＬ２を受信するように構成される第２端子とを有する。

任意選択的に、第２電圧ＶＤＤ_Ａと第３電圧ＶＤＤ_Ｂとは２つの逆位相電圧信号として設定でき、即ち、第２電圧ＶＤＤ_Ａに高電圧レベルが付与される場合、第３電圧ＶＤＤ_Ｂに低電圧レベルが付与され、第２電圧ＶＤＤ_Ａが低電圧レベルである場合、第３電圧ＶＤＤ_Ｂは高電圧レベルであってよい。このように設定することで、第１制御回路１３０と第２制御回路２３０は、一度に一方のみを導通状態とすることができる。したがって、長時間導通状態に設定されることによるトランジスタの性能ドリフトを回避し、回路の安定性を向上できる。

図９Ａ及び図９Ｂ参照すると、第１サブユニット１００に設置される第１制御回路１３０は、第５ノードＱＢ_Ａの電圧レベルを制御するために用いられ、第２サブユニット２００に設置される第２制御回路２３０は、第６ノードＱＢ_Ｂの電圧レベルを制御するために用いられる。このようにして、シフトレジスタユニットにおけるトランジスタの数を減らすことができ、該シフトレジスタユニットを用いる表示装置の額縁のサイズを減少させ、そのＰＰＩを向上させることが可能になる。

図９Ａを参照すると、第３制御回路１６０は、第３２トランジスタＭ３２と、第３３トランジスタＭ３３とを含む。第３２トランジスタＭ３２は、第１クロック信号ＣＬＫＡを受信するように構成されるゲート端子と、第５ノードＱＢ_Ａに連結される第１端子と、第３３トランジスタＭ１３の第１端子に連結される第２端子とを有する。第３３トランジスタＭ３３は、第３ノードＨに連結されるゲート端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第４制御回路１７０は、第３４トランジスタＭ３４を含む。第３４トランジスタＭ３４は、第１入力信号ＳＴＵ１を受信するように構成されるゲート端子と、第５ノードＱＢ_Ａに連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。

図９Ｂを参照すると、第５制御回路２６０は、第３５トランジスタＭ３５と、第３６トランジスタＭ３６とを含む。第３５トランジスタＭ３５は、第１クロック信号ＣＬＫＡを受信するように構成されるゲート端子と、第６ノードＱＢ_Ｂに連結される第１端子と、第３６トランジスタＭ３６の第１端子に連結される第２端子とを有する。第３６トランジスタＭ３６は、第３ノードＨに連結されるゲート端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを更に有する。第６制御回路２７０は、第３７トランジスタＭ３７を含み、第３７トランジスタＭ３７は、第１入力信号ＳＴＵ１を受信するように構成されるゲート端子と、第６ノードＱＢ_Ｂに連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。

図９Ａを参照すると、第５リセット回路１８０は、第３８トランジスタＭ３８を含み、第６リセット回路１９０は、第４０トランジスタＭ４０を含む。第３８トランジスタＭ３８は、表示リセット信号ＳＴＤを受信するように構成されるゲート端子と、第１ノードＱ１に連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第４０トランジスタＭ４０は、フルスケールリセット信号ＴＲＳＴを受信するように構成されるゲート端子と、第１ノードＱ１に連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。

図９Ｂを参照すると、第７リセット回路２８０は、第３９トランジスタＭ３９を含み、第８リセット回路２９０は、第４１トランジスタＭ４１を含む。第３９トランジスタＭ３９は、表示リセット信号ＳＴＤを受信するように構成されるゲート端子と、第２ノードＱ２に連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。第４１トランジスタＭ４１は、フルスケールリセット信号ＴＲＳＴを受信するように構成されるゲート端子と、第２ノードＱ２に連結される第１端子と、第４電圧ＶＧＬ１を受信するように構成される第２端子とを有する。

代替の実施形態において、図１１Ａ及び図１１Ｂは、図９Ａ及び図９Ｂに示されるシフトレジスタユニットとはわずかに異なるシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図である。図１１Ａ及び図１１Ｂを参照すると、第１サブユニット１００は、図９Ａ及び図９Ｂに示される回路に加えて、第３出力端子ＯＰ３を更に含む。第３出力端子ＯＰ３は、第３出力信号ＯＵＴ３を出力するように構成される。第２サブユニット２００は、図９Ａ及び図９Ｂに示される回路に加えて、第４出力信号ＯＵＴ４を出力するように構成される第４出力端子ＯＰ４を更に含む。それにともなって、第１リセット回路１４０及び第２リセット回路１５０は、また、第３出力端子ＯＰ３をリセットするようにも構成される。第３リセット回路２４０及び第４リセット回路２５０は、また、第４出力端子ＯＰ４をリセットするようにも構成される。

図１１Ａを参照すると、第１出力回路１２０は、図９Ａに示される回路に加えて、第２６トランジスタＭ２６と、第４キャパシタＣ４とを更に含む。第２６トランジスタＭ２６は、第１ノードＱ１に連結されるゲート端子と、第５クロック信号ＣＬＫＥを受信するように構成される第１端子と、第３出力端子ＯＰ３に連結される第２端子とを有する。第４キャパシタＣ４は、第１ノードＱ１に連結される第１端子と、第３出力端子ＯＰ３に連結される第２端子とを有する。

一例において、第５クロック信号ＣＬＫＥは、第３クロック信号ＣＬＫＣと同じであるように構成される。別の例において、第５クロック信号ＣＬＫＥは、第３クロック信号ＣＬＫＣと異なるように構成され、その結果、第１出力端子ＯＰ１と第３出力端子ＯＰ３とが異なる信号を出力できるようなり、複数の異なる駆動信号を提供するシフトレジスタユニットの多様性が強化される。

図１１Ａにおける第１リセット回路１４０は、第２７トランジスタＭ２７を更に含み、第２７トランジスタＭ２７は、第５ノードＱＢ_Ａに連結されるゲート端子と、第３出力端子ＯＰ３に連結される第１端子と、第５電圧ＶＧＬ２を受信するように構成される第２端子とを有する。図１１Ａにおける第２リセット回路１５０は、第２８トランジスタＭ２８を更に含み、第２８トランジスタＭ２８は、第６ノードＱＢ_Ｂに連結されるゲート端子と、第３出力端子ＯＰ３に連結される第１端子と、第５電圧ＶＧＬ２を受信するように構成される第２端子とを有する。

図１１Ｂを参照すると、第２出力回路２２０は、図９Ｂの回路に加えて、第２９トランジスタＭ２９と、第５キャパシタＣ５とを更に含む。第２９トランジスタＭ２９は、第２ノードＱ２に連結されるゲート端子と、第６クロック信号ＣＬＫＦを受信するように構成される第１端子と、第４出力端子ＯＰ４に連結される第２端子を有する。第５キャパシタＣ５は、第２ノードＱ２に連結される第１端子と、第４出力端子ＯＰ４に連結される第２端子とを有する。

一実施形態において、第６クロック信号ＣＬＫＦは、第４クロック信号ＣＬＫＤと同じであるように構成される。別の実施形態において、第６クロック信号ＣＬＫＦは、第４クロック信号ＣＬＫＤと異なるように構成され、その結果、第２出力端子ＯＰ２と第４出力端子ＯＰ４とがそれぞれ異なる信号を出力できるようになり、複数の異なる駆動信号を提供するシフトレジスタユニットの多様性が強化される。

図１１Ｂにおける第３リセット回路２４０は、第３０トランジスタＭ３０を更に含み、第３０トランジスタＭ３０は、第６ノードＱＢ_Ｂに連結されるゲート端子と、第４出力端子ＯＰ４に連結される第１端子と、第５電圧ＶＧＬ２を受信するように構成される第２端子とを有する。図１１Ｂにおける第４リセット回路２５０は、第３１トランジスタＭ３１を更に含み、第３１トランジスタＭ３１は、第５ノードＱＢ_Ａに連結されるゲート端子と、第４出力端子ＯＰ４に連結される第１端子と、第５電圧ＶＧＬ２を受信するように構成される第２端子とを有する。

上記のように、本開示の実施形態に係るシフトレジスタユニット１０（又は１０Ａ、１０Ｂ、１０Ｃ）では、第１キャパシタＣ１によって第３ノードＨでの電圧レベルを維持できる。第２キャパシタＣ２及び第４キャパシタＣ４によって第１ノードＱ１での電圧レベルを維持できる（少なくとも１０％以内の誤差）。第３キャパシタＣ３及び第５キャパシタＣ５によって第２ノードＱ２での電圧レベルを維持できる。第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第４キャパシタＣ４及び第５キャパシタＣ５は、薄膜プロセスによって製造されたキャパシタ素子であってよく、例えば、専門キャパシタ電極を製造してキャパシタ素子を実現し得る。電極は、金属層、半導体層（例えば、ドープされたポリシリコン）等によって実現でき、或いは、いくつかの例において、回路ルーティングパラメータを設計することで、第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第４キャパシタＣ４及び第５キャパシタＣ５が各種の素子の間の寄生容量によって実現されても良い。第１キャパシタＣ１、第２キャパシタＣ２、第３キャパシタＣ３、第４キャパシタＣ４及び第５キャパシタＣ５の接続方式は、上記の方式に限定されない。電荷の蓄積を第３ノードＨ、第１ノードＱ１及び第２ノードＱ２の電圧レベルに書き込むことができれば、他の適切な接続方式であってもよい。

第１ノードＱ１、第２ノードＱ２又は第３ノードＨが高電圧レベルに維持される場合、いくつかのトランジスタ（第１トランジスタＭ１、第１４トランジスタＭ１４、第１７トランジスタＭ１７、第３８トランジスタＭ３８、第４０トランジスタＭ４０、第２２トランジスタＭ２２、第２４トランジスタＭ２４、第３９トランジスタＭ３９及び第４１トランジスタＭ４１等）は、それぞれ第１端子が第１ノードＱ１、第２ノードＱ２又は第３ノードＨに連結され、第２端子は低電圧レベルに連結される。これらのトランジスタのゲート端子はターンオフ信号を受信するが、第１端子と第２端子間の電圧レベルの差により、依然として第１端子と第２端子間において漏電する可能性がある。該漏電問題により、第１ノードＱ１、第２ノードＱ２又は第３ノードＨでそれぞれ電圧レベルを維持する安定性が低下する。

図１２Ａ〜図１２Ｃは、本開示のいくつかの実施形態に係る漏れ防止回路構造を備えるシフトレジスタユニットの回路図である。図１２Ａ及び図１２Ｂを参照すると、前記シフトレジスタユニットは、共通漏れ防止回路と、第１漏れ防止回路と、第２漏れ防止回路とを更に含む。特に、前記共通漏れ防止回路は、第１ノードＱ１及び第７ノードＯＦに電気的に接続され、且つ第１ノードＱ１の電圧レベルに応答して第７ノードＯＦの電圧レベルを制御するように構成される。前記第１漏れ防止回路は、第７ノードＯＦ、第１リセット回路１４０、第２リセット回路１５０、第５リセット回路１８０及び第６リセット回路１９０に接続され、且つ第７ノードＯＦの電圧レベルに応答して第１ノードＱ１での漏電を防止するように構成される。前記第２漏れ防止回路は、第７ノードＯＦ、第３リセット回路２４０、第４リセット回路２５０、第７リセット回路２８０及び第８リセット回路２９０に接続され、且つ第７ノードＯＦでの電圧レベルに応答して第２ノードＱ２での漏電を防止するように構成される。

例えば、図１２Ａ及び図１２Ｂに示されるように、前記共通漏れ防止回路は、第４４トランジスタＭ４４を含み、第４４トランジスタＭ４４は、第１ノードＱ１に連結されるゲート端子と、第６電圧ＶＢを受信するように構成される第１端子と、第７ノードＯＦに連結される第２端子とを有する。前記第１漏れ防止回路は、トランジスタＭ１４_ｂと、Ｍ１７_ｂと、Ｍ３８_ｂと、Ｍ４０_ｂとを含む。前記第２漏れ防止回路は、トランジスタＭ２２_ｂと、Ｍ２４_ｂと、Ｍ３９_ｂと、Ｍ４１_ｂとを含む。

さらに、図１２Ａを参照すると、第３ノードＨからの漏電を防止するために、第４３トランジスタＭ４３及びトランジスタＭ１_ｂが回路に追加されている。トランジスタＭ１_ｂは、第１トランジスタＭ１のゲート連結されるゲート端子を有する。トランジスタＭ１_ｂは、第４３トランジスタＭ４３の第２端子に連結される第１端子を有する。トランジスタＭ１_ｂは、第３ノードＨに連結される第２端子を有する。第４３トランジスタＭ４３は、第３ノードＨに連結されるゲート端子を有する。第４３トランジスタＭ４３は、第６電圧ＶＢ（高電圧）を受信するように構成される第１端子を有する。第３ノードＨに高電圧レベルが付与される時、第４３トランジスタＭ４３がオンになり、その結果、高電圧レベルの第６電圧ＶＢをトランジスタＭ１_ｂの第１端子に入力でき、トランジスタＭ１_ｂの第１端子と第２端子が両方とも高電圧レベルにあるようにし、第３ノードＨの電荷がトランジスタＭ１_ｂを通って漏れるのを防止する。この時、トランジスタＭ１_ｂのゲート端子は、第１トランジスタＭ１のゲート端子に連結される。第１トランジスタＭ１とトランジスタＭ１_ｂの組み合わせは、第１トランジスタＭ１と同じ機能を実現すると同時に、漏電を防ぐことができる。

同様に、図１２Ａに示されるように、トランジスタＭ１４_ｂ、Ｍ１７_ｂ、Ｍ３８_ｂ及びＭ４０_ｂは、第７ノードＯＦを介して第４４トランジスタＭ４４と接続され、第１ノードＱ１からの漏電を防止する漏れ防止機能をそれぞれ実現できる。図１２Ｂに示されるように、トランジスタＭ２２_ｂ、Ｍ２４_ｂ、Ｍ３９_ｂ及びＭ４１_ｂも、第７ノードＯＦを介して第４４トランジスタＭ４４と接続され、第２ノードＱ２からの漏電を防止する漏れ防止機能をそれぞれ実現できる。図１２Ａ及び図１２Ｂを参照すると、第１漏れ防止回路と第２漏れ防止回路とは一つの第４４トランジスタＭ４４を共有しており、トランジスタの数を節約し、額縁のサイズを減少させ、表示装置のＰＰＩを向上させる。

図１２Ｃに示される代替の実施形態において、該シフトレジスタユニットの第２サブユニット関連付けられた第２漏れ防止回路（トランジスタＭ２２_ｂ、Ｍ２４_ｂ、Ｍ３９_ｂ及びＭ４１_ｂ）は、該シフトレジスタユニットの第１サブユニットと共有される第７ノードＯＦに接続されていない。代わりに、ここで言及されている第２漏れ防止回路は、別個の第４５トランジスタＭ４５に共通に接続される単独の第８ノードと連結されて漏れ防止構造を形成するように設定される。

同様に、図６に示されるように、第３トランジスタＭ３及び第４トランジスタＭ４の場合、２つの異なるトランジスタＭ３_ｂとＭ４_ｂと設置して漏れ防止構造を実現できる。特に、トランジスタＭ３_ｂ及びＭ４_ｂは、それらのゲート端子が第１クロック信号ＣＬＫＡを受信するように構成され、それらの第１端子が第７ノードＯＦに連結されて、図１２Ａの第４４トランジスタＭ４４と接続して漏れ防止構造を確立する。この漏れ防止構造は、第１ノードＱ１と第２ノードＱ２との両方からの漏電を防止できる。

同様に、図１０Ｃに示されるように、第５トランジスタＭ５の場合、トランジスタＭ５_ｂを追加して漏れ防止構造を設置し得る。特に、トランジスタＭ５_ｂのゲート端子は、第１入力信号ＳＴＵ１を受信するように構成され、トランジスタＭ５_ｂの第１端子は、第７ノードＯＦに連結されて、図１２Ａの第４４トランジスタＭ４４との接続を確立する。該漏れ防止構造は、第１ノードＱ１からの漏電を防止できる。

代替の実施形態において、表示パネルのサブピクセルユニットにおける走査トランジスタ及び感知トランジスタは、Ｐ型トランジスタとして選択されても良い。この場合、図１３Ａ及び図１３Ｂは、本開示のまた別の実施形態に係るシフトレジスタユニットのそれぞれの第１サブユニット及び第２サブユニットの回路図を示している。図１３Ａ及び図１３Ｂに示されるシフトレジスタユニットは、カスケード接続されてゲート駆動回路を形成する複数のユニットのうち一つとして用いられ、表示走査及び外部補償を駆動するために該表示パネルに実装され得る。

本開示の実施形態で使用されるトランジスタは、いずれも薄膜トランジスタ又は電界効果トランジスタ又は同じ特性を有する他のスイッチング素子であり得る。本開示の実施形態では、薄膜トランジスタを例として説明する。ここで使用されるトランジスタのソース及びドレインは構造的に対称的であり得るため、ソースとドレインとは構造的に区別不可能なものであり得る。本開示の実施形態において、ゲート端子を除くトランジスタの２つの端子を区別するために、２つの端子のうちの一方は第１端子と称され、他方は第２端子と称される。また、トランジスタは、トランジスタの特性によってＮ型トランジスタとＰ型トランジスタとに分けられる。トランジスタがＰ型トランジスタである場合、ターンオン電圧は、低電圧（例えば、０Ｖ、−５Ｖ、−１０Ｖ又は他の適切な電圧）であり、ターンオフ電圧は、高電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）である。トランジスタがＮ型トランジスタである場合、ターンオン電圧は、高電圧（例えば、５Ｖ、１０Ｖ又は他の適切な電圧）であり、ターンオフ電圧は、低電圧（例えば、０Ｖ、−５Ｖ、−１０Ｖ又は他の適切な電圧）である。

別の側面において、本開示は、複数のシフトレジスタユニットを多段直列にカスケード接続することで製作されたゲート駆動回路を提供する。図１４は、本開示の実施形態に係るゲート駆動回路の概略図を示している。図１４を参照すると、ゲート駆動回路２０は、多段のシフトレジスタユニット１０を含む。ここで、複数のシフトレジスタユニットの各々は、実質的に、本明細書全体にわたって本明細に記載されるシフトレジスタユニット１０である。図１４におけるＡ１、Ａ２、Ａ３、Ａ４、Ａ５及びＡ６の表記は、それぞれシフトレジスタユニット１０のサブユニットを表す。例えば、Ａ１、Ａ３及びＡ５は、それぞれ３つのシフトレジスタユニットの３つの第１サブユニットを表し、Ａ２、Ａ４及びＡ６は、それぞれ３つのシフトレジスタユニットの３つの第２サブユニットを表す。

図１４を参照すると、各々のシフトレジスタユニット１０は、第１サブユニットと、第２サブユニットとを含み、それぞれ第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を出力する。ゲート駆動回路２０が表示パネルを駆動するように適用される場合、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２は、個別に表示パネルの１行のサブピクセルユニットを駆動できる。例えば、Ａ１、Ａ２、Ａ３、Ａ４、Ａ５及びＡ６は、それぞれ表示パネルにおける第１行、第２行、第３行、第４行、第５行及び第６行のサブピクセルユニットを駆動できる。

本開示のゲート駆動回路２０は、ブランク入力サブユニットを共有して、該ゲート駆動回路を用いる表示装置の額縁のサイズを減少させ、表示装置のＰＰＩを向上させる。同時に、ゲート駆動回路は、ランダムに選択される行のサブピクセルユニットにおける駆動トランジスタに外部補償を提供し、表示パネル上の仮想走査線の暴露及び行ごとの順次補償によって引き起こされる輝度の不均一さを回避する。

図１４を参照すると、多段のシフトレジスタユニット１０によりカスケード接続されたゲート駆動回路２０は、第１サブクロック信号線ＣＬＫ_１と、第２サブクロック信号線ＣＬＫ_２と、第３サブクロック信号線ＣＬＫ_３とを含む。第（３ｎ-２）段のシフトレジスタユニットは、第１サブクロック信号線ＣＬＫ_１に接続されて、第（３ｎ-２）段のシフトレジスタユニットは、第２クロック信号ＣＬＫＢを受信する第１サブユニットを有する。第（３ｎ-１）段のシフトレジスタユニットは、第２サブクロック信号線ＣＬＫ_２に接続されて第（３ｎ-１）段のシフトレジスタユニットの第２クロック信号ＣＬＫＢを受信する第１サブユニットを有する。第３ｎ段のシフトレジスタユニットは、第３サブクロック信号線ＣＬＫ_３に接続されて第３ｎ段のシフトレジスタユニットの第２クロック信号ＣＬＫＢを受信する第１サブユニットを有する。ここで、ｎは、正の整数である。示されるように、オプションとして、ゲート駆動回路のカスケード接続された一メンバーとして機能する各段のシフトレジスタユニットのそれぞれの第１サブユニットに第２クロック信号ＣＬＫＢを提供し得る。第２クロック信号ＣＬＫＢは、表示パネルを通じてシフト走査を駆動するために出力されるシフトレジスタ信号ＣＲとして使用され得る。

図１４を参照すると、ゲート駆動回路２０は、第４サブクロック信号線ＣＬＫ_４と、第５サブクロック信号線ＣＬＫ_５と、第６サブクロック信号線ＣＬＫ_６と、第７サブクロック信号線ＣＬＫ_７と、第８サブクロック信号線ＣＬＫ_８と、第９サブクロック信号線ＣＬＫ_９とを更に含む。

第（３ｎ-２）段のシフトレジスタユニットの第１サブユニットは、第４サブクロック信号線ＣＬＫ_４に接続されて、第（３ｎ-２）段のシフトレジスタユニットの第３クロック信号ＣＬＫＣを受信する。第（３ｎ-２）段のシフトレジスタユニットの第２サブユニットは、第５サブクロック信号線ＣＬＫ_５に接続されて、第（３ｎ-２）段のシフトレジスタユニットの第４クロック信号ＣＬＫＤを受信する。

第（３ｎ-１）段のシフトレジスタユニットの第１サブユニットは、第６サブクロック信号線ＣＬＫ_６に接続されて、第（３ｎ-１）段のシフトレジスタユニットの第３クロック信号ＣＬＫＣを受信する。第（３ｎ-１）段のシフトレジスタユニットの第２サブユニットは、第７サブクロック信号線ＣＬＫ_７に接続されて、第（３ｎ-１）段のシフトレジスタユニットの第４クロック信号ＣＬＫＤを受信する。

第３ｎ段のシフトレジスタユニットの第１サブユニットは、第８サブクロック信号線ＣＬＫ_８に接続されて、第３ｎ段のシフトレジスタユニットの第３クロック信号ＣＬＫＣを受信する。第３ｎ段のシフトレジスタユニットの第２サブユニットは、９サブクロック信号線ＣＬＫ_９に接続されて、第３ｎ段のシフトレジスタユニット第４クロック信号ＣＬＫＤを受信する。

第４サブクロック信号線ＣＬＫ_４、第５サブクロック信号線ＣＬＫ_５、第６サブクロック信号線ＣＬＫ_６、第７サブクロック信号線ＣＬＫ_７、第８サブクロック信号線ＣＬＫ_８及び第９サブクロック信号線ＣＬＫ_９の６つのクロック信号線を通じて、信号を各段のシフトレジスタユニットに次々に順次提供し、それぞれの駆動信号として出力する。したがって、ゲート駆動回路から出力される駆動信号は、波形が重なる。任意選択的に、各行のサブピクセルユニットの予備充電時間を効果的に増やすことができ、その結果、ゲート駆動回路が高周波走査表示に適したものになり得る。或いは、ゲート駆動回路２０は、８つのクロック信号を採用する。任意選択的に、ゲート駆動回路２０は１０個のクロック信号を採用する。

図１４を参照すると、ゲート駆動回路２０は、第１０サブクロック信号線ＣＬＫ_１０と、第１１サブクロック信号線ＣＬＫ_１１と、第１２サブクロック信号線ＣＬＫ_１２とを更に含む。各段のシフトレジスタユニット１０の第１サブユニット及び第２サブユニットは、共通に第１０サブクロック信号線ＣＬＫ_１０に接続されて、フルスケールリセット信号ＴＲＳＴを受信する。シフトレジスタユニット１０の各段は、選択制御信号ＯＥを受信するために、共に第１１サブクロック信号線ＣＬＫ_１１に接続された共通入力回路３１０を有する。各段のシフトレジスタユニット１０の第１サブユニット、第２サブユニット及び共通入力回路３１０は、共通に第１２サブクロック信号線ＣＬＫ_１２に接続されて、第１クロック信号ＣＬＫＡを受信する。

図１４を参照すると、ゲート駆動回路２０は、第１３サブクロック信号線ＣＬＫ_１３と、第１４サブクロック信号線ＣＬＫ_１４とを更に含む。各段のシフトレジスタユニット１０の第１サブユニットは、第１３サブクロック信号線ＣＬＫ_１３に接続されて、第２電圧ＶＤＤ_Ａを受信する。各段のシフトレジスタユニット１０の第２サブユニットは、第１４サブクロック信号線ＣＬＫ_１４に接続されて、第３電圧ＶＤＤ_Ｂを受信する。

図１４を参照すると、ゲート駆動回路２０は、第１５サブクロック信号線ＣＬＫ_１５を更に含む。第１段のシフトレジスタユニット１０の第１サブユニット及び第２サブユニットは、両方とも第１５サブクロック信号線ＣＬＫ_１５に接続されて、第１入力信号ＳＴＵ１を受信する。

図１４を参照すると、第１段のシフトレジスタユニット１０を除いて、他の各段のシフトレジスタユニットの第１サブユニット及び第２サブユニットは、前の段のシフトレジスタユニット１０における第１サブユニットに接続され、シフトレジスタ信号ＣＲをそれ自身の第１入力信号ＳＴＵ１として受信するように構成される。最後の２段のシフトレジスタユニットを除いて、他の各段のシフトレジスタユニット１０の第１サブユニット及び第２サブユニットは、次の２段のシフトレジスタユニット１０の第１サブユニットに接続され、シフトレジスタ信号ＣＲをそれ自身の表示リセット信号ＳＴＤとして受信するように構成される。

図１４は、段から段へのカスケード方式に関する多くの例のうちの一つに過ぎない。一実施形態において、ゲート駆動回路２０におけるシフトレジスタユニット１０は、図９Ａ及び図９Ｂに示される回路構造を採用し得る。

図１５は、本開示の実施形態に係る図１４のゲート駆動回路を作動させるタイミング図である。図１５を参照すると、Ｈ＜５＞は、第３段のシフトレジスタユニット１０における第３ノードＨを表す。第３段のシフトレジスタユニット１０は、表示パネルにおける第５行及び第６行のサブピクセルユニットに対応する。Ｎ＜５＞は、第３段のシフトレジスタユニット１０における第４ノードＮを表す。Ｑ１＜１＞及びＱ２＜２＞は、それぞれ第１段のシフトレジスタユニット１０の第１ノードＱ１及び第２ノードＱ２を表す。Ｑ１＜５＞及びＱ２＜６＞は、それぞれ第３段のシフトレジスタユニット１０の第１ノードＱ１及び第２ノードＱ２を表す。＜＞括弧内の数字は、該ノードＱ１及びＱ２に対応する表示パネルにおけるサブピクセルユニットの行数を表す。

ＯＵＴ１＜１＞及びＯＵＴ２＜２＞は、それぞれ第１段のシフトレジスタユニット１０から出力される第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を表す。同様に、ＯＵＴ１＜３＞及びＯＵＴ２＜４＞、それぞれ第２段のシフトレジスタユニット１０から出力される第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を表す。ＯＵＴ１＜５＞及びＯＵＴ２＜６＞は、それぞれ第３段のシフトレジスタユニット１０から出力される第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を表す。ＣＲ＜１＞、ＣＲ＜３＞及びＣＲ＜５＞は、それぞれ第１段、第２段及び第３段のシフトレジスタユニット１０から出力されるシフトレジスタ信号ＣＲを表す。図１５を参照すると、一例において、ＣＲ＜１＞はＯＵＴ１＜１＞と同じである。ＣＲ＜３＞は、ＯＵＴ１＜３＞と同じである。ＣＲ＜５＞は、ＯＵＴ１＜５＞と同じである。

１Ｆは、第１フレーム（画像の１フレームを表示するサイクルタイム）を表す。ＤＳは、第１フレームにおける表示期間を表す。ＢＬは、第１フレームにおけるブランク期間を表す。図１５に示される例において、第２電圧ＶＤＤ_Ａは低電圧として提供され、第３電圧ＶＤＤ_Ｂは高電圧として提供される。

第１フレーム（画像の１フレームを表示する）１Ｆが始まる前に、第１０サブクロック信号線ＣＬＫ_１０及び第１１サブクロック信号線ＣＬＫ_１１は、両方とも高電圧信号を提供する。各段のシフトレジスタユニット１０における第４０トランジスタＭ４０及び第４１トランジスタＭ４１は、両方ともオンになる。各段のシフトレジスタユニット１０の第１ノードＱ１及び第２ノードＱ２での電圧レベルがリセットされる。各段のシフトレジスタユニット１０における第１トランジスタＭ１もオンになる。この時受信された第２入力信号ＳＴＵ２は、低電圧信号であって、各段のシフトレジスタユニット１０における第３ノードＨの電圧レベルをリセットするために用いられ、これにより第１フレーム１Ｆが始まる前にフルスケールリセットを実現する。

第１フレーム１Ｆの表示期間ＤＳにおいて、第３段シフトレジスタユニット１０（表示パネルにおける第５行及び第６行のサブピクセルユニットに対応する）の作動を、ゲート駆動回路２０が如何にフレームごとに画像を表示するための表示パネルを駆動しているかを説明する例としてここで引用する。

ＤＳの第１期間１において、第２段シフトレジスタユニット１０は、シフトレジスタ信号ＣＲ＜３＞を高電圧信号として出力する第１サブユニットを有する。これは、次の、即ち、第３段のシフトレジスタユニット１０として使用される。言い換えれば、第３段のシフトレジスタユニットは、高電圧の第１入力信号ＳＴＵ１を受信する。したがって、第３段のシフトレジスタユニット１０における第５トランジスタＭ５と第８トランジスタＭ８の両方ともオンになる。電源から高電圧が供給される第１電圧ＶＤＥＤは、第５トランジスタＭ５を通じて第１ノードＱ１＜５＞を充電し、第８トランジスタＭ８を通じて第２ノードＱ２＜６＞を充電する。したがって、第１ノードＱ１＜５＞と第２ノードＱ２＜６＞は両方とも高電圧レベルに引き上げられる。

第３段のシフトレジスタユニット１０の第７トランジスタＭ７は、第１ノードＱ１＜５＞での高電圧によってオンになる。但し、この時、第８サブクロック信号線ＣＬＫ_８を介して提供される第３クロック信号ＣＬＫＣは、低電圧信号である。したがって、第３段のシフトレジスタユニット１０からの第１出力信号ＯＵＴ１＜５＞は、低電圧信号である。第３段のシフトレジスタユニット１０における第９トランジスタＭ９は、第２ノードＱ２＜６＞での高電圧によってオンになる。但し、この時、第９サブクロック信号線ＣＬＫ_９を介して提供される第４クロック信号ＣＬＫＤは、低電圧信号である。したがって、第３段のシフトレジスタユニット１０からの第２出力信号ＯＵＴ２＜６＞は、低電圧信号である。この期間１において、第３段のシフトレジスタユニットにおける第１ノードと第２ノードの両方への予備充電動作が完了した。

ＤＳの第２期間１において、第８サブクロック信号線ＣＬＫ_８を介して提供される第３クロック信号ＣＬＫＣは、高電圧信号に変更される。第１ノードＱ１での電圧レベル＜５＞は、ブートストラップ効果によってさらに高く引き上げられ、第７トランジスタＭ７を導通状態に維持する。第３段のシフトレジスタユニット１０からの第１出力信号ＯＵＴ１＜５＞も、ＣＬＫＣから、高電圧信号に変更される。但し、この時、第９サブクロック信号線ＣＬＫ_９を介して提供される第４クロック信号ＣＬＫＤは、依然として低電圧信号である。したがって、第３段のシフトレジスタユニット１０からの第２出力信号ＯＵＴ２＜６＞は、引き続き低電圧信号である。

ＤＳの第３期間３において、第９サブクロック信号線ＣＬＫ_９を介して提供される第４クロック信号ＣＬＫＤは、高電圧信号に変更される。第２ノードＱ２での電圧レベル＜６＞は、ブートストラップ効果によってより高く引き上げられる。第９トランジスタＭ９は導通状態に維持される。したがって、第３段のシフトレジスタユニット１０から出力される第２出力信号ＯＵＴ２＜６＞は、高電圧信号となる。

ＤＳの第４期間４において、第２キャパシタＣ２の電荷維持効果のため、第１ノードＱ１＜５＞は依然として高電圧レベルに維持される。したがって、第７トランジスタＭ７は導通状態にある。但し、第８サブクロック信号線ＣＬＫ_８を介して提供される第３クロック信号ＣＬＫＣは、低電圧信号に変更される。したがって、第３段のシフトレジスタユニット１０からの第１出力信号ＯＵＴ１＜５＞も低電圧信号に変更される。同時に、第２キャパシタＣ２のブートストラップ効果により、第１ノードＱ１＜５＞での電圧レベルも相対的に低下する。

ＤＳの第５期間５において、第３キャパシタＣ３の電荷維持効果のため、第２ノードＱ２＜６＞は依然として高電圧レベルに維持される。したがって、第９トランジスタＭ９は導通状態にある。但し、第９サブクロック信号線ＣＬＫ_９を介して提供される第４クロック信号ＣＬＫＤは、低電圧信号に変更される。したがって、第３段のシフトレジスタユニット１０からの第２出力信号ＯＵＴ２＜６＞も低電圧信号に変更される。同時に、第３キャパシタＣ３のブートストラップ効果により、第２ノードＱ２＜６＞での電圧レベルも相対的に低下する。

ＤＳの第６期間６において、ゲート駆動回路２０に６つのクロック信号を採用するという仮定に基づいて、３段ごとのシフトレジスタユニット１０から出力される信号（即ち、各段からの第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２）はサイクルで繰り返される。同時に、第３段のシフトレジスタユニット１０は、第５段のシフトレジスタユニットからのシフトレジスタ信号ＣＲをそれ自身の表示リセット信号ＳＴＤとして受信するように構成される。第６期間６中に、第６サブクロック信号線ＣＬＫ_６を介して提供される第３クロック信号ＣＬＫＣは、高電圧信号に変更される。ここで、第３段のシフトレジスタユニット１０が受信する表示リセット信号ＳＴＤも高電圧信号であり、第３８トランジスタＭ３８と第３９トランジスタＭ３９は両方とも導通状態になる。したがって、低電圧が提供される第４電圧ＶＧＬ１を利用して第１ノードＱ１＜５＞及び第２ノードＱ２＜６＞対する引き下げ又はリセット動作を完了できる。

第３段のシフトレジスタユニット１０が、表示パネルにおける第５行のサブピクセルユニット及び第６行のサブピクセルユニットをそれぞれの行に表示するよう駆動した後、ゲート駆動回路２０は、第４段のシフトレジスタユニット、又は後続的に第５段のシフトレジスタユニット（以下同様）を有効にして、第１フレーム１Ｆの表示期間ＤＳが終了するまで、表示パネルにおける全ての行のサブピクセルユニットを駆動して１フレームの画像の表示を完了する。

さらに、第１フレーム１Ｆの表示期間ＤＳ中に、ゲート駆動回路２０は、また、第３ノードＨを充電するようにも構成される。例えば、第１フレーム１Ｆ内の表示動作中に第５行のサブピクセルユニットの補償が必要とされる場合、補償操作は以下のように行われる。

ＤＳの第２期間２及び第３期間３中に、第１１サブクロック信号線ＣＬＫ_１１は、第３段のシフトレジスタユニット１０から出力されるシフトレジスタ信号ＣＲ＜５＞と同じ信号を提供するように構成されて、第１トランジスタＭ１をオンにする。同時に、第３段のシフトレジスタユニット１０が受信する第２入力信号ＳＴＵ２は、シフトレジスタ信号ＣＲ＜５＞と同じであるように構成され得る。したがって、第２入力信号ＳＴＵ２からの高電圧を利用して第３ノードＨ＜５＞を充電することで、第３ノードＨ＜５＞の電圧レベルを高電圧レベルに引き上げることができる。

代替の実施形態において、第３段のシフトレジスタユニット１０が受信する第２入力信号ＳＴＵ２は、選択的に他の段のシフトレジスタユニットから出力されるシフトレジスタ信号ＣＲと同じであり、同時に、第１１サブクロック信号線ＣＬＫ_１１を介して提供される信号は、第２入力信号ＳＴＵ２と同じ信号タイミングを有する。

第３ノードＨ＜５＞での高電圧は、第１フレーム１Ｆのブランク期間ＢＬが始まるまで常時維持されても良い。第１フレーム１Ｆ中に第５行のサブピクセルユニットが外部補償を必要とする場合、該ゲート駆動回路における第３段のシフトレジスタユニットの操作は以下のように行われる。

第１フレーム１Ｆの第７期間７（ＢＬ）において、第１キャパシタＣ１のカップリング効果により、第４ノードＮ＜５＞はその電圧レベルを低電圧から高電圧に変化させ、これにより第３ノードＨ＜５＞の電圧レベルを引き上げる。したがって、第３ノードＨ＜５＞での電圧レベルは比較的高いレベルに維持され、第２トランジスタＭ２が完全に導通状態にあることを保証する。この期間において、第１２サブクロック信号線ＣＬＫ_１２を介して提供される第１クロック信号ＣＬＫＡは、高電圧信号から低電圧信号に変更される。したがって、第４ノードＮ＜５＞も低電圧になる。第１キャパシタＣ１のカップリング効果のため、第３ノードＨ＜５＞での電圧レベルも低下する。

第１フレーム１Ｆの第８期間８（ＢＬ）において、第８サブクロック信号線ＣＬＫ_８を介して提供される第３クロック信号ＣＬＫＣは、高電圧信号に変更される。第１ノードＱ１＜５＞での電圧レベルは、ブートストラップ効果によって、さらに高く押し上げられて、第７トランジスタＭ７を導通状態に維持する。したがって、第３段のシフトレジスタユニット１０から出力される第１出力信号ＯＵＴ１＜５＞は、高電圧信号に変更される。但し、第９サブクロック信号線ＣＬＫ_９を介して提供される第４クロック信号ＣＬＫＤは依然として低電圧信号であるため、第３段のシフトレジスタユニット１０から出力される第２出力信号ＯＵＴ２＜６＞は、低電圧信号である。一例では、第８期間８における第１出力信号ＯＵＴ１＜５＞を利用して表示パネルのサブピクセルユニットにおける感知トランジスタを駆動して、均一な輝度で画像フレームを表示するように表示パネルを駆動するための外部補償を実現できる。

第１フレーム１Ｆの第９期間９（ＢＬ）において、第２キャパシタＣ２の電荷維持効果により、第１ノードＱ１＜５＞は依然として高電圧に維持され、第７トランジスタＭ７は導通状態に保持される。但し、第８サブクロック信号線ＣＬＫ_８を介して提供され第３クロック信号ＣＬＫＣが低電圧信号に変更されるため、第３段のシフトレジスタユニット１０から出力される第１出力信号ＯＵＴ１＜５＞も低電圧信号に変わる。同時に、第２キャパシタＣ２のブートストラップ効果により、第１ノードＱ１＜５＞での電圧レベルも低下する。

第１フレーム１Ｆの第１０期間１０（ＢＬ）において、第１０サブクロック信号線ＣＬＫ_１０と第１１サブクロック信号線ＣＬＫ_１１は両方とも高電圧信号を提供する。ゲート駆動回路２０の各段のシフトレジスタユニット１０における第４０トランジスタＭ４０及び第４１トランジスタＭ４１はオンになる。これにより、各段のシフトレジスタユニット１０の第１ノードＱ１及び第２ノードＱ２がそれらの電圧レベルでリセット可能になる。さらに、各段のシフトレジスタユニット１０における第１トランジスタＭ１はオンになる。この時受信される第２入力信号ＳＴＵ２は低電圧信号であるため、オプションとして、各段のシフトレジスタユニットにおける第３ノードＨの電圧レベルをリセットし、これによりゲート駆動回路に対するフルスケールリセットを完了し得る。ここに至って、第１フレーム１Ｆが終了する。後続の第２フレーム、第３フレーム（以下同様）におけるゲート駆動回路の駆動動作は実質的に同じであり、繰り返して説明しないことにする。

一実施形態では、ゲート駆動回路が１フレームのブランク期間において表示パネルの第ｎ行のサブピクセルユニットにおける感知トランジスタを駆動するための駆動信号を出力する必要がある場合、同一フレームの表示期間中に第３ノードＨを高電圧レベルに引き上げる必要がある。同時に、該１フレームのブランク期間において、高電圧の第１クロック信号ＣＬＫＡを提供して、第１ノードＱ１及び第２ノードＱ２の電圧レベルを引き上げる必要がある。そして、高電圧駆動信号を出力する必要がある場合、高電圧の第３クロック信号ＣＬＫＣ又は第４クロック信号ＣＬＫＤが必要である。ここで、ｎは、任意の正の整数である。任意選択的に、２つの信号のタイミングが同じであるとは、時間的に同期されるが、同じ信号振幅である必要はないことを意味する。

図１６は、本開示の別の実施形態に係る図１４のゲート駆動回路を作動させるタイミング図である。一実施形態において、タイミング図に従って作動するゲート駆動回路２０は、図１３Ａ及び図１３Ｂ示される回路に基づく複数のシフトレジスタユニットをカスケード接続することで形成される。タイミングシーケンス及び作動原理は、図１５に示される説明と類似である。

図１７は、本開示の別の実施形態に係るゲート駆動回路の概略図である。該実施形態において、ゲート駆動回路２０Ａは、図１１Ａ又は図１２Ａ並びに図１１Ｂ又は図１２Ｂに示される回路に基づく複数のシフトレジスタユニットをカスケード接続することで提供される。奇数段におけるシフトレジスタユニット（例えば、Ａ１、Ａ３、Ａ５）は、クロック信号線ＣＬＫＥ_Ｎ（Ｎ＝１、３、５）からのクロック信号に応答して第１出力信号ＯＵＴ１＜Ｎ＞を出力し、クロック信号線ＣＬＫＦ_Ｎ（Ｎ＝１、３、５）からのクロック信号に応答して第２出力信号ＯＵＴ２を出力するように構成される。ゲート駆動回路２０における奇数段のシフトレジスタユニットとは異なり、単に１つの出力信号ＯＵＴ１を出力する。ここで、ＣＬＫＥ_１ｈは、第３クロック信号ＣＬＫＣを供給するように構成され（図１１Ａ又は図１２Ａを参照）、ＣＬＫＦ_１は、第５クロック信号ＣＬＫＥを供給するように構成される（図１１Ａ又は図１２Ａを参照）。偶数段における各シフトレジスタユニット（例えば、Ａ２、Ａ４、Ａ６）は、クロック信号線ＣＬＫＥ_Ｎ（Ｎ＝２、４、６）からのクロック信号に応答して第１出力信号ＯＵＴ１＜Ｎ＞を出力し、クロック信号線ＣＬＫＦ_Ｎ（Ｎ＝２、４、６）からのクロック信号に応答して第２出力信号ＯＵＴ２を出力するように構成される。ゲート駆動回路２０における偶数段のシフトレジスタユニットとは異なり、単に１つの出力信号ＯＵＴ２を出力する。ここで、ＣＬＫＥ_２は、第４クロック信号ＣＬＫＤを供給するように構成され（図１１Ｂ又は図１２Ｂを参照）、ＣＬＫＦ_２は、第６クロック信号ＣＬＫＦを供給するように構成される（図１１Ｂ又は図１２Ｂを参照）。図１８は、本開示の実施形態に係るゲート駆動回路２０Ａを作動させるタイミング図を示している。図１８を参照すると、ゲート駆動回路２０Ａの作動は、１フレーム１ＦのＤＳ期間にＱ１＜３＞及びＱ２＜４＞の波形が追加されたことを除いて、図１５におけるゲート駆動回路２０について説明したのと類似の方式を採用しているが、Ｑ１＜３＞及びＱ２＜４＞は、それぞれクロック信号線ＣＬＫＥ_４及びＣＬＫＦ_４におけるクロックによって決まる時間のシフトを除いて、それぞれＱ１＜１＞及びＱ２＜２＞の波形と実質的に同じである。

図１９は、本開示の別の実施形態に係るゲート駆動回路の概略図である。ゲート駆動回路２０Ｂは、図１９に示されるように設けられている。図２０は、本開示の実施形態に係る図１９のゲート駆動回路を作動させるタイミング図を示している。図１９のゲート駆動回路２０Ｂと図１４のゲート駆動回路２０の間のいくつかの違いを以下に示す。

図１９及び図２０を参照すると、この実施形態において、ゲート駆動回路２０Ｂは、１０個のクロック信号線を採用する。第４サブクロック信号線ＣＬＫ_４と、第５サブクロック信号線ＣＬＫ_５と、第６サブクロック信号線ＣＬＫ_６と、第７サブクロック信号線ＣＬＫ_７と、第８サブクロック信号線ＣＬＫ_８と、第９サブクロック信号線ＣＬＫ_９と、第１５サブクロック信号線ＣＬＫ_１５と、第１６サブクロック信号線ＣＬＫ_１６と、第１７サブクロック信号線ＣＬＫ_１７と、第１８サブクロック信号線ＣＬＫ_１８とを含む総１０個のクロック信号線を採用して、カスケード接続されたゲート駆動回路におけるそれぞれの段のシフトレジスタユニットから行ごとに出力される駆動信号を提供する。この実施形態において、１０個のクロック信号線を使用するため、各行のサブピクセルユニットの予備充電時間をさらに増加させ、その結果、ゲート駆動回路２０Ｂは、より高い周波数での走査表示を駆動するのにさらに適している。

図１９及び図２０に示される実施形態において、直列にカスケード接続された最初の２段のシフトレジスタユニットを除いて、他の各段のシフトレジスタユニットは、前の２段のシフトレジスタユニットの第１サブユニットに接続され、シフトレジスタ信号ＣＲをその第１入力信号ＳＴＵ１として受信するように構成される。直列にカスケード接続された最後の４段のシフトレジスタユニットを除いて、他の各段のシフトレジスタユニットも次の４段の各々における第１サブユニットに接続されて、シフトレジスタ信号ＣＲをその表示リセット信号ＳＴＤとして受信する。

図１９を参照すると、第１０サブクロック信号線ＣＬＫ_１０は、前の２段のシフトレジスタユニットの各々の第１サブユニット及び第２サブユニット（即ち、Ａ１、Ａ２、Ａ３及びＡ４）に接続されて、第１入力信号ＳＴＵ１（第３段のシフトレジスタユニット用、即ち、Ａ５及びＡ６）を提供する。同時に、第１０サブクロック信号線ＣＬＫ_１０は、他の段のシフトレジスタユニットに接続されてフルスケールリセット信号ＴＲＳＴを提供し得る。この信号線レイアウトでは、クロック信号線の数を節約して、該ゲート駆動回路を用いる表示装置の額縁のサイズの減少を容易にし、表示装置のＰＰＩを向上できる。一例において、最初の２段のシフトレジスタユニットに対して、オプションとして、第４０トランジスタＭ４０と第４１トランジスタＭ４１とが含まれなくても良い。

図２０を参照すると、第１１行のサブピクセルユニットを選択して外部補償を行うことが示されているが、該第１１行のサブピクセルユニットは第６段のシフトレジスタユニットに対応する。第１フレーム１Ｆの表示期間ＤＳにおいて、第３ノードＨ＜１１＞を充電する。（表示期間の後に続く）ブランク期間ＢＬにおいて、高電圧の第１クロック信号ＣＬＫＡを提供して、第１ノードＱ１＜１１＞及び第２ノードＱ２＜１２＞に対する充電を完了する。そして、第４サブクロック信号線ＣＬＫ_４を介して提供される高電圧信号は、高電圧の第３クロック信号ＣＬＫＣを供給し、第６段のシフトレジスタユニットから出力される第１出力信号ＯＵＴ１＜１１＞が高電圧信号になる。この高電圧信号ＯＵＴ１＜１１＞を利用して第１１行のサブピクセルユニットがその外部補償を完了するように駆動できる。図２１は、図１９のゲート駆動回路から出力される信号のシミュレーションデータを示している。

別の側面において、本開示は、表示装置を提供する。図２２は、本開示の実施形態に係る表示装置の概略図を示している。表示装置１は、本開示に記載されるゲート駆動回路２０（又は２０Ｂ）と、表示パネル４０上にアレイ状に配置された複数のサブピクセルユニット４１０とを含む。

ゲート駆動回路２０には、本開示に記載される複数のシフトレジスタユニットが直列にカスケード接続されている。各々のシフトレジスタユニットは、アレイ内の異なる行のサブピクセルユニット４１０にそれぞれ供給される第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を出力する。例えば、ゲート駆動回路２０は、ゲート線ＧＬを介してそれぞれのサブピクセルユニット４１０に接続される。ゲート駆動回路２０は、サブピクセルユニット４１０のアレイに駆動信号を提供するために用いられる。例えば、駆動信号を利用して一行のサブピクセルユニット４１０における走査トランジスタ及び感知トランジスタをそれぞれ駆動する。

一実施形態において、表示装置１は、サブピクセルユニット４１０のアレイにデータ信号を提供するように構成されるデータ駆動回路３０を更に含む。任意選択的に、データ駆動回路３０は、データ線ＤＬを介してそれぞれのサブピクセルユニット４１０に接続される。

任意選択的に、本開示の表示装置１は、液晶表示パネル、液晶テレビ、表示器、ＯＬＥＤ表示パネル、ＯＬＥＤテレビ、電子ペーパー表示装置、スマートフォン、タブレットコンピュータ、ノートブックコンピュータ、デジタルフォトフレーム、ナビゲーター及び表示機能を備えた任意の製品又はコンポーネントから選択される一つであり得る。

また別の側面において、本開示は、本明細書に記載されるシフトレジスタユニットの駆動方法を提供する。本明細書のいくつかの図に示されるシフトレジスタユニット１０は、多段のシフトレジスタユニットを備えるゲート駆動回路をカスケード接続するためのユニット部材として使用でき、前記多段のシフトレジスタユニットは、少なくとも１フレームの画像を表示するよう表示パネルを駆動するように構成される。

前記駆動方法は、シフトレジスタユニットの第１入力回路を作動させて、第１入力信号に応答して前記第１入力回路と第１出力回路の間に接続される第１ノードでの電圧レベルを制御することを含む。そして、前記方法は、前記第１出力回路に、前記第１ノードでの電圧レベルに応答してシフトレジスタ信号及び第１出力信号を出力させることを含む。前記駆動方法は、前記シフトレジスタユニットの第２入力回路を作動させて、前記第１入力信号に応答して前記第２入力回路と第２出力回路の間に接続される第２ノードでの電圧レベルを制御することを更に含む。そして、前記方法は、前記第２出力回路に、前記第２ノードでの電圧レベルに応答して第２出力信号を出力させることを含む。

任意選択的に、一具体的な実施形態において、前記方法は、本明細書に記載されるシフトレジスタユニットの第１サブユニットの第１入力回路及び同じシフトレジスタユニットの第２サブユニットの第２入力回路に、第１入力信号を入力することを含む。前記方法は、前記第１サブユニットを駆動することで、前記第１入力信号に基づいて前記第１サブユニットの第１ノードの電圧レベルを制御することを更に含む。さらに、前記方法は、第１出力回路を前記第１サブユニットにおける第１ノードに連結させることを含む。前記方法は、前記第１サブユニットを駆動することで、前記第１ノードの電圧レベルに応答してシフトレジスタ信号及び第１出力信号を出力するよう前記第１出力回路を制御することを更に含む。さらに、前記方法は、前記第２サブユニットを駆動することで、前記第１入力信号に基づいて前記第２サブユニットの第２ノードの電圧レベルを制御することと、第２出力回路を前記第２サブユニットにおける第２ノードに連結させることとを含む。さらに、前記方法は、前記第２サブユニットを駆動することで、前記第２ノードの電圧レベルに応答して第２出力信号を出力するよう前記第２出力回路を制御することを含む。

任意選択的に、前記第１サブユニットを駆動することで、前記第１ノードの電圧レベルを制御するステップは、共通入力回路を有するブランク入力回路を使用して、第２入力信号及び第１クロック信号を受信して第３ノード及び第４ノードの電圧レベルを確定し、第１伝送回路を使用して、前記第４ノードの電圧レベルに応答して前記第１ノードの電圧レベルを制御することを含む。同時に、前記第２サブユニットを駆動することで、前記第２ノードの電圧レベルを制御するステップは、前記ブランク入力回路における第２伝送回路を更に使用して、前記第４ノードの電圧レベルに応答して前記第２ノードの電圧レベルを制御することを含む。

任意選択的に、前記第１サブユニットを駆動することで、前記第１出力回路を制御するステップは、少なくとも第１リセット回路及び第２リセット回路を用いて、シフトレジスタ出力端子及び前記第１出力回路における第１出力端子での電圧レベルをリセットすることを含む。該ステップは、前記第１ノードの電圧に応答してシフトレジスタ信号として出力される第２クロック信号及び前記第１出力信号として出力される第３クロック信号を制御することを更に含む。或いは、前記第２サブユニットを駆動することで、前記第２出力回路を制御するステップは、少なくとも第３リセット回路を用いて、前記第２出力回路における第２出力端子での電圧レベルをリセットすることを含む。該ステップは、前記第２ノードの電圧レベルに応答して前記第２出力信号として出力される第４クロック信号を制御することを更に含む。

本発明の実施形態の前述の説明は、例示及び説明の目的で提示されたものである。網羅的であること、或いは本発明を開示された正確な形式又は開示された例示的な実施形態に限定することを意図したものではない。従って、前述の説明は、限定的なものではなく、説明的なものと見なされるべきである。当業者にとって、多様な修正及び変更が自明であることは言うまでもない。本実施形態は、本発明の原理及びその最適形態の実用的な適用を説明するために選択及び記載され、これにより、当業者は、本発明の特定用途又は意図される実施形態に適した様々な実施形態及び様々な変形を理解できるようになる。本発明の範囲は、ここに添付される特許請求の範囲及びその均等物により定義されることが意図されており、その中で、すべての用語は、特に明記しない限り、その最も広い合理的な意味である。従って、「発明」、「本発明」等の用語は、必ずしも特許請求の範囲を具体的な実施形態に限定するものではなく、本発明の例示的な実施形態に対する言及は、本発明に対する限定を意味するものではなく、且つこのような限定が類推されるべきではない。本発明は、添付された請求項の範囲の精神及び範囲のみにより限定される。なお、これらの請求項は、名詞又は要素の前に「第１」、「第２」等の用語を使用してもよい。このような用語は、命名法として理解されるべきであり、既に具体的な数量が与えられていない限り、このような命名法により修飾される要素の数量に対する限定として解釈されるべきではない。記載された効果及び利点が本発明のすべての実施形態に適用されるわけではない。理解すべきことは、当業者は、以下の請求項により限定される本発明の範囲を逸脱せずに、記載された実施形態に対する変形を行うことができる。なお、本開示における如何なる要素及び構成部品も、該要素又は構成部品が以下の請求項に明示的に列挙されているか否かを問わず、公衆に捧げることを意図するものではない。

Claims (29)

1. シフトレジスタユニットであって、
   第１サブユニットと、第２サブユニットとを含み、
   前記１サブユニットは、第１ノードを介して第１出力回路に連結される第１入力回路を含み、前記第１入力回路は、第１入力信号に応答して前記第１ノードの電圧レベルを制御するように構成され、前記第１出力回路は、前記第１ノードの電圧レベルに応答してシフトレジスタ信号及び第１出力信号を出力するように構成され、
   前記第２サブユニットは、第２ノードを介して第２出力回路に連結される第２入力回路を含み、前記第２入力回路は、前記第１入力信号に応答して前記第２ノードの電圧レベルを制御するように構成され、前記第２出力回路は、前記第２ノードの電圧レベルに応答して第２出力信号を出力するように構成される、シフトレジスタユニット。
2. 前記第１ノード及び前記第２ノードに連結され、且つ選択制御信号を受信して前記第１ノード及び前記第２ノードのそれぞれの電圧レベルを制御するように構成されるブランク入力サブユニットを更に含む、請求項１に記載のシフトレジスタユニット。
3. 前記ブランク入力サブユニットは、共通入力回路と、第１伝送回路と、第２伝送回路とを含み、
   前記共通入力回路は、前記選択制御信号に応答して第３ノードの電圧レベルを制御し、且つ第４ノードの電圧レベルを制御するように構成され、
   前記第１伝送回路は、前記第１ノード及び前記第４ノードに連結され、且つ前記第４ノードの電圧レベル又は第１伝送信号に応答して前記第１ノードの電圧レベルを制御するように構成され、
   前記第２伝送回路は、前記第２ノード及び前記第４ノードに連結され、且つ前記第４ノードの電圧レベル及び第２伝送信号に応答して前記第２ノードの電圧レベルを制御するように構成される、請求項２に記載のシフトレジスタユニット。
4. 前記共通入力回路は、選択制御回路と、第３入力回路とを更に含み、
   前記選択制御回路は、前記選択制御信号に応答して第２入力信号を利用して前記第３ノードの電圧レベルを制御し、前記第３ノードの電圧レベルを維持するように構成され、
   前記第３入力回路は、前記第３ノードの電圧レベルに応答して前記第４ノードの電圧レベルを制御するように構成される、請求項３に記載のシフトレジスタユニット。
5. 前記選択制御回路は、第１トランジスタと、第１キャパシタとを含み、前記第１トランジスタは、前記選択制御信号を受信するように構成されるゲート端子と、前記第２入力信号を受信するように構成される第１端子と、前記第３ノードに連結される第２端子とを有し、前記第１キャパシタは、前記第３ノードに連結される第１端子を有する、請求項４に記載のシフトレジスタユニット。
6. 前記第３入力回路は、
   前記第３ノードに連結されるゲートと、第１クロック信号を受信するように構成される第１端子と、前記第４ノードに連結される第２端子とを有する第２トランジスタを含む、請求項４に記載のシフトレジスタユニット。
7. 前記第１伝送回路は、第３トランジスタを含み、前記第２伝送回路は、第４トランジスタを含み、
   前記第３トランジスタは、前記第４ノードに連結されるゲート端子と、第１電圧を受信するように構成される第１端子と、前記第１ノードに連結される第２端子とを有し、
   前記第４トランジスタは、前記第４ノードに連結されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第２ノードに連結される第２端子とを有する、請求項３から６のいずれか一項に記載のシフトレジスタユニット。
8. 前記第１入力回路は、第５トランジスタを含み、前記第１出力回路は、第６トランジスタと、第７トランジスタと、第２キャパシタとを含み、
   前記第５トランジスタは、前記第１入力信号を受信するように構成されるゲート端子と、第１電圧を受信するように構成される第１端子と、前記第１ノードに連結される第２端子とを有し、
   前記第６トランジスタは、前記第１ノードに連結されるゲート端子と、第２クロック信号をシフトレジスタ信号として受信するように構成される第１端子と、前記シフトレジスタ信号を出力するように構成される第２端子とを有し、
   前記第７トランジスタは、前記第１ノードに連結されるゲート端子と、第３クロック信号を前記第１出力信号として受信するように構成される第１端子と、前記第１出力信号を出力するように構成される第２端子とを有し、
   前記第２キャパシタは、前記第１ノードに連結される第１端子と、前記第７トランジスタの第２端子に連結される第２端子とを有する、請求項１から６のいずれか一項に記載のシフトレジスタユニット。
9. 前記第２入力回路は、第８トランジスタを含み、前記第２出力回路は、第９トランジスタと、第３キャパシタとを含み、
   前記第８トランジスタは、前記第１入力信号を受信するように構成されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第２ノードに連結される第２端子とを有し、
   前記第９トランジスタは、前記第２ノードに連結されるゲート端子と、第４クロック信号を前記第２出力信号として受信するように構成される第１端子と、前記第２出力信号を出力するように構成される第２端子とを有し、
   前記第３キャパシタは、前記第２ノードに連結される第１端子と、前記第９トランジスタの第２端子に連結される第２端子とを有する、請求項１から６のいずれか一項に記載のシフトレジスタユニット。
10. 前記第１サブユニットは、第１制御回路と、第１リセット回路と、第２リセット回路と、シフトレジスタ出力端子と、第１出力端子とを更に含み、
    前記第１制御回路は、前記第１ノードでの電圧レベル及び第２電圧に応答して第５ノードの電圧レベルを制御するように構成され、
    前記第１リセット回路は、前記第５ノードでの電圧レベルに応答して前記第１ノード、前記シフトレジスタ出力端子及び前記第１出力端子での電圧レベルをリセットするように構成され、
    前記第２リセット回路は、第６ノードでの電圧レベルに応答して前記第１ノード、前記シフトレジスタ出力端子及び前記第１出力端子での電圧レベルをリセットするように構成される、請求項６に記載のシフトレジスタユニット。
11. 前記第２サブユニットは、第２制御回路と、第３リセット回路と、第４リセット回路と、第２出力端子とを更に含み、
    前記第２出力端子は、前記第２出力信号を出力するように構成され、
    前記第２制御回路は、前記第２ノードでの電圧レベル及び第３電圧に応答して前記第６ノードの電圧レベルを制御するように構成され、
    前記第３リセット回路は、前記第６ノードの電圧レベルに応答して前記第２ノード及び前記第２出力端子での電圧レベルをリセットするように構成され、
    前記第４リセット回路は、前記第５ノードの電圧レベルに応答して前記第２ノード及び前記第２出力端子での電圧レベルをリセットするように構成される、請求項１０に記載のシフトレジスタユニット。
12. 前記ブランク入力サブユニットは、
    前記第４ノード、前記第５ノード及び前記第６ノードに連結され、且つ前記第５ノード又は前記第６ノードでの電圧レベルに応答して前記第４ノードの電圧レベルをリセットするように構成される共通リセット回路を更に含む、請求項１１に記載のシフトレジスタユニット。
13. 前記共通リセット回路は、第１０トランジスタと、第１１トランジスタとを含み、
    前記第１０トランジスタは、前記第５ノードに連結されるゲート端子と、前記第４ノードに連結される第１端子と、第４電圧を受信するように構成される第２端子とを有し、
    前記第１１トランジスタは、前記第６ノードに連結されるゲート端子と、前記第４ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する、請求項１２に記載のシフトレジスタユニット。
14. 前記第１制御回路は、第１２トランジスタと、第１３トランジスタとを含み、
    前記第１リセット回路は、第１４トランジスタと、第１５トランジスタと、第１６トランジスタとを含み、
    前記第２リセット回路は、第１７トランジスタと、第１８トランジスタと、第１９トランジスタとを含み、
    前記第１２トランジスタは、共に、前記第２電圧を受信するように構成されるゲート端子及び第１端子と、前記第５ノードに連結される第２端子とを有し、
    前記第１３トランジスタは、前記第１ノードに連結されるゲート端子と、前記第５ノードに連結される第１端子と、第４電圧を受信するように構成される第２端子とを有し、
    前記第１４トランジスタは、前記第５ノードに連結されるゲート端子と、前記第１ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有し、
    前記第１５トランジスタは、前記第５ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有し、
    前記第１６トランジスタは、前記第５ノードに連結されるゲート端子と、前記第１出力端子に連結される第１端子と、第５電圧を受信するように構成される第２端子とを有し、
    前記第１７トランジスタは、前記第６ノードに連結されるゲート端子と、前記第１ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有し、
    前記第１８トランジスタは、前記第６ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有し、
    前記第１９トランジスタは、前記第６ノードに連結されるゲート端子と、前記第１出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する、請求項１０に記載のシフトレジスタユニット。
15. 前記第２制御回路は、第２０トランジスタと、第２１トランジスタとを含み、
    前記第３リセット回路は、第２２トランジスタと、第２３トランジスタとを含み、
    前記第４リセット回路は、第２４トランジスタと、第２５トランジスタとを含み、
    前記第２０トランジスタは、共に、前記第３電圧を受信するように構成されるゲート端子及び第１端子と、前記第６ノードに連結される第２端子とを有し、
    前記第２１トランジスタは、前記第２ノードに連結されるゲート端子と、前記第６ノードに連結される第１端子と、第４電圧を受信するように構成される第２端子とを有し、
    前記第２２トランジスタは、前記第６ノードに連結されるゲート端子と、前記第２ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有し、
    前記第２３トランジスタは、前記第６ノードに連結されるゲート端子と、前記第２出力端子に連結される第１端子と、第５電圧を受信するように構成される第２端子とを有し、
    前記第２４トランジスタは、前記第５ノードに連結されるゲート端子と、前記第２ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有し、
    前記第２５トランジスタは、前記第５ノードに連結されるゲート端子と、前記第２出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する、請求項１１に記載のシフトレジスタユニット。
16. 前記第１サブユニットは、第３出力信号を出力するように構成される第３出力端子を更に含み、前記第２サブユニットは、第４出力信号を出力するように構成される第４出力端子を更に含み、
    前記第１リセット回路及び前記第２リセット回路は、前記第３出力端子での電圧レベルをリセットするように構成され、前記第３リセット回路及び前記第４リセット回路は、前記第４出力端子での電圧レベルをリセットするように構成される、請求項１１に記載のシフトレジスタユニット。
17. 前記第１サブユニットは、第３制御回路と、第４制御回路とを更に含み、
    前記第３制御回路は、前記第１クロック信号に応答して前記第５ノードの電圧レベルを制御するように構成され、前記第４制御回路は、前記第１入力信号に応答して前記第５ノードの電圧レベルを制御するように構成され、
    前記第２サブユニットは、第５制御回路と、第６制御回路とを更に含み、
    前記第５制御回路は、前記第１クロック信号に応答して前記第６ノードの電圧レベルを制御するように構成され、前記第６制御回路は、前記第１入力信号に応答して前記第６ノードの電圧レベルを制御するように構成される、請求項１１に記載のシフトレジスタユニット。
18. 前記第１サブユニットは、第５リセット回路と、第６リセット回路とを更に含み、
    前記第５リセット回路は、表示リセット信号に応答して前記第１ノードでの電圧レベルをリセットするように構成され、前記第６リセット回路は、フルスケールリセット信号に応答して前記第１ノードでの電圧レベルをリセットするように構成され、
    前記第２サブユニットは、第７リセット回路と、第８リセット回路とを更に含み、
    前記第７リセット回路は、前記表示リセット信号に応答して前記第２ノードでの電圧レベルをリセットするように構成され、前記第８リセット回路は、前記フルスケールリセット信号に応答して前記第２ノードでの電圧レベルをリセットするように構成される、請求項１７に記載のシフトレジスタユニット。
19. 共通漏れ防止回路と、第１漏れ防止回路と、第２漏れ防止回路とを更に含み、
    前記共通漏れ防止回路は、前記第１ノード及び第７ノードに接続され、且つ前記第１ノードでの電圧レベルに応答して前記第７ノードでの電圧レベルを制御するように構成され、
    前記第１漏れ防止回路は、前記第７ノード、前記第１リセット回路、前記第２リセット回路、前記第５リセット回路及び前記第６リセット回路に接続され、且つ第７ノードの電圧レベルに応答して前記第１ノードに漏れが発生するのを防止するように構成され、
    前記第２漏れ防止回路は、前記第７ノード、前記第３リセット回路、前記第４リセット回路、前記第７リセット回路及び前記第８リセット回路に接続され、且つ前記第７ノードでの電圧レベルに応答して前記第２ノードに漏れが発生するのを防止するように構成される、請求項１８に記載のシフトレジスタユニット。
20. 前記第１サブユニットは、前記第１ノードに接続される第１入力回路と、前記第１ノード及び第５ノードに接続される第１制御回路と、前記第３ノード及び前記第５ノードに接続される第３制御回路と、前記第５ノードに接続される第４制御回路と、前記第１ノードの電圧レベルにより制御される前記第１出力回路と、前記第１ノード、前記第５ノード及び第７ノードに接続される第１リセット回路と、前記第１ノード、第６ノード及び前記第７ノードに接続される第２リセット回路と、前記第１ノード及び前記第７ノードに接続される第５リセット回路と、前記第１ノード及び前記第７ノードに接続される第６リセット回路とを含み、
    前記第１入力回路は、前記第１入力信号を受信するように構成されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第１ノードに連結される第２端子とを有する第５トランジスタを含み、
    前記第１制御回路は、
    共に、第２電圧を受信するように構成されるゲート端子及び第１端子と、前記第５ノードに連結される第２端子とを有する第１２トランジスタと、
    前記第１ノードに連結されるゲート端子と、前記第５ノードに連結される第１端子と、第４電圧を受信するように構成される第２端子とを有する第１３トランジスタとを含み、
    前記第３制御回路は、
    第１クロック信号を受信するように構成されるゲート端子と、前記第５ノードに接続される第１端子と、第２端子とを有する第３２トランジスタと、
    前記第３ノードに連結されるゲート端子と、前記第３２トランジスタの第２端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第３３トランジスタとを含み、
    前記第４制御回路は、前記第１入力信号を受信するように構成されるゲート端子と、前記第５ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第３４トランジスタを含み、
    前記第１出力回路は、
    前記第１ノードに連結されるゲート端子と、第２クロック信号を受信するように構成される第１端子と、シフトレジスタ出力端子に連結されて、前記第１ノードの電圧レベルに応答して前記第２クロック信号を前記シフトレジスタ信号として出力するための第２端子とを有する第６トランジスタと、
    前記第１ノードに連結されるゲート端子と、第３クロック信号を受信するように構成される第１端子と、第１出力端子に連結されて、前記第１ノードの電圧レベルに応答して前記第３クロック信号を前記第１出力信号として出力するための第２端子とを有する第７トランジスタと、
    前記第１ノードに連結される第１端子と、前記第１出力端子に連結される第２端子とを有する第２キャパシタと、
    前記第１ノードに連結されるゲート端子と、第５クロック信号を受信するように構成される第１端子と、第３出力端子に連結されて、前記第１ノードの電圧レベルに応答して前記第５クロック信号を出力するための第２端子とを有する第２６トランジスタと、
    前記第１ノードに連結される第１端子と、前記第３出力端子に連結される第２端子とを有する第４キャパシタとを含み、
    前記第１リセット回路は、
    前記第５ノードに連結されるゲート端子と、前記第１ノードに連結される第１端子と、前記第７ノードに連結される第２端子とを有する第１４漏れ防止トランジスタと、
    前記第５ノードに連結されるゲート端子と、前記第７ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第１４トランジスタと、
    前記第５ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第１５トランジスと、
    前記第５ノードに連結されるゲート端子と、前記第１出力端子に連結される第１端子と、第５電圧を受信するように構成される第２端子とを有する第１６トランジスタと、
    前記第５ノードに連結されるゲート端子と、前記第３出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する第２７トランジスタとを含み、
    前記第２リセット回路は、
    前記第６ノードに連結されるゲート端子と、前記第１ノードに連結される第１端子と、第２端子とを有する第１７漏れ防止トランジスタと、
    前記第６ノードに連結されるゲート端子と、前記第１７漏れ防止トランジスタの第２端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第１７トランジスタと、
    前記第６ノードに連結されるゲート端子と、前記シフトレジスタ出力端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第１８トランジスタと、
    前記第６ノードに連結されるゲート端子と、前記第１出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する第１９トランジスタと、
    前記第６ノードに連結されるゲート端子と、前記第３出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する第２８トランジスタとを含み、
    前記第５リセット回路は、
    表示リセット信号を受信するように構成されるゲート端子と、前記第１ノードに連結される第１端子と、前記第７ノードに連結される第２端子とを有する第３８漏れ防止トランジスタと、
    前記表示リセット信号を受信するように構成されるゲート端子と、前記第７ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第３８トランジスタとを含み、
    前記第６リセット回路は、
    フルスケールリセット信号を受信するように構成されるゲート端子と、前記第１ノードに連結される第１端子と、前記第７ノードに連結される第２端子とを有する第４０漏れ防止トランジスタと、
    前記フルスケールリセット信号を受信するように構成されるゲート端子と、前記第７ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第４０トランジスタとを含み、
    前記ブランク入力サブユニットは、前記第３ノード及び前記第４ノードに接続される選択制御回路と、前記第１ノード及び前記第４ノードに接続される第３入力回路と、前記第１ノード及び前記第４ノードに接続される第１伝送回路と、前記第５ノード、前記第６ノード及び前記第４ノードに接続される共通リセット回路とを含み、
    前記選択制御回路は、
    前記選択制御信号を受信するように構成されるゲート端子と、第２入力信号を受信するように構成される第１端子と、第２端子とを有する第１トランジスタと、
    前記選択制御信号を受信するように構成されるゲート端子と、前記第１トランジスタの第２端子に連結される第１端子と、前記第３ノードに連結される第２端子とを有する第１漏れ防止トランジスタと、
    前記第３ノードに連結される第１端子と、前記第４ノードに連結される第２端子とを有する第１キャパシタと、
    前記第３ノードに連結されるゲート端子と、第６電圧を受信するように構成される第１端子と、前記第１トランジスタの第２端子に連結される第２端子とを有する第４３トランジスタとを含み、
    前記第３入力回路は、前記第４ノードに連結されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第１ノードに連結される第２端子とを有する第３トランジスタを含み、
    前記第１伝送回路は、前記第４ノードに連結されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第１ノードに連結される第２端子とを有する第４トランジスタを含み、
    前記共通リセット回路は、
    前記第５ノードに連結されるゲート端子と、前記第４ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第１０トランジスタと、
    前記第６ノードに連結されるゲート端子と、前記第４ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第１１トランジスタとを含み、
    前記第１電圧、前記第２電圧及び前記第６電圧は高レベル電圧が供給され、前記第４電圧及び前記第５電圧は低レベル電圧が供給される、請求項３に記載のシフトレジスタユニット。
21. 前記第１ノード及び前記第７ノードに接続される共通漏れ防止回路を更に含み、
    前記共通漏れ防止回路は、前記第１ノードに連結されるゲート端子と、前記第６電圧を受信するように構成される第１端子と、前記第７ノードに連結される第２端子とを有する第４４トランジスタを含み、
    前記第７ノードは、前記第１４漏れ防止トランジスタと、前記第１７漏れ防止トランジスタと、前記第３８漏れ防止トランジスタと、前記第４４漏れ防止トランジスタとを含む第１漏れ防止回路と共有される、請求項２０に記載のシフトレジスタユニット。
22. 前記第２サブユニットは、
    前記第２ノードに接続される前記第２入力回路と、前記第２ノード及び第６ノードに接続される第２制御回路と、前記第６ノード及び前記第３ノードに接続される第５制御回路と、前記第６ノードに接続される第６制御回路と、前記第２ノードの電圧レベルにより制御される前記第２出力回路と、前記第２ノード、前記第６ノード及び第８ノードに接続される第３リセット回路と、前記第２ノード、前記第８ノード及び第５ノードに接続される第４リセット回路と、前記第２ノード及び前記第８ノードに接続される第７リセット回路と、前記第２ノード及び前記第８ノードに接続される第８リセット回路とを含み、
    前記第２入力回路は、
    前記第１入力信号を受信するように構成されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第１ノードに連結される第２端子とを有する第８トランジスタを含み、
    前記第２制御回路は、
    共に、第３電圧を受信するように構成されるゲート端子及び第１端子と、前記第６ノードに連結される第２端子とを有する第２０トランジスタと、
    前記第２ノードに連結されるゲート端子と、前記第６ノードに連結される第１端子と、第４電圧を受信するように構成される第２端子とを有する第２１トランジスタとを含み、
    前記第５制御回路は、
    第１クロック信号を受信するように構成されるゲート端子と、前記第６ノードに連結される第１端子と、第２端子とを有する第３５トランジスタと、
    前記第３ノードに連結されるゲート端子と、前記第３５トランジスタの第２端子に連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第３６トランジスタとを含み、
    前記第６制御回路は、前記第１入力信号を受信するように構成されるゲート端子と、前記第６ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第３７トランジスタを含み、
    前記第２出力回路は、
    前記第２ノードに連結されるゲート端子と、第４クロック信号を受信するように構成される第１端子と、第２出力端子に連結されて、前記第２ノードの電圧レベルに応答して前記第４クロック信号を前記第２出力信号として出力するための第２端子とを有する第９トランジスタと、
    前記第２ノードに連結される第１端子と、前記第２出力端子に連結される第２端子とを有する第３キャパシタと、
    前記第２ノードに連結されるゲート端子と、第６クロック信号を受信するように構成される第１端子と、第４出力端子に連結されて、前記第２ノードの電圧レベルに応答して前記第６クロック信号を第４出力信号として出力するための第２端子とを有する第２９トランジスタと、
    前記第２ノードに連結される第１端子と、前記第４出力端子に連結される第２端子とを有する第５キャパシタとを含み、
    前記第３リセット回路は、
    前記第６ノードに連結されるゲート端子と、前記第２ノードに連結される第１端子と、前記第８ノードに連結される第２端子とを有する第２２漏れ防止トランジスタと、
    前記第６ノードに連結されるゲート端子と、前記第８ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第２２トランジスタと、
    前記第６ノードに連結されるゲート端子と、前記第２出力端子に連結される第１端子と、第５電圧を受信するように構成される第２端子とを有する第２３トランジスタと、
    前記第６ノードに連結されるゲート端子と、前記第４出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する第３０トランジスタとを含み、
    前記第４リセット回路は、
    前記第５ノードに連結されるゲート端子と、前記第２ノードに連結される第１端子と、前記第８ノードに連結される第２端子とを有する第２４漏れ防止トランジスと、
    前記第５ノードに連結されるゲート端子と、前記第８ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第２４トランジスタと、
    前記第５ノードに連結されるゲート端子と、第２出力端子に連結される第１端子と、第５電圧を受信するように構成される第２端子とを有する第２５トランジスタと、
    前記第５ノードに連結されるゲート端子と、前記第４出力端子に連結される第１端子と、前記第５電圧を受信するように構成される第２端子とを有する第３１トランジスタとを含み、
    前記第７リセット回路は、
    表示リセット信号を受信するように構成されるゲート端子と、前記第２ノードに連結される第１端子と、前記第８ノードに連結される第２端子とを有する第３９漏れ防止トランジスタと、
    前記表示リセット信号を受信するように構成されるゲート端子と、前記第８ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第３９トランジスタとを含み、
    前記第８リセット回路は、
    フルスケールリセット信号を受信するように構成されるゲート端子と、前記第２ノードに連結される第１端子と、前記第８ノードに連結される第２端子とを有する第４１漏れ防止トランジスタと、
    前記フルスケールリセット信号を受信するように構成されるゲート端子と、前記第８ノードに連結される第１端子と、前記第４電圧を受信するように構成される第２端子とを有する第４１トランジスタとを含み、
    前記ブランク入力サブユニットは、前記第２ノード及び前記第４ノードに接続される第２伝送回路を更に含み、
    前記第２伝送回路は、
    前記第４ノードに連結されるゲート端子と、前記第１電圧を受信するように構成される第１端子と、前記第２ノードに連結される第２端子とを有する第４トランジスタを含み、
    前記第１電圧、前記第３電圧及び前記第６電圧は高電圧レベル電圧が供給され、前記第４電圧及び前記第５電圧は低電圧レベル電圧が供給される、請求項３に記載のシフトレジスタユニット。
23. 前記第８ノードは、前記第７ノードに接続され、
    前記シフトレジスタユニットは、前記第１ノード及び前記第７ノードに接続される共通漏れ防止回路を更に含み、
    前記共通漏れ防止回路は、前記第１ノードに連結されるゲート端子と、前記第６電圧を受信するように構成される第１端子と、前記第７ノードに連結される第２端子とを有する第４４トランジスタを含み、
    前記第７ノードは、前記第２２漏れ防止トランジスタと、前記第２４漏れ防止トランジスタと、前記第３９漏れ防止トランジスタと、前記第４１漏れ防止トランジスタとを含む第２漏れ防止回路と共有される、請求項２２に記載のシフトレジスタユニット。
24. 前記第２ノード及び前記第８ノードに接続される別個の漏れ防止回路を更に含み、
    前記別個の漏れ防止回路は、前記第２ノードに連結されるゲート端子と、前記第６電圧を受信するように構成される第１端子と、前記第８ノードに連結される第２端子とを有する第４５トランジスタを含み、
    前記第８ノードは、前記第２２漏れ防止トランジスタと、前記第２４漏れ防止トランジスタと、前記第３９漏れ防止トランジスタと、前記第４１漏れ防止トランジスタとを含む第２漏れ防止回路と共有される、請求項２２に記載のシフトレジスタユニット。
25. 直列にカスケード接続された複数のシフトレジスタユニットを含むゲート駆動回路であって、
    前記複数のシフトレジスタユニットは、各々が請求項１から２４のいずれか一項に記載のシフトレジスタユニットであり、第１ノード及び第２ノードの電圧レベルによりそれぞれ制御される奇数段における第１サブユニットと、次の偶数段における第２サブユニットとの対を含み、
    前記第１ノード及び前記第２ノードの電圧レベルは、それぞれ、共に共通入力回路から連結される第１伝送回路及び第２伝送回路により制御され、
    各シフトレジスタユニットの第１サブユニットは、シフトレジスタ信号を第１入力信号として出力し、次のシフトレジスタユニットにおける第１サブユニット及び第２サブユニットの両方を駆動するか、或いは、表示リセット信号として出力し、１つ前のシフトレジスタユニットにおける第１サブユニット及び第２サブユニットの両方を駆動する、ゲート駆動回路。
26. 請求項２５に記載のゲート駆動回路と、アレイ状に配置された複数のサブピクセルユニットとを含む表示装置であって、
    前記ゲート駆動回路におけるそれぞれ１つのシフトレジスタユニットの第１出力回路及び第２出力回路からそれぞれ出力される第１出力信号及び第２出力信号は、それぞれ前記アレイの異なる行におけるサブピクセルユニットに提供される、表示装置。
27. 請求項１から２４のいずれか一項に記載のシフトレジスタユニットの駆動方法であって、
    前記シフトレジスタユニットの第１サブユニットの第１入力回路及び同じシフトレジスタユニットの第２サブユニットの第２入力回路に、第１入力信号を入力することと、
    前記第１サブユニットを駆動することで、前記第１入力信号に基づいて前記第１サブユニットの第１ノードの電圧レベルを制御することと、
    第１出力回路を前記第１ノードに連結することと、
    前記第１サブユニットを駆動することで、前記第１ノードの電圧レベルに応答してシフトレジスタ信号及び第１出力信号を出力するよう前記第１出力回路を制御することと、
    前記第２サブユニットを駆動するすることで、前記第１入力信号に基づいて前記第２サブユニットの第２ノードの電圧レベルを制御することと、
    第２出力回路を前記第２ノードに連結することと、
    前記第２サブユニットを駆動することで、前記第２ノードの電圧レベルに応答して第２出力信号を出力するよう前記第２出力回路を制御することとを含む、方法。
28. 前記第１サブユニットを駆動することで前記第１ノードの電圧レベルを制御することは、
    共通入力回路を有するブランク入力回路を使用して、第２入力信号及び第１クロック信号を受信して第３ノード及び第４ノードの電圧レベルを確定し、第１伝送回路を使用して、前記第４ノードの電圧レベルに応答して前記第１ノードの電圧レベルを制御することを含み、
    前記第２サブユニットを駆動することで前記第２ノードの電圧レベルを制御することは、
    第２伝送回路を更に有する前記ブランク入力回路を使用して、前記第４ノードの電圧レベルに応答して前記第２ノードの電圧レベルを制御することを含む、請求項２７に記載の方法。
29. 前記第１サブユニットを駆動することで前記第１出力回路を制御することは、少なくとも第１リセット回路及び第２リセット回路を用いてシフトレジスタ出力端子及び第１出力端子での電圧レベルをリセットし、前記第１ノードの電圧に応答してシフトレジスタ信号として出力される第２クロック信号及び前記第１出力信号として出力される第３クロック信号を制御することを含み、
    前記第２サブユニットを駆動することで前記第２出力回路を制御することは、
    少なくとも第３リセット回路を用いて第２出力端子での電圧レベルをリセットし、前記第２ノードの電圧レベルに応答して前記第２出力信号として出力される第４クロック信号を制御することを含む、請求項２７に記載の方法。
    

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