KR100770119B1 - 시프트레지스터회로 및 구동제어장치 - Google Patents

Abstract

본 발명은 시프트레지스터회로 및 구동제어장치에 관한 것으로서,

종속(縱續)접속된 복수의 신호홀딩회로를 구비하는 시프트레지스터회로에 있어서, 상기 각 신호홀딩회로는 입력신호가 인가되고, 해당 입력신호를 받아들여 홀딩하는 입력제어회로와, 제 1 제어클럭신호가 인가되며, 홀딩된 상기 입력신호 및 상기 제 1 제어클럭신호의 타이밍에 따른 출력신호를 출력하는 출력제어회로와, 리셋신호가 인가되고, 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 리셋제어회로를 구비하고, 상기 출력신호가 종료되는 타이밍을 상기 리셋신호의 인가개시타이밍보다 전(前)으로 한다.

시프트블록, 입력단자, 화상표시장치, 표시패널, 데이터드라이버, 시스템컨트롤러

Description

시프트레지스터회로 및 구동제어장치{SHIFT REGISTER CIRCUIT AND DRIVE CONTROL APPARATUS}

도 1은 본 발명에 관련되는 시프트레지스터회로의 한 실시형태를 나타내는 개략구성도.

도 2는 본 실시형태에 관련되는 시프트레지스터회로에 적용되는 시프트블록의 일례를 나타내는 기능블록도.

도 3은 본 실시형태에 관련되는 시프트레지스터회로에 적용되는 시프트블록의 구체적인 회로구성도.

도 4는 본 실시형태에 관련되는 시프트레지스터회로에 적용되는 시프트블록의 구동제어동작을 나타내는 타이밍차트.

도 5는 본 발명에 관련되는 시프트레지스터회로를 주사드라이버에 적용한 화상표시장치의 전체 구성을 나타내는 개략구성도.

도 6a, b는 제 1 적용예에 관련되는 화상표시장치의 표시패널을 구성하는 표시화소의 구성예를 나타내는 개략회로도.

도 7은 제 1 적용예에 관련되는 화상표시장치에 있어서의 홀수라인용 주사드라이버의 시프트레지스터회로의 일례를 나타내는 개략구성도.

도 8은 제 1 적용예에 관련되는 화상표시장치에 있어서의 짝수라인용 주사드 라이버의 시프트레지스터회로의 일례를 나타내는 개략구성도.

도 9는 제 1 적용예에 관련되는 화상표시장치에 있어서의 구성제어방법(화상표시동작)의 일례를 나타내는 타이밍차트.

도 10은 제 2 적용예에 관련되는 화상표시장치에 있어서의 홀수라인용 주사드라이버의 시프트레지스터회로의 일례를 나타내는 개략구성도.

도 11은 제 2 적용예에 관련되는 화상표시장치에 있어서의 짝수라인용 주사드라이버의 시프트레지스터회로의 일례를 나타내는 개략구성도.

도 12는 제 2 적용예에 관련되는 화상표시장치에 있어서의 구동제어방법(화상표시동작)의 일례를 나타내는 타이밍차트.

도 13은 종래기술에 있어서의 액정표시장치에 적용되는 주사드라이버(시프트레지스터회로부)의 일례를 나타내는 주요부구성도이다.

※도면의 주요부분에 대한 부호의 설명

SBA(k): 시프트블록 IN: 입력단자

OUTS, OUTG: 출력단자 RST: 리셋단자

SF(k): 시프트신호 GS(k): 외부출력신호

100: 화상표시장치

120L: 홀수라인용 주사드라이버

120R: 짝수라인용 주사드라이버

130: 데이터드라이버 140: 시스템컨트롤러

본 발명은 시프트레지스터회로 및 구동제어장치에 관한 것이고, 특히 화상표시장치나 화상판독장치 등의 주사드라이버에 적용하여 양호한 시프트레지스터회로 및 이 시프트레지스터회로를 구비한 구동제어장치에 관한 것이다.

최근, 컴퓨터나 휴대전화, 휴대정보단말 등의 정보기기나 디지털비디오카메라나 디지털스틸카메라, 스캐너 등의 촬상기기의 보급이 현저하다. 이와 같은 기기에 있어서는 액정표시패널 등의 화상표시회로나, 포토센서어레이 등의 화상판독회로가 다용되게 되어 있다.

예를 들면, 액티브매트릭스구동방식의 액정표시장치에 있어서는 박막트랜지스터로 이루어지는 화소트랜지스터를 구비한 표시화소(액정화소)가 매트릭스상으로 배열되고, 각 표시화소를 행방향으로 접속하는 주사라인과 열방향으로 접속하는 데이터라인을 구비한 표시패널에 대하여 주사드라이버(게이트드라이버)에 의해 각 주사라인을 차례차례 선택상태로 설정하며, 데이터드라이버에 의해 각 데이터라인에 표시데이터에 따른 신호전압을 인가함으로써 선택상태로 설정된 각 표시화소에 있어서의 액정의 배향상태를 제어하여 소망한 화상정보를 표시하도록 구성되어 있다.

여기에서 주사드라이버에는 각 주사라인을 차례차례 선택상태로 설정하기 위한 주사신호를 생성, 출력하는 구성으로서 일반적으로 시프트레지스터회로가 설치되어 있다.

또 포토센서(판독화소)를 매트릭스상으로 배열하여 구성된 포토센서어레이를 구비한 화상판독장치에 있어서도 해당 포토센서어레이의 화상판독동작시에 각 행의 포토센서를 차례차례 구동상태(선택상태)로 설정하기 위한 주사드라이버가 구비되어 있으며, 읽어냄드라이버에 의해 구동상태로 설정된 각 포토센서에 있어서 검출된 수광량(受光量)에 따른 검출데이터(명암데이터)를 읽어내어서 피사체의 화상정보를 취득하도록 구성되어 있다. 이와 같은 화상판독장치에 있어서도, 상기 액정표시장치와 마찬가지로 주사드라이버에는 각 행의 포토센서를 차례차례 구동상태로 설정하기 위한 주사신호를 생성, 출력하는 시프트레지스터회로가 설치되어 있다.

여기에서 상기한 바와 같은 화상표시장치나 화상판독장치에 적용되는 주사드라이버에 대해서 간단하게 설명한다.

도 13은 종래기술에 있어서의 액정표시장치에 적용되는 주사드라이버(시프트레지스터회로부)의 일례를 나타내는 주요부 구성도이다.

화상표시장치(액정표시장치)에 적용되는 주사드라이버는 예를 들면 도 13에 나타내는 바와 같이, 복수의 스테이지(시프트블록)(SRC(q-1), SRC(q), SRC(q+1),···(q는 2이상의 정수))를 종렬(縱列)접속한 구성을 갖고, 클럭신호(CKV, CKVB)에 의거하여 각 스테이지(SRC(q))의 출력신호를 다음단의 스테이지(SRC(q+1))에 차례차례 입력(전송)하는 시프트레지스터회로부를 구비한 구성을 갖고 있다. 여기에서 각 스테이지(SRC(q))의 출력신호는 상기 전송동작에 따라서(소정의 신호레벨로 교환하여) 대응하는 각 행의 주사라인에 주사신호(GOUT(k))로서 차례차례 출력되는 동시에, 전단(前段)의 스테이지(SRC(q-1))에 리셋신호로서 입력된다.

또한 도 13에 나타낸 주사드라이버(시프트레지스터회로)에 있어서, CKV, CKVB는 상호 반전관계를 갖는 클럭신호이고, STV는 도시를 생략한 초단(初段)의 스테이지(SRC(1))에 입력되는 시프트스타트신호이며, END는 최종단의 스테이지에 입력되는 리셋신호이다.

그리고 이와 같은 주사드라이버를 구비한 화상표시장치에 있어서는, 주지의 표시구동제어방법에 따르면 일반적으로 주사드라이버의 동작주파수는 데이터드라이버에 비교하여 낮게 설정할 수 있으므로 주사드라이버(시프트레지스터회로부)를 구성하는 스위칭소자로서 비정질실리콘이나 산화아연(ZnO) 등의 비교적 전자이동도가 낮은 반도체재료를 이용한 트랜지스터소자에 있어서도 적용할 수 있다.

이 경우, 표시패널에 배열되는 표시화소에 비정질실리콘 등을 이용한 소자구조(박막트랜지스터구조)가 적용되어 있는 경우에는 이들의 표시화소(표시패널)와, 주변회로인 주사드라이버나 데이터드라이버 등의 표시구동장치를 단일의 패널기판(유리기판 등) 위에 동일한 제조프로세스를 적용하여 일체적으로 형성할 수 있다. 이에 따라 장치규모를 소형박형화할 수 있는 동시에, 제조프로세스를 간소화하여 비용의 저감 등을 꾀하는 기술이 연구개발되어 있다.

상기한 바와 같이 비정질실리콘이나 산화아연 등의 반도체재료로 이루어지는 박막트랜지스터소자에 있어서는 단결정실리콘이나 폴리실리콘 등의 반도체재료로 이루어지는 박막트랜지스터소자에 비교하여 전자이동도가 낮고 동작특성이 뒤떨어지지만, 상기한 바와 같이 화상표시장치나 화상판독장치에 적용하는 경우에 있어서는 예를 들면 데이터드라이버에 비교하여 동작주파수가 낮아도 동작상 문제가 없는 주사드라이버에는 적용할 수 있다.

그러나 비정질실리콘 트랜지스터 등을 적용한 주사드라이버에 있어서는 본질적으로 동작주파수가 낮기 때문에 주사선 수가 많고 동작주파수가 높은 패널, 예를 들면 고정세 또는 대(大)화면의 표시패널이나 센서어레이에 적용하는 것이 곤란하다는 문제를 갖고 있었다.

구체적으로는 주사드라이버의 동작주파수(즉, 동작속도)는 일반적으로 주사신호의 출력부(즉, 시프트레지스터회로를 구성하는 각 시프트블록(스테이지)의 출력부)의 저항성분(출력저항)과 그 부하용량의 곱(시정수)에 의거하여 결정되는 것이 알려져 있다. 여기에서 부하용량은 각 주사라인에 기생하는 배선용량이나 다음단의 시프트블록에 있어서의 입력용량 등의 합이고, 저항성분은 시프트블록의 출력부를 구성하는 스위칭소자의 온저항 등이다.

상기한 바와 같이, 비정질실리콘 트랜지스터 등의 박막트랜지스터를 주사드라이버에 적용한 경우에 있어서는 소자특성상 부하용량으로 되는 용량성분이 크고, 또한 온 저항이 낮기 때문에 단결정실리콘 트랜지스터 등을 적용한 주사드라이버에 비교하여 상기 동작주파수가 현저하게 낮아지는 것을 피할 수 없었다.

또 비정질실리콘 트랜지스터 등에 있어서는 제조프로세스가 간이하고, 제조시점에서 균일하고 양호한 소자특성이 얻어진다는 특징을 갖고 있지만, 상기 단결정실리콘 트랜지스터나 폴리실리콘 트랜지스터에 비교하여 해당 소자특성의 시간경과에 따른 열화가 크기 때문에 장기간 양호하게 표시구동이나 판독구동을 실시하는 것이 곤란하다는 문제도 가지고 있었다. 구체적으로는, 발명자들의 검증에 따르면 80℃ 정도의 온도환경에서 수백 시간의 가속실험을 실시한 경우, 동작주파수가 초 기상태의 대개 반분정도로 열화한다는 실험결과도 얻어지며, 실제품에서의 양호한 표시구동이나 판독구동을 장기간 보증할 수 없다는 문제를 가지고 있었다.

본 발명은 입력신호를 차례차례 전송하고, 출력신호를 차례차례 출력하는 시프트레지스터회로 및 해당 시프트레지스터회로를 구비한 구동제어장치에 있어서, 시프트레지스터회로에 전자이동도가 비교적 낮은 소자특성을 갖는 스위칭소자를 적용한 경우라도 동작시의 특성열화를 억제하여 비교적 장시간에 걸쳐서 양호하게 소정의 타이밍으로 출력신호를 출력할 수 있는 이점을 갖는다.

상기 이점을 얻기 위해 본 발명에 있어서의 시프트레지스터회로는, 종속접속된 복수의 신호홀딩회로를 구비하고, 상기 각 신호홀딩회로는 입력신호가 인가되며, 해당 입력신호를 받아들여 홀딩하는 입력제어회로와, 제 1 제어클럭신호가 인가되고, 홀딩된 상기 입력신호 및 상기 제 1 제어클럭신호의 타이밍에 따른 출력신호를 출력하는 출력제어회로와, 리셋신호가 인가되며, 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 리셋제어회로를 구비하고, 상기 출력신호가 종료되는 타이밍은 상기 리셋신호의 인가개시타이밍보다 전에 설정되어 있다.

상기 각 신호홀딩회로는 또한 제 2 제어클럭신호가 인가되고, 상기 입력제어회로에 홀딩된 상기 입력신호 및 해당 제 2 제어클럭신호의 타이밍에 따른 시프트신호를 출력하며, 다음단의 상기 신호홀딩회로에 상기 입력신호로서 공급하는 전송제어회로를 구비한다. 또 다음단의 상기 신호홀딩회로의 상기 전송제어회로에 의해 생성된 상기 시프트신호가 상기 리셋제어회로에 있어서의 상기 리셋신호로서 입 력되고, 상기 리셋신호는 상기 제 2 제어클럭신호의 반전위상으로 되는 타이밍으로 입력된다.

상기 제 1 제어클럭신호 및 제 2 제어클럭신호는 제 1 신호레벨과 제 2 신호레벨을 갖고, 상기 출력제어회로에 있어서의 상기 출력신호는 상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 설정된 타이밍에 따라서 출력되며, 상기 제 1 제어클럭신호의 신호레벨은 상기 리셋제어회로에 의해 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 동작의 개시타이밍보다도 먼저 상기 제 2 신호레벨로 변화하도록 설정되어 있다.

예를 들면 상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭과, 상기 제 2 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭은 동일하며, 상기 제 2 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하는 타이밍보다 먼저 상기 제 1 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하도록 설정되어 있다. 또는 상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭은 상기 제 2 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭보다도 짧게 설정되며, 상기 제 2 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하는 타이밍보다 먼저 상기 제 1 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하도록 설정되어 있다.

상기 복수단의 신호홀딩회로 중, 홀수단째의 상기 신호홀딩회로에는 상기 제 1 제어클럭신호 및 제 2 제어클럭신호가 공급되고, 짝수단째의 상기 신호홀딩회로에는 상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호의 각각 반전위상로 되는 제 3 제어클럭신호 및 제 4 제어클럭신호가 공급된다.

상기 입력제어회로는 적어도 전류로의 일단측 및 제어단자에 상기 입력신호가 공급되는 동시에, 타단측에 제 1 접점이 접속된 제 1 스위치회로를 구비하며, 상기 출력제어회로는 적어도 전류로의 일단측에 상기 제 1 제어클럭신호가 공급되는 동시에, 타단측에 상기 출력신호가 출력되는 제 2 접점이 접속되고, 제어단자에 상기 제 1 접점이 접속된 제 2 스위치회로와, 전류로의 일단측에 상기 전원전압이 접속되는 동시에, 타단측에 상기 제 2 접점이 접속되며, 제어단자에 상기 제 1 접점의 전위의 반전전위가 인가되는 제 3 스위치회로를 구비하고, 상기 리셋제어회로는 적어도 전류로의 일단측에 상기 제 1 접점이 접속되는 동시에, 타단측에 상기 전원전압이 접속되며, 제어단자에 상기 리셋신호가 공급되는 제 4 스위치회로를 구비하고, 상기 전송제어회로는 적어도 전류로의 일단측에 상기 제 2 제어클럭신호가 공급되는 동시에, 타단측에 상기 시프트신호가 출력되는 제 3 접점이 접속되며, 제어단자에 상기 제 1 접점이 접속된 제 5 스위치회로와, 전류로의 일단측에 소정의 전원전압이 접속되는 동시에, 타단측에 상기 제 3 접점이 접속되며, 제어단자에 상기 제 1 접점의 전위의 반전전위가 인가되는 제 6 스위치회로를 구비한다.

상기 출력제어회로는 적어도 상기 출력신호의 출력기간에 있어서만 상기 제 2 스위치회로가 온 동작하며, 상기 출력신호가 상기 제 2 접점을 통해 출력되고, 상기 출력신호의 비출력기간에 있어서는 상기 제 3 스위치회로가 온 동작하며, 상기 출력신호가 상기 제 2 접점을 통해 출력된다.

상기 각 신호홀딩회로는 단일의 채널극성을 갖는 전계효과형 트랜지스터로 이루어지는 복수의 스위치회로를 포함하여 구성되고, 상기 전계효과 트랜지스터는 예를 들면, 비정질실리콘으로 이루어지는 반도체재료를 이용한 박막트랜지스터나 산화아연으로 이루어지는 반도체재료를 이용한 박막트랜지스터이다.

상기 이점을 얻기 위해 본 발명에 있어서의 구동제어장치는, 복수의 화소가 2차원 배열된 화소어레이의 각 행의 화소를 선택상태로 설정하는 주사신호를 차례차례 출력하는 구동제어장치에 있어서, 종속접속된 복수의 신호홀딩회로로 이루어지는 시프트레지스터회로를 구비하고, 상기 각 신호홀딩회로는 입력신호가 인가되며, 해당 입력신호를 받아들여 홀딩하는 입력제어회로와, 제 1 제어클럭신호가 인가되며, 홀딩된 상기 입력신호 및 상기 제 1 제어클럭신호의 타이밍에 따른 상기 주사신호로 되는 출력신호를 출력제어회로와, 리셋신호가 인가되고, 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 리셋제어회로를 구비하며, 상기 출력신호가 종료되는 타이밍은 상기 리셋신호의 인가개시타이밍보다 전에 설정되어 있다.

상기 구동제어장치는 상기 화소어레이의 홀수행째의 상기 화소에 상기 주사신호를 차례차례 출력하는 제 1 구동제어부와, 상기 화소어레이의 짝수행째의 상기 화소에 상기 주사신호를 차례차례 출력하는 제 2 구동제어부를 구비한다.

상기 각 신호홀딩회로는 또한 제 2 제어클럭신호가 인가되고, 상기 입력제어회로에 홀딩된 상기 입력신호 및 해당 제 2 제어클럭신호의 타이밍에 따른 시프트신호를 출력하며, 다음단의 상기 신호홀딩회로에 상기 입력신호로서 공급하는 전송제어회로를 구비한다. 또 다음단의 상기 신호홀딩회로의 상기 전송제어회로에 의 해 생성된 상기 시프트신호가 상기 리셋제어회로에 있어서의 상기 리셋신호로서 입력된다.

상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호는 제 1 신호레벨과 제 2 신호레벨을 갖고, 상기 출력제어회로에 있어서의 상기 출력신호는 상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 설정된 타이밍에 따라서 출력되며, 상기 제 1 제어클럭신호의 신호레벨은 상기 리셋제어회로에 의해 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 동작의 개시타이밍보다도 먼저 상기 제 2 신호레벨로 변화하도록 설정되어 있다.

예를 들면 상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭과, 상기 제 2 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭은 동일하며, 상기 제 2 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하는 타이밍보다 먼저 상기 제 1 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하도록 설정되어 있다. 또는 상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭은 상기 제 2 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭보다도 짧게 설정되고, 상기 제 2 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하는 타이밍보다 먼저 상기 제 1 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하도록 설정되어 있다.

상기 복수단의 신호홀딩회로 중, 홀수단째의 상기 신호홀딩회로에는 상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호가 공급되고, 짝수단째의 상기 신호홀딩회로에는 상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호의 각각 반전위상으로 되는 제 3 제어클럭신호 및 제 4 제어클럭신호가 공급된다.

상기 각 신호홀딩회로는 단일의 채널극성을 갖는 전계효과형 트랜지스터로 이루어지는 복수의 스위치회로를 포함하여 구성되고, 상기 복수의 화소의 각각은 단일한 채널극성을 갖는 적어도 1개의 전계효과형 트랜지스터로 이루어지는 스위치회로를 포함한 구성을 갖고, 상기 구동제어장치는 상기 화소어레이가 형성된 기판상에 일체적으로 설치되어 있다.

상기 화소어레이 및 상기 구동제어장치를 구성하는 상기 전계효과형 트랜지스터는 예를 들면 비정질실리콘으로 이루어지는 반도체재료를 이용한 박막트랜지스터나 산화아연으로 이루어지는 반도체재료를 이용한 박막트랜지스터이다.

상기 화소어레이는 복수의 표시화소가 2차원 배열된 표시화소어레이 또는 복수의 판독화소가 2차원 배열된 판독화소어레이이다.

이하, 본 발명에 관련되는 시프트레지스터회로 및 그 구동제어방법 및 해당 시프트레지스터회로를 구비하는 구동제어장치에 대해서 도면에 나타내는 실시형태에 의거하여 설명한다.

<시프트레지스터회로>

우선, 본 발명에 관련되는 시프트레지스터회로의 전체 구성에 대해서 도면을 참조하여 설명한다.

도 1은 본 발명에 관련되는 시프트레지스터회로의 한 실시형태를 나타내는 개략구성도이다.

여기에서는 설명의 형편상 시프트레지스터회로를 구성하는 복수단(n단;n은 4이상의 정수)의 시프트블록 중, 편의적으로 <k>단째∼<k+3>단째(1 □k, k+3 □n)의 4단만을 나타내고, <k>단째의 시프트블록을 중심으로 하여 구성을 설명한다.

도 1에 나타내는 바와 같이, 본 실시형태에 관련되는 시프트레지스터회로는 복수단의 시프트블록(신호홀딩회로)(SBA(1)∼SBA(n))을 구비하고, 각 단의 시프트블록(SBA(k))의 입력단자(IN)에 전단의 시프트블록(SBA(k-1))의 출력단자(OUTS)로부터 출력되는 출력신호가 시프트신호(입력신호)(SF(k-1))로서 입력된다. 또한 시프트블록(SBA(k))이 초단의 시프트블록(SBA(1))인 경우에는 외부로부터 스타트신호(입력신호)(ST)가 공급된다.

해당 출력단자(OUTS)로부터 출력되는 출력신호가 시프트신호(SF(k))로서 다음단의 입력단자(IN)에 차례차례 입력된다.

또 출력단자(OUTG)로부터 출력되는 출력신호가 외부출력신호(출력신호)(GS(k))로서 꺼내어진다.

또 각 시프트블록(SBA(k))은 다음단의 시프트블록(SBA(k+1))의 출력단자(OUTS)로부터 출력되는 시프트신호(SF(k+1))가 리셋신호로서 입력되는(시프트블록(SBA(k))이 최종단의 시프트블록(SBA(n))인 경우에는 리셋신호(RED)가 외부로부터 공급된다) 리셋단자(RST)를 구비하고 있다.

또 각 시프트블록(SBA(1)∼SBA(n))은 해당 시프트블록(SBA(k))의 단수(몇 단째인가)에 따라서 각각 위상이 다른 2종류(2상)의 제어클럭신호(CKA 및 CKB, 또는 CKC 및 CKD)가 개별로 공급되는 클럭단자(TCA, TCB)를 구비하고 있다.

구체적으로는 예를 들면 홀수단째의 시프트블록(SBA(k))에는 클럭단자(TCA)에 제어클럭신호(CKA)가 공급되는 동시에, 클럭단자(TCB)에는 제어클럭신호(CKB)가 공급된다. 한편, 짝수단째의 시프트블록(SBA(k+1))에는 클럭단자(TCA)에 제어클럭신호(CKC)가 공급되는 동시에, 클럭단자(TCB)에는 제어클럭신호(CKD)가 공급된다.

여기에서 제어클럭신호 CKA와 CKC는 위상이 서로 반전관계를 갖도록 설정되며, 제어클럭신호 CKB와 CKD는 위상이 서로 반전관계를 갖도록 설정되어 있다. 또한 제어클럭신호 상호의 위상차나 상승(rising), 하강(falling) 타이밍에 대해서는 후술하는 구동제어방법에 있어서 자세하게 설명한다.

(시프트블록의 회로구성)

이어서 본 실시형태에 관련되는 시프트레지스터회로에 적용되는 각 시프트블록의 구체적인 회로구성에 대해서 도면을 참조하여 설명한다.

도 2는 본 실시형태에 관련되는 시프트레지스터회로에 적용되는 시프트블록의 일례를 나타내는 기능블록도이다.

도 3은 본 실시형태에 관련되는 시프트레지스터회로에 적용되는 시프트블록의 구체적인 회로구성도이다.

또한 홀수단째의 시프트블록과 짝수단째의 시프트블록은 상기한 바와 같이 공급되는 제어클럭신호의 위상이 반전한 관계로 설정되어 있을 뿐으로 회로구성은 동일하기 때문에 여기에서는 제어클럭신호(CKA 및 CKB)에 의거하여 동작하는 홀수단째의 시프트블록의 예로서 <k>단째의 시프트블록만을 나타내어 설명한다. 따라서 짝수단째의 시프트블록에 있어서는 도 2 중에 나타내는 바와 같이, 제어클럭신 호(CKA 및 CKB)를 각각 제어클럭신호(CKC 및 CKD)로 바꿔 읽는 것으로 한다.

도 2에 나타내는 바와 같이, 본 실시형태에 관련되는 시프트블록(SBA(k))은, 개략 도시를 생략한 전단의 시프트블록(SBA(k-1))으로부터 입력단자(IN)에 입력되는 시프트신호(SF(k-1))에 의거하여 해당 시프트신호(SF(k-1))를 받아들여 홀딩하는 동시에, 도시를 생략한 다음단의 시프트블록(SBA(k+1))으로부터 리셋단자(RST)에 입력되는 시프트신호(SF(k+1))에 의거하여 상기 홀딩한 시프트신호(SF(k-1))를 소거(신호레벨을 리셋)하는 신호홀딩·소거부(입력제어회로, 리셋제어회로)(10)와, 해당 신호홀딩·소거부(10)에 홀딩된 시프트신호(SF(k-1))에 의거하는 신호레벨을 반전처리하는 레벨반전부(20)와, 상기 시프트신호(SF(k-1))의 비반전신호레벨 및 반전신호레벨, 제어클럭신호(제 1 제어클럭신호)(CKB)에 의거하여 외부출력신호(GS(k))를 생성하며, 출력단자(OUTG)를 통하여 출력하는 출력측 푸시풀 회로부(출력제어회로)(30)와, 신호홀딩·소거부(10)에 홀딩된 시프트신호(SF(k-1))의 신호레벨(비반전신호레벨) 및 레벨반전부(20)에 의해 반전처리된 신호레벨(반전신호레벨), 제어클럭신호(제 2 제어클럭신호)(CKA)에 의거하여 시프트신호(SF(k))를 생성하며, 출력단자(OUTS)를 통하여 다음단의 시프트블록(SBA(k+1))에 출력하는 전송측 푸시풀 회로부(전송제어회로)(40)를 구비한 구성을 가지고 있다.

구체적으로는 시프트블록(SBA(k))은 예를 들면 도 3에 나타내는 바와 같이, 8개의 박막트랜지스터(전계효과형 트랜지스터)(Tr11∼Tr18)을 이용하여 구성할 수 있다. 즉, 상기 신호홀딩·소거부(10)는 게이트단자 및 드레인단자가 입력단자(IN)에 접속되고, 소스단자가 접점(N11)(제 1 접점)에 접속된 박막트랜지스터(제 1 스위치회로)(Tr11)와, 게이트단자가 리셋단자(RST)에 접속되며, 소스단자가 접점(N11)에, 드레인단자가 저전위전압(전원전압)(Vss)에 접속된 박막트랜지스터(제 4 스위치회로)(Tr12)를 가지고 구성되어 있다.

또 레벨반전부(20)는 게이트단자 및 드레인단자가 고전위전압(Vdd)에 접속되고, 소스단자가 접점(N12)에 접속된 박막트랜지스터(Tr13)와, 게이트단자가 접점(N11)에 접속되며, 드레인단자 및 소스단자가 접점(N12) 및 저전위전압(Vss)에 각각 접속된 박막트랜지스터(Tr14)를 가지고 구성되어 있다.

출력측 푸시풀 회로부(30)는 게이트단자가 접점(N11)에 접속되고, 드레인단자 및 소스단자가 클럭단자(TCB) 및 접점(N14)(출력단자(OUTG); 제 2 접점)에 각각 접속된 박막트랜지스터(제 2 스위치회로)(Tr17)와, 게이트단자가 접점(N12)에 접속되며, 드레인단자 및 소스단자가 접점(N14) 및 저전위전압(Vss)에 각각 접속된 박막트랜지스터(제 3 스위치회로)(Tr18)를 가지고 구성되어 있다.

전송측 푸시풀 회로부(40)는 게이트단자가 접점(N11)에 접속되고, 드레인단자 및 소스단자가 클럭단자(TCA) 및 접점(N13)(출력단자(OUTS); 제 3 접점)에 각각 접속된 박막트랜지스터(제 5 스위치회로)(Tr15)와, 게이트단자가 접점(N12)에 접속되며, 드레인단자 및 소스단자가 접점(N13) 및 저전위전압(Vss)에 각각 접속된 박막트랜지스터(제 6 스위치회로)(Tr16)를 가지고 구성되어 있다.

즉, 본 실시형태에 관련되는 시프트블록(SBA(k))에 있어서는 제어클럭신호(CKB)에 의거하는 타이밍으로 외부출력신호(GS(k))를 출력하는 주사용(주사신호출력용)의 출력측 푸시풀 회로부(30)와, 제어클럭신호(CKA)에 의거하는 타이밍으로 다음단의 시프트블록(SBA(k+1))에 시프트신호(SF(k))를 출력하는 전송용(전송신호출력용)의 전송측 푸시풀 회로부(40)를 출력부에 구비하는 구성을 가지고 있다.

여기에서 상기한 시프트블록(SBA(k))을 구성하는 박막트랜지스터(Tr11∼Tr18)로서 절연성 기판상에 형성된 동일채널형(여기에서는 n채널형)의 박막트랜지스터를 적용할 수 있어 이 박막트랜지스터로서 예를 들면 비정질실리콘이나 산화아연 등의 반도체재료로 이루어지는 박막트랜지스터를 적용할 수 있다. 이에 따라 이미 제조기술이 확립된 제조프로세스를 적용하여 소자특성이 균일한 박막트랜지스터를 형성할 수 있으므로 비교적 저렴한 가격으로 동작특성에 뛰어난 시프트레지스터회로를 실현할 수 있다.

(시프트레지스터회로의 구동제어방법)

다음으로 상기한 바와 같은 구성을 갖는 시프트레지스터회로의 구동제어동작(구동제어방법)에 대해서 설명한다.

도 4는 본 실시형태에 관련되는 시프트레지스터회로에 적용되는 시프트블록의 구동제어동작을 나타내는 타이밍차트이다.

도 4에 나타내는 바와 같이, 본 실시형태에 관련되는 각 시프트블록(SBA(k))의 구동제어동작은 크게 나누어서 전단의 시프트블록(SBA(k-1))으로부터 출력되는 시프트신호(SF(k-1))(또는 스타트신호(ST))를 받아들여 홀딩하는 신호받아들임·홀딩동작(받아들임·홀딩동작기간<S0>∼<S1>)과, 해당 시프트신호(SF(k-1))에 의거하여 소정의 신호레벨을 갖는 시프트신호(SF(k))를 생성하여 다음단의 시프트블록(SBA(k+1))에 출력하는 신호출력동작(출력동작기간<S1>∼<S2>)과 다음단의 시프트 블록(SBA(k+1))으로부터 출력되는 시프트신호(SF(k+1))에 의거하여 상기 받아들여 홀딩한 신호레벨을 리셋(로우레벨상태로 초기화)하는 신호리셋동작(리셋동작기간<S2>∼<S3>)을 갖고, 이들의 동작을 차례차례 실행하도록 구성되어 있다.

여기에서 외부출력신호(GS(k))의 생성, 출력동작은 후술하는 바와 같이, 적어도 상기 시프트신호(SF(k))의 출력동작기간에 해당 동작기간의 일부가 시간적으로 겹치도록(중복한다) 설정된다.

이하에 도 4에 나타내는 소정의 신호폭(Tw) 및 신호주기 Fa(=2 ×Tw)를 갖는 제어클럭신호(CKA)를 기준으로 한 각 시프트블록(SBA(k))의 구체적인 구동제어동작을 설명한다.

a) 신호받아들임·홀딩동작(받아들임·홀딩동작 기간<S0>∼<S1>)

신호받아들임·홀딩동작에 있어서는 우선, 도 3에 나타낸 회로구성이 소정의 초기상태에 있는 것으로 한다. 이 초기상태는 적어도 접점(N11)의 전위(V(N11))가 로우레벨(L)로 설정되는 동시에, 다음단의 시프트블록(SBA(k+1))으로부터 출력되는 시프트신호(SF(k+1))가 로우레벨로 설정되어 리셋단자(RST)에 인가된 상태이다.

이 상태에서 전단의 시프트블록(SBA(k-1))으로부터 출력되는 하이레벨(H)의 시프트신호(SF(k-1))(또는, 스타트신호(ST))가 입력단자(IN)에 인가됨으로써, 신호 홀딩·소거부(10)를 구성하는 박막트랜지스터(Tr11)가 온 동작한다.

여기에서 상기 초기상태에 있어서는 시프트신호(SF(k+1))가 로우레벨로 설정되어 있음으로써, 박막트랜지스터(Tr12)는 오프 동작하는 한편, 접점(N11)의 전위(V(N11))가 로우레벨로 설정되어 있음으로써, 박막트랜지스터(Tr14, Tr15, Tr17)가 오프 동작하는 동시에, 박막트랜지스터(Tr13, Tr16, Tr18)가 온 동작하므로, 시프트신호(SF(k)) 및 외부출력신호(GS(k))는 제어클럭신호(CKA, CKB)의 신호레벨에 관계없이 로우레벨로 설정된다.

이에 따라, 시프트신호(SF(k-1))가 박막트랜지스터(Tr11)를 통하여 접점(N11)에 받아들여지고, 해당 접점(N11)의 전위(V(N11))는 시프트신호(SF(k-1))의 신호레벨에 따른 하이레벨 상태에 변화한다. 또, 레벨반전부(20)를 구성하는 박막트랜지스터(Tr14)가 온 동작함으로써, 접점(N12)의 전위(V(N12))는 저전위전압(Vss)에 따른 로우레벨 상태로 변화한다.

따라서, 전송측 푸시풀 회로부(40)를 구성하는 박막트랜지스터(Tr15) 및 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr17)가 온 동작하고, 전송측 푸시풀 회로부(40)를 구성하는 박막트랜지스터(Tr16) 및 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr18)가 오프 동작하게 되므로, 제어클럭신호(CKA 및 CKB)의 신호레벨에 따라 접점(N13) 및 접점(N14)의 전위(V(N13), V(N14))가 설정되게 된다.

여기에서 받아들임·홀딩동작기간의 초기단계(<S0>∼<S1b>)에 있어서는 제어클럭신호(CKA 및 CKB)는 어느 것이나 로우레벨로 설정되어 있으므로, 로우레벨의 시프트신호(SF(k))가 출력단자(OUTS)를 통하여 다음단의 시프트블록(SBA(k+1))에 출력되는 동시에, 로우레벨의 외부출력신호(GS(k))가 출력단자(OUTG)를 통하여 출력된다.

그리고, 본 실시형태에 관련되는 시프트블록의 구동제어동작에 있어서는 상 기 제어클럭신호(CKA 및 CKB)가 동일한 신호폭(Tw) 및 신호주기(Fa)를 가지도록 설정되어 있는 동시에, 이 받아들임·홀딩동작기간<S0>∼<S1>의 종반(終盤)단계에 있어서, 제어클럭신호(CKB)가 제어클럭신호(CKA)보다도 빠른 타이밍<S1b>으로 하이레벨로 상승함으로써, 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr17) 및 출력단자(OUTG)를 통하여, 하이레벨의 외부출력신호(GS(k))가 출력되는 신호출력상태로 이행한다.

즉, 받아들임·홀딩동작기간<S0>∼<S1>에 있어서는 타이밍<S0>∼<S1>의 기간 중, 출력단자(OUTS)로부터 로우레벨의 시프트신호(SF(k))만이 출력되는 동시에, 출력단자(OUTG)로부터는 타이밍<S0>∼<S1b>의 기간만, 로우레벨의 외부출력신호(GS(k))가 출력되어 타이밍<S1b>∼<S1>의 기간에서는 하이레벨의 외부출력신호(GS(k))가 출력된다.

b) 신호출력동작(출력동작기간<S1>∼<S2>)

이어서, 신호출력동작에 있어서는 제어클럭신호(CKA)가 하이레벨로 변화하는 타이밍<S1>에 동기하여 입력단자(IN)에 인가되는 시프트신호(SF(k-1))가 로우레벨로 설정(공급이 차단)되어 박막트랜지스터(Tr11)가 오프 동작함으로써, 접점(N11)의 전위(V(N11))가 하이레벨측에 홀딩되는 동시에, 접점(N12)의 전위(V(N12))가 로우레벨측에 홀딩된다. 이에 따라, 상기한 받아들임·홀딩동작 기간과 동등하게, 박막트랜지스터(Tr15 및 Tr17)가 온 상태를 홀딩하고, 박막트랜지스터(Tr16 및 Tr18)가 오프 상태를 홀딩하게 된다.

여기에서 출력동작기간의 초기단계(<S1>∼<S2b>)에 있어서는 제어클럭신호 (CKA 및 CKB)는 어느 것이나 하이레벨로 설정되므로, 전송측 푸시풀 회로부(40)를 구성하는 박막트랜지스터(Tr15) 및 출력단자(OUTS)를 통하여 하이레벨의 시프트신호(SF(k))가 출력되는 동시에, 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr17) 및 출력단자(OUTG)를 통하여 하이레벨의 외부출력신호(GS(k))가 출력된다.

이에 따라, 도시를 생략 한 다음단의 시프트블록(SBA(k+1))의 입력단자(IN)에 하이레벨의 시프트신호(SF(k))가 인가되어 상기한 신호받아들임·홀딩동작(받아들임·홀딩동작기간)과 마찬가지로, 다음단의 시프트블록(SBA(k+1))에 있어서 해당 신호레벨이 받아들여 홀딩되고, 해당 시프트블록(SBA(k+1))의 출력동작기간(후술하는 시프트블록(SBA(k))의 리셋동작기간에 상당한다)에 제어클럭신호(제 3 제어클럭신호)(CKC)가 하이레벨로 설정됨으로써, 하이레벨의 시프트신호(SF(k+1))가 생성, 출력된다. 이 시프트신호(SF(k+1))는 후술하는 리셋동작기간에 있어서, 시프트블록(SBA(k))의 리셋단자(RST)에 리셋신호로서 인가된다.

그리고 본 실시형태에 관련되는 시프트블록의 구동제어동작에 있어서는 특히 이 출력동작기간<S1>∼<S2> 중에 제어클럭신호(CKB)가 제어클럭신호(CKA)보다 빠른 타이밍<S2b>로 로우레벨(제 2 신호레벨)로 하강함으로써, 타이밍<S2b>로 외부출력신호(GS(k))가 로우레벨이 된다.

즉, 출력동작기간에 있어서는 타이밍<S1>∼<S2>의 기간 중, 출력단자(OUTS)로부터 하이레벨의 시프트신호(SF(k))만이 출력되는 동시에, 출력단자(OUTG)로부터는 타이밍<S1>∼<S2b>의 기간만, 하이레벨(제 1 신호레벨)의 외부출력신호(GS(k)) 가 출력되고, 타이밍<S2b>∼<S2>의 기간에서는 로우레벨의 외부출력신호(GS(k))가 출력된다. 환언하면, 시프트신호(SF(k))는 타이밍<S1>∼<S2>의 기간 중에 출력동작이 실행되고, 외부출력신호(GS(k))는 타이밍<S1b>∼<S2b>의 기간 중에 출력동작이 실행된다.

c) 신호리셋동작(리셋동작기간<S2>∼<S3>)

이어서, 신호리셋동작에 있어서는 제어클럭신호(CKA)가 로우레벨로 하강하는 타이밍<S2>에 동기하여 다음단의 시프트블록(SBA(k+1))의 클럭단자(TCA)에 공급되는 제어클럭신호(CKC)가 하이레벨로 상승함으로써, 시프트블록(SBA(k+1))의 출력단자(OUTS)로부터 하이레벨의 시프트신호(SF(k+1))가 출력되어 시프트블록(SBA(k))의 리셋단자(RST)에 리셋신호로서 인가된다.

　이에 따라, 박막트랜지스터(Tr11)가 오프 상태를 홀딩하는 동시에, 박막트랜지스터(Tr12)가 온 동작함으로써, 접점(N11)의 전위(V(N11))는 저전위 전압(Vss)에 따른 로우레벨 상태로 변화한다. 또, 레벨반전부(20)를 구성하는 박막트랜지스터(Tr14)가 오프 동작함으로써, 접점(N12)의 전위(V(N12))는 고전위전압(Vdd)에 따른 하이레벨 상태로 변화한다.

따라서, 전송측 푸시풀 회로부(40)를 구성하는 박막트랜지스터(Tr15) 및 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr17)가 오프 동작하고, 전송측 푸시풀 회로부(40)를 구성하는 박막트랜지스터(Tr16) 및 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr18)가 온 동작하게 되므로, 접점(N13) 및 접점(N14)의 전위(V(N13), V(N14))는 저전위전압(Vss)에 따른 로우레벨 상태로 설정되 고, 로우레벨의 시프트신호(SF(k))가 출력단자(OUTS)를 통하여 출력되는 동시에, 로우레벨의 외부출력신호(GS(k))가 출력단자(OUTG)를 통하여 출력된다.

즉, 출력단자(OUTS)로부터 출력되는 시프트신호(SF(k))는 타이밍<S2> 이후, 로우레벨로 설정되고, 출력단자(OUTG)로부터 출력되는 외부출력신호(GS(k))는 상기 출력동작기간<S1>∼<S2> 중의 타이밍<S2b> 이후, 로우레벨로 설정된다.

이와 같이, 리셋신호인 다음단의 시프트블록(SBA(k+1))의 시프트신호 (SF(k+1))가 하이레벨로 상승하는 타이밍(즉, 제어클럭신호(CKA)의 하강에 동기하여 실행되는 리셋동작기간의 개시타이밍<S2>)보다도 먼저 제어클럭신호(CKB)를 로우레벨로 하강하고, 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr17)를 통하여 외부출력신호(GS(k))를 로우레벨로 하강시킴으로써, 외부출력신호(GS(k))의 하강시의 신호특성(하강특성)이 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr18)의 소자특성의 열화의 영향을 받는 것이 억제된다.

보다 구체적으로 설명하면, 제어클럭신호(CKA와 CKB)(또는, 제어클럭신호(CKC, CKD)(제 4 제어클럭신호))의 하강타이밍이 동일하게 설정되고(또는, 단일의 제어클럭신호로 이루어지고), 시프트신호(SF(k))와 외부출력신호(GS(k))가 동시에 출력되는 구성을 검증한 경우, 외부출력신호(GS(k))의 하강동작은 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr18)의 온, 오프 동작에 의해 제어되게 된다.

여기에서 박막트랜지스터(Tr18)의 동작상태는 하이레벨의 외부출력신호(GS(k))를 출력하는 짧은 기간만 오프 상태가 되고, 그 이외의 기간에 있어서는 로 우레벨의 외부출력신호(GS(k))를 출력하기(또는, 외부출력신호(GS(k))를 출력하지 않는다)위해 온 상태를 장시간에 걸쳐 홀딩하게 되(온 동작기간이 매우 길다)므로 해당 박막트랜지스터(Tr18)는 시간경과에 따른 소자특성의 열화가 생기기 쉽다.

그 때문에, 소자특성의 열화에 따라 박막트랜지스터(Tr18)의 온 저항이 높아지면, 외부출력신호(GS(k))를 하이레벨로부터 로우레벨로 변화시킬(하강의)시에 접점(N14)(출력단자(OUTG))에 대해서 신속하게 저전위전압(Vss)을 인가할 수 없게 되며, 외부출력신호(GS(k))의 하강시의 신호파형에 둔화가 생기고, 신호레벨이 충분히 저전위전압(Vss)(로우레벨)에까지 내려가지 않는 현상이나 신호가 지연하는 현상이 발생하여 이른바 크로스토크나 인접하는 행의 계조신호(표시데이터)의 일부가 기입되어 버림으로써 본래의 표시계조로부터 어긋남을 일으키는 표시간섭이 발생한다고 하는 문제를 가지고 있다.

이것에 대해, 본 발명의 구성에 있어서는 외부출력신호(GS(k))를 생성, 출력하는 출력측 푸시풀 회로부(30)와 주사신호(SF(k))를 생성, 출력하는 전송측 푸시풀 회로부(40)에 각각 개별의 제어클럭신호(CKB 및 CKA)(또는, 제어클럭신호(CKD 및 CKC))를 공급하도록 구성하는 동시에, 외부출력신호(GS(k))의 신호레벨을 제어하는 제어클럭신호(CKB)(또는, 제어클럭신호(CKD))의 하강타이밍을 신호리셋동작의 개시타이밍<S2>보다도 빠르게 하도록 설정하고 있다(타이밍<S2b>). 여기에서 신호리셋동작의 개시타이밍<S2>은, 도 4에 나타내는 바와 같이, 리셋신호로 되는 시프트신호(SF(k+1))의 상승타이밍인 동시에, 제어클럭신호(CKC)의 상승타이밍, 또는, 제어클럭신호(CKC)와 반전관계에 있는 제어클럭신호(CKA)의 하강타이밍이기도 하 다.

이에 따르면, 외부출력신호(GS(k))의 하강동작은 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr18)가 아니고, 제어클럭신호(CKB)가 공급되는 박막트랜지스터(Tr17)에 의해 제어되게 되며, 또한 해당 박막트랜지스터(Tr17)는 하이레벨의 외부출력신호(GS(k))를 출력하는 짧은 기간만 온 상태가 되고, 그 이외의 기간에 있어서는 오프 상태를 장시간에 걸쳐 홀딩하게 되므로(온 동작기간이 매우 짧다), 상기한 박막트랜지스터(Tr18)에 비교하여 시간경과에 따른 소자특성의 열화가 생기기 어렵다.

따라서, 시프트레지스터회로를 장시간 구동한 후에 있어서도, 박막트랜지스터(Tr17)의 온 저항이 비교적 낮은 상태가 유지되므로, 제어클럭신호(CKB)(또는 제어클럭신호(CKD))의 하강에 동반하여 외부출력신호(GS(k))가 신속하게 로우레벨로 하강하게 되며, 신호특성의 열화를 억제할 수 있다. 이에 따라, 전자이동도가 낮고, 소자특성의 시간경과에 따른 변화가 비교적 현저한 비정질실리콘 트랜지스터 등이어도 상기 시프트블록(SBA(k))의 각 박막트랜지스터(Tr11∼Tr18)에 양호하게 적용할 수 있다.

　그리고 상기한 바와 같은 각 시프트블록(SBA(k))에 있어서의 일련의 구동제어동작을 인접하는 시프트블록 상호로 출력동작기간과 받아들임·홀딩동작기간이 동기하도록 실행함으로써, 제어클럭신호(CKA 및 CKB) 및 제어클럭신호(CKC 및 CKD)의 신호주기에 의거하여 각 시프트블록(SBA(k)) 사이에서 시프트신호(SF(k))를 차례차례 전송(시프트) 하면서 양호한 외부출력신호(GS(k))를 차례차례 출력할 수 있 는 시프트레지스터회로를 실현할 수 있다.

　또한 본 실시형태에 있어서는 제어클럭신호(CKA 및 CKB)(또는, 제어클럭신호(CKC 및 CKD))를 동일한 신호폭(Tw)의 펄스신호로 하고, 제어클럭신호(CKB)(또는 제어클럭신호(CKD))의 상승 및 하강 타이밍을 제어클럭신호(CKA)(또는 제어클럭신호(CKC))의 상승 및 하강 타이밍(즉, 하이레벨의 리셋신호의 입력타이밍)보다도 빠르게 하도록 위상을 옮겨 설정한 경우에 대해 설명했지만, 본 발명은 이것으로 한정되는 것은 아니고, 제어클럭신호(CKA와 CKB)(또는 제어클럭신호(CKC과 CKD))의 신호폭을 다르게 하도록 설정한 것이어도 좋다.

요컨대, 본 발명의 기술 사상은, 외부출력신호의 하강특성의 열화를 억제하는 것을 목적으로 하여 적어도 제어클럭신호(CKB)(또는, 제어클럭신호(CKD))의 하강 타이밍이 신호리셋동작의 개시타이밍(즉, 다음단의 시프트블록(SBA(k+1))으로부터의 시프트신호(SF(k+1))의 출력 타이밍；제어클럭신호(CKC)의 상승 타이밍)보다도 빠르게 되도록 설정되어 있으면 좋기 때문에, 예를 들면, 제어클럭신호(CKA)(또는 제어클럭신호(CKC))의 신호폭에 비교하여 제어클럭신호(CKB)(또는 제어클럭신호 (CKD))의 신호폭을 좁게(하이레벨 기간을 짧게) 설정하는 것이어도 좋고, 이에 따라, 외부출력신호(GS(k))의 출력기간을 짧게 하여 시프트레지스터회로의 소비전력을 삭감할 수 있다.

　또, 본 실시형태에 있어서는 시프트레지스터회로의 각 시프트블록을 구성하는 박막트랜지스터로서 n채널형의 박막트랜지스터를 적용한 경우에 대해 설명했지만, 본 발명은 이것에 한정되는 것은 아니고, 모두 p채널형의 박막트랜지스터를 적용한 구성을 가지는 것이어도 좋다. 이 경우, 시프트레지스터회로의 각 시프트블록에 공급되는 제어클럭신호(CKA∼CKD) 및 스타트신호(ST), 시프트신호(SF(k)), 외부출력신호(GS(k))는 어느 것이나 하이레벨과 로우레벨이 반전한 신호레벨로 설정되게 된다.

　다음으로, 본 실시형태에 관련되는 시프트레지스터회로의 적용예에 대해서, 도면을 참조하여 자세하게 설명한다. 여기에서는 상기한 구성을 가지는 시프트레지스터회로를 적용 가능한 화상표시장치의 구성예에 대해 설명한다.

<제 1 적용예>

도 5는 본 발명과 관련되는 시프트레지스터회로를 주사드라이버(구동제어장치)에 적용한 화상표시장치의 전체 구성을 나타내는 개략구성도이다.

도 6a, b는 제 1 적용예에 관련되는 화상표시장치의 표시패널을 구성하는 표시화소의 구성예를 나타내는 개략회로도이다.

　도 5에 나타내는 바와 같이, 본 적용예와 관련되는 화상표시장치(100)는 크게 나누어서 표시화소(EM)가 2차원 배열되고, 액티브매트릭스 구동방식에 대응한 표시패널(표시화소어레이)(110)과, 표시패널(110)에 배열된 표시화소(EM)를 행방향(도면, 좌우방향)으로 접속하여 연장하는 주사라인 중, 홀수번째의 주사라인(이하, 편의적으로 「홀수측 라인」이라고 적는다)(SLo)에만 접속되고, 해당 홀수행의 각 표시화소(EM)를 차례차례 선택상태로 설정(주사)하는 홀수라인용 주사드라이버(제 1 구동제어부)(120L)와, 표시패널(110)에 배치설치된 주사라인 중, 짝수번째의 주사라인(이하, 편의적으로 「짝수측 라인」이라고 적는다)(SLe)에만 접속되며, 해당 짝수행의 각 표시화소(EM)를 차례차례 선택상태로 설정(주사)하는 짝수라인용 주사드라이버(제 2 구동제어부)(120R)와, 상기 표시패널(110)에 배열된 표시화소(EM)를 열방향(도면, 상하방향)으로 접속하여 연장하는 각 데이터라인(DL)에 접속되고, 상기 홀수라인용 주사드라이버(120L), 또는, 짝수라인용 주사드라이버(120R)에 의해 선택상태로 설정된 행의 표시화소(EM)에, 표시데이터에 따른 계조신호를 인가하는 데이터드라이버(130)와, 상기 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R), 데이터드라이버(130)에 대해 시스템클럭신호 등의 각종 타이밍신호에 의거하여 주사제어신호 및 데이터제어신호를 생성해 출력함으로써, 각 드라이버의 동작상태를 제어하는 시스템컨트롤러(140)와, 화상표시장치의 외부로부터 공급되는 영상신호에 의거하여 데이터드라이버(130)에 표시데이터를 공급하는 동시에, 시스템컨트롤러(140)에 상기 각종 타이밍신호를 공급하는 표시신호생성회로(150)를 구비한 구성을 가지고 있다.

　여기에서 표시패널(110)은 예를 들면, 주지의 투과형이나 반사형의 액정표시패널, 또는, 유기일렉트로루미네선스소자(유기EL소자)나 발광다이오드(LED) 등의 자발광소자를 구비한 표시화소를 2차원 배열한 발광형 표시패널을 적용할 수 있다.

　예를 들면, 액정표시패널의 경우에는 각 표시화소(액정화소)(EM)는 도 6a에 나타내는 바와 같이, 게이트단자(G)가 주사라인(SL)(홀수측 라인(SLo) 또는 짝수측 라인(SLe))에 접속되고, 소스단자(S)가 데이터라인(DL)에 접속된 화소트랜지스터(스위치 회로)(TFT)와, 해당 화소트랜지스터(TFT)의 드레인단자(D)에 화소전극 이 접속되며, 커먼신호전압(Vcom)에 공통전극이 접속된 액정용량(Clc)과, 화소트랜지스터(TFT)의 드레인단자(D)에 용량전극이 접속되고, 공통전압(Vcs)(예를 들면, 커먼신호 전압(Vcom))에 대향전극이 접속된 축적용량(Cs)을 구비한 구성을 가지고 있다.

이러한 구성을 가지는 표시화소(액정화소)(EM)에 있어서의 구동제어방법은 주지하는 바와 같이, 각 행의 주사라인(SL)에 주사신호(Vsel)를 인가함으로써 화소 트랜지스터(TFT)를 온 동작시켜서 선택상태로 설정하고, 이 타이밍으로 동기하여 데이터라인(DL)에 표시데이터에 따른 계조신호전압(Vpix)을 인가함으로써, 상기 화소 트랜지스터(TFT)를 통하여 화소전극에 해당 전압이 인가되어 액정용량(Clc)에 충전된 액정이 상기 표시데이터에 따른 배향상태로 제어되어서 각 표시화소(EM)가 표시구동된다.

한편, 발광형 표시패널에 있어서의 각 표시화소(EM)는 예를 들면, 도 6b에 나타내는 바와 같이, 게이트단자가 주사라인(SL)(홀수측 라인(SLo) 또는 짝수측 라인(SLe))에, 소스단자 및 드레인단자가 주사라인(SL)에 병행으로 배치설치된 전원라인 (VL)(전원전압(Vsc)) 및 접점(N21)에 각각 접속된 박막트랜지스터(스위치회로) (Tr21)와, 게이트단자가 주사라인(SL)에, 소스단자 및 드레인단자가 데이터라인(DL) 및 접점(N22)에 각각 접속된 박막트랜지스터(스위치회로)(Tr22)와, 게이트단자가 접점(N21)에, 소스단자 및 드레인단자가 전원라인(VL) 및 접점(N22)에 각각 접속된 박막트랜지스터(스위치회로)(Tr23)와, 접점(N21)과 접점(N22)의 사이에 접속된 컨덴서(Ce)와, 애노드단자가 접점(N22)에 접속되고, 캐소드단자가 접지전위에 접속된 발광소자(예를 들면, 유기EL소자)(OEL)를 구비한 구성을 가지고 있다.

　이와 같은 구성을 가지는 표시화소의 구동제어방법(발광구동제어)은 우선, 주사라인(SL)에(하이레벨의) 주사신호를 인가함으로써, 박막트랜지스터(Tr21, Tr22)를 온 동작시켜 선택상태로 설정하는 동시에, 병행하여 배치설치된 전원라인(VL)에 로우레벨의 전원전압(Vsc)을 인가하고, 이 타이밍으로 동기하여 데이터라인(DL)에 표시데이터에 따른 계조신호(마이너스극성의 계조신호전류)를 공급함으로써, 박막트랜지스터(Tr23)가 온 동작하여 전원라인(VL)으로부터 박막트랜지스터(Tr23), 접점(N22), 박막트랜지스터(Tr22)를 통하여 데이터라인(DL)방향으로 계조신호에 대응한 기입전류(지정전류；도 6b 중, 실선 화살표 참조)가 흐른다. 이때, 콘덴서(Ce)에는 접점(N21 및 N22)간(박막트랜지스터의 Tr23의 게이트-소스 간)에 생긴 전위차에 대응하는 전하가 축적되고, 전압성분으로서 홀딩(충전)된다.

이어서, 주사라인(SL)으로의 주사신호를 차단(로우레벨의 주사신호를 인가)함으로써 박막트랜지스터(Tr21, Tr22)를 오프 동작시켜 비선택상태로 설정하는 동시에, 전원라인(VL)에 하이레벨의 전원전압(Vsc)을 인가함으로써, 콘덴서(Ce)에 홀딩된 전압성분에 의거하여 박막트랜지스터(Tr23)는 온 상태를 유지하므로, 전원라인 (VL)으로부터 박막트랜지스터(Tr23), 접점(N22)을 통하여 유기EL소자(OEL)에 소정의 발광구동전류(출력전류；도 6b 중, 점선 화살표 참조)가 흐르고, 유기EL소자(OEL)가 발광한다.

여기에서 콘덴서(Ce)에 홀딩된 전압성분(충전전압)은 박막트랜지스터(Tr23)에 있어서 상기 계조신호(계조신호전류)에 대응한 기입전류를 흘리는 경우의 전위 차에 상당하므로, 유기EL소자(OEL)에 공급되는 발광구동전류는 해당 기입전류와 동등의 전류 값을 가지게 되고, 유기EL소자(OEL)는 표시데이터(계조신호전류)에 대응하는 휘도계조로 발광하게 된다.

또한 이하에 대해서는, 도 6a에 나타낸 액정화소가 매트릭스상으로 배열된 표시패널(액정표시패널)을 적용한 경우에 대해 설명한다.

　또, 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)는 도 5에 나타내는 바와 같이, 각각 표시패널(110)의 홀수측 라인(SLo) 및 짝수측 라인(SLe)에 대응하여 상기한 실시형태와 마찬가지로, 신호홀딩·소거부, 레벨반전부, 출력측 푸시풀 회로부 및 전송측 푸시풀 회로부로 이루어지는 복수단의 시프트블록을 구비한 시프트레지스터회로(121L, 121R)와, 각 단의 시프트블록으로부터 출력되는 외부출력신호를 소정의 신호레벨로 증폭하여 홀수측 주사신호(Vslo) 및 짝수측 주사신호(Vsle)로서 각각 홀수측 라인(SLo) 및 짝수측 라인(SLe)에 차례차례 공급하는 버퍼회로(122L, 122R)를 가지고 있다.

도 7은 제 1 적용예에 관련되는 화상표시장치에 있어서의 홀수라인용 주사드라이버의 시프트레지스터회로의 일례를 나타내는 개략구성도이다.

도 8은 제 1 적용예에 관련되는 화상표시장치에 있어서의 짝수라인용 주사드라이버의 시프트레지스터회로의 일례를 나타내는 개략구성도이다.

여기에서 상기한 실시형태(도 1 참조)와 동등의 구성에 대해서는, 동일 또는 동등의 부호를 붙여서 그 설명을 간략화한다. 또한 여기에서는 편의적으로 표시패널(110)의 한 화면분의 주사라인수가 242개의 경우에 대해 설명한다.

　홀수라인용 주사드라이버(120L)에 적용되는 시프트레지스터회로(121L)는 구체적으로는 도 7에 나타내는 바와 같이, 표시패널(110)의 한 화면분의 홀수측 라인(SLo)의 갯수(121개)에 대응하여 복수단(121단) 직렬로 접속된 시프트블록(SBL(1), SBL(3), SBL(5),···SBL(k),···)을 구비하고, 시스템컨트롤러(140)로부터 주사제어신호로서 공급되는 4상(相)의 클럭펄스(CK1∼CK4) 중, 클럭펄스(CK1 및 CK4)가 해당 홀수라인용 주사드라이버(120L)의 홀수번째의 시프트블록(SBL(1), SBL(5), SBL(９),···)에 제어클럭신호(CKA 및 CKB)로서 입력되는 한편, 상기 4상의 클럭펄스(CK1∼CK4) 중, 클럭펄스(CK3 및 CK2)가 해당 홀수라인용 주사드라이버(120L)의 짝수번째의 시프트블록(SBL(3), SBL(7), SBL(11),···)에 제어클럭신호(CKC 및 CKD)로서 입력된다.

여기에서 시스템컨트롤러(140)로부터 공급되는 4상의 클럭펄스(CK1∼CK4)는 후술하는 바와 같이, 클럭펄스(CK1와 CK3)가 반전관계로 설정되어 있는 동시에, 클럭펄스(CK2과 CK4)가 반전관계로 설정되고, 또한 상기 클럭펄스(CK1과 CK4)의 조합에 있어서, 적어도 클럭펄스(CK4)의 하강 타이밍이 클럭펄스(CK1)의 하강 타이밍보다 빠르게 되도록 설정되며, 또, 클럭펄스(CK3과 CK2)의 조합에 있어서, 적어도, 클럭펄스(CK2)의 하강 타이밍이 클럭펄스(CK3)의 하강 타이밍보다도 빠르게 되도록 설정되어 있다.

　또, 상기한 실시형태에 나타낸 시프트레지스터회로의 구성과 마찬가지로, 초단의 시프트블록(SBL(1)) 및 최종단의 시프트블록(SBL(241))에는 시스템컨트롤러(140)로부터 주사제어신호로서 공급되는 주사스타트신호(STL)(상기한 스타트신호 (ST)에 상당한다) 및 리셋신호(REL)(상기한 리셋신호(RED)에 상당한다)가 입력된다.

　각 단의 시프트블록(SBL(1), SBL(3), SBL(5),···SBL(k),···)은 상기한 전송측 푸시풀 회로부로부터 출력되는 시프트신호(SFL(k))를 차례차례 다음단의 시프트블록에 전송하는 동시에, 출력측 푸시풀 회로부로부터 출력되는 외부출력신호(GSL(k))를 도시를 생략 한 버퍼회로를 통하여 홀수측 라인(SLo)의 각각에 홀수측 주사신호(Vslo)로서 차례차례 인가한다.

　또 짝수라인용 주사드라이버(120R)에 적용되는 시프트레지스터회로(121R)는, 구체적으로는 도 8에 나타내는 바와 같이, 표시패널(110)의 한 화면분의 짝수측 라인(SLe)의 갯수(121개)에 대응하여 복수단(121단) 직렬로 접속된 시프트블록(SBR(2), SBR(4), SBR(6),···SBR(k+1),···)을 구비하여 시스템컨트롤러(140)로부터 주사제어신호로서 공급되는 4상의 클럭펄스(CK1∼CK4) 중, 클럭펄스(CK1 및 CK2)가 해당 짝수라인용 주사드라이버(120R)의 홀수번째의 시프트블록(SBR(2), SBL(6), SBL(10),···)에 제어클럭신호(CKA 및 CKB)로서 입력되는 한편, 상기 4상의 클럭펄스(CK1∼CK4) 중, 클럭펄스(CK3 및 CK4)가 해당 짝수라인용 주사드라이버(120R)의 짝수번째의 시프트블록(SBR(4), SBL(8), SBL(12),···)에 제어클럭신호(CKC 및 CKD)로서 입력된다.

여기에서 시스템컨트롤러(140)로부터 공급되는 4상의 클럭펄스(CK1∼CK4)는 후술하는 바와 같이, 상기 클럭펄스(CK1과 CK2)의 조합에 있어서, 적어도, 클럭펄스(CK1)의 하강 타이밍이 클럭펄스(CK2)의 하강 타이밍보다도 빠르게 되도록 설정 되며, 또, 클럭펄스(CK3과 CK4)의 조합에 있어서, 적어도, 클럭펄스(CK3)의 하강 타이밍이 클럭펄스(CK4)의 하강 타이밍보다도 빠르게 되도록 설정되어 있다.

　또, 상기한 홀수측의 시프트레지스터회로(121L)와 마찬가지로, 초단의 시프트블록(SBR(2)) 및 최종단의 시프트블록(SBR(242))에는 시스템컨트롤러(140)로부터 주사제어신호로서 공급되는 주사스타트신호(STR)(상기한 스타트신호(ST)에 상당한다) 및 리셋신호(RER)(상기한 리셋신호(RED)에 상당한다)가 입력된다.

각 단의 시프트블록(SBL(2), SBL(4), SBL(6),···SBR(k+1),···)은 상기한 전송측 푸시풀 회로부로부터 출력되는 시프트신호(SFR(k+1))를 차례차례 다음단의 시프트블록에 전송하는 동시에, 출력측 푸시풀 회로부로부터 출력되는 외부출력신호(GSR(k+1))를 도시를 생략 한 버퍼회로를 통하여, 짝수측 라인(SLe)의 각각에 짝수측 주사신호(Vsle)로서 차례차례 인가한다.

　데이터드라이버(130)는 시스템컨트롤러(140)로부터 공급되는 데이터제어신호에 의거하여 표시신호생성회로(150)로부터 공급되는, 표시패널(110)의 1행분 마다의 표시데이터를 받아들여 홀딩하고, 해당 표시데이터에 대응하는 계조신호(본 적용예에 있어서는 계조신호전압(Vpix))를 생성하여 상기 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)에 의해 선택상태로 설정된 각 표시화소(EM)에 대해서 각 데이터라인(DL)을 통하여 공급하며, 해당 계조신호를 기입하도록 제어한다.

　표시신호생성회로(150)는 예를 들면, 화상표시장치(100)의 외부로부터 공급되는 영상신호로부터 휘도계조신호성분 및 타이밍신호성분을 추출하고, 표시패널 (110)의 1행분 마다 해당 휘도계조신호성분을 표시데이터로서 데이터드라이버(130)에 공급하는 동시에, 타이밍신호성분을 시스템컨트롤러(140)에 공급한다.

시스템컨트롤러(140)는 표시신호생성회로(150)로부터 공급되는 타이밍신호에 의거하여 적어도, 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)에 대해서 상기한 바와 같은 주사제어신호를 생성해 출력하는 동시에, 데이터드라이버(130)에 대하여 데이터제어신호를 생성해 출력함으로써, 각 드라이버를 소정의 타이밍으로 동작시켜 표시패널(110)에 홀수측 주사신호(Vslo) 및 짝수측 주사신호(Vsle), 계조신호(계조신호전압(Vpix))를 출력시키고, 각 표시화소(EM)에 있어서의 표시구동동작을 연속적으로 실행시켜 영상신호에 의거하는 소정의 화상 정보를 표시패널(110)에 표시시키는 제어를 실시한다.

　이러한 구성을 가지는 화상표시장치에 있어서는 표시패널에 배열된 표시화소(상기한 액정화소나 자발광소자를 구비한 표시화소)를 구성하는 스위칭소자와 주변회로인 주사드라이버(특히, 상기한 시프트레지스터회로부)나 데이터드라이버를 구성하는 스위칭소자를 동일한 채널형의 박막트랜지스터 등을 적용해 형성함으로써, 단일의 패널기판상에 표시패널부 및 주변회로부를 일체적으로 구성할 수 있다. 이에 따라, 장치규모의 소형박형화를 실현할 수 있는 동시에, 제조프로세스를 공통화, 간소화하여 저가의 화상표시장치를 실현할 수 있다. 특히, 상기 스위칭소자로서 비정질실리콘이나 산화아연 등의 반도체재료로 이루어지는 박막트랜지스터 등을 적용함으로써, 간이한 제조프로세스로 소자특성의 균일한 박막트랜지스터(스위칭소자)를 제조할 수 있다.

　또, 본 적용예에 관련되는 화상표시장치에 있어서는 도 7, 도 8에 나타낸 바와 같이, 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)의 구동제어(자세한 것은 후술한다)를 위해서 각각 4상의 클럭펄스(CK1∼CK4)를 공급할 필요가 있지만, 홀수라인용 주사드라이버(120L)와 짝수라인용 주사드라이버(120R)로 상기 4상의 클럭펄스(CK1∼CK4)를 공용할 수 있으므로, 시스템컨트롤러(140)로부터 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)에 주사제어신호로서 공급되는 클럭펄스는 전체에서 4상(4종류)만 있으면 좋다.

또한 본 실시형태에 관련되는 화상표시장치에 있어서는 홀수라인측 주사드라이버(120L) 및 짝수라인측 주사드라이버(120R)를 표시패널(110)을 끼워서 대향하도록 배치(도 5에서는 좌우에 배치)한 구성을 나타냈지만, 본 발명은 이것에 한정되는 것은 아니고, 예를 들면, 표시패널(110)의 한쪽측(예를 들면, 좌우 어느 쪽인가 한쪽측)에 나란히 하여 배치하도록 해도 좋다.

이어서, 상기한 구성을 가지는 화상표시장치의 구동제어방법(화상표시동작)에 대해서 도면을 참조하면서 설명한다.

도 ９는 제 1 적용예에 관련되는 화상표시장치에 있어서의 구동제어방법(화상표시동작)의 일례를 나타내는 타이밍차트이다.

여기에서는 상기한 실시형태에 나타낸 시프트레지스터회로의 회로구성 및 구동제어방법을 적절히 참조하면서 설명한다.

우선, 도 7, 도 8에 나타낸 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)의 각 시프트레지스터회로(시프트블록(SBL(k), SBR(k+1)))에, 제어클럭신호(CKA 및 CKB) 및 제어클럭신호(CKC 및 CKD)로서 공급되는 4종류의 클럭펄스(CK1∼CK4)는 예를 들면, 도 ９에 나타내는 바와 같이, 하이레벨로 되는 신호폭(Tp)이 동일하게 되도록 설정되어 있는 동시에, 해당 하이레벨로 되는 신호 기간 상호가 해당 신호폭(Tp)의 1/2의 기간(Tp/2)씩 시간적으로 겹치도록 옮겨 설정되어 있다.

즉, 클럭펄스(CK1)에 대해서 클럭펄스(CK2)는 시간 Tp/2분만큼 지연하여 하이레벨로 상승하도록 설정되며, 이하와 마찬가지로 클럭펄스(CK3)는 클럭펄스(CK2)에 대해서 시간 Tp/2분만큼 지연하고, 또, 클럭펄스(CK4)는 클럭펄스(CK3)에 대해서 시간 Tp/2분만큼 지연하며, 또한 클럭펄스(CK1)는 클럭펄스(CK4)에 대해서 시간 Tp/2분만큼 지연하여 각각 하이레벨로 상승하도록 설정되어 있다.

이것은 환언하면, 클럭펄스(CK1)가 클럭펄스(CK2)보다도 시간 Tp/2분만큼 빠르게 로우레벨로 하강하도록 설정되고, 이하와 마찬가지로 클럭펄스(CK2)가 클럭펄스(CK3)보다도 시간 Tp/2분만큼 빠르고, 또, 클럭펄스(CK3)가 클럭펄스(CK4)보다도 시간 Tp/2분만큼 빠르며, 또한 클럭펄스(CK4)가 클럭펄스(CK1)보다도 시간 Tp/2분만큼 빠르게 각각 로우레벨로 하강하도록 설정되어 있다.

　또, 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)의 각 시프트레지스터회로를 구성하는 각 단의 시프트블록(SBL(k), SBR(k+1))으로부터의 시프트신호(SF(k), SF(k+1)) 및 외부출력신호(GSL(k), GSR(k+1))는 초기상태에 있어서, 어느 것이나 로우레벨이 되도록 설정되어 있다.

　이러한 초기상태로 설정된 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)에 있어서 상기한 실시형태에 나타낸 시프트레지스터회로의 구동제어방법(신호받아들임·홀딩동작)과 마찬가지로, 시스템컨트롤러(140)로부터 주사제어신호로서 공급되는 시프트스타트신호(STL)가, 클럭펄스(CK1)가 하이레벨로 상승하는 타이밍<t1>에 앞서서, 홀수라인용 주사드라이버(120L)의 시프트레지스터회로의 초단의 시프트블록(SBL(1))에 입력되고(<ts>∼<t1>), 또, 마찬가지로 주사제어신호로서 공급되는 시프트스타트신호(STR)가 클럭펄스(CK2)가 하이레벨로 상승하는 타이밍<t2>에 앞서, 짝수라인용 주사드라이버(120R)의 시프트레지스터회로의 초단의 시프트블록(SBR(2))에 입력된다(<t0>∼<t2>).

　이에 따라, 홀수라인용 주사드라이버(120L)에 있어서는, 초단(1단째)의 시프트블록(SBL(1))에 제어클럭신호(CKA)로서 공급되는 클럭펄스(CK1)가 하이레벨로 되는 기간(타이밍<t1>∼<t3>)에 다음단의 시프트블록(SBL(3))에 시프트신호(SF(1))가 출력되며, 또 제어클럭신호(CKB)로서 공급되는 클럭펄스(CK4)가 하이레벨로 되는 기간(타이밍<t0>∼<t2>)에 1행째의 주사라인(SLo)에 인가되는 주사신호(Vslo)로 되는 외부출력신호(GSL(1))가 출력된다. 이 신호출력동작은 상기한 실시형태에 나타낸 시프트레지스터회로의 구동제어방법(신호리셋동작)과 마찬가지로, 다음단의 시프트블록(SBL(3))에 시프트신호(SF(1))가 받아들여지며, 해당 시프트블록(SBL(3))에 하이레벨의 클럭펄스(CK3)가 제어클럭신호(CKC)로서 공급되기까지 계속된다(타이밍<t3>).

이어서, 짝수라인용 주사드라이버(120R)에 있어서도 마찬가지로, 초단(1단째)의 시프트블록(SBR(2))에 제어클럭신호(CKA)로서 공급되는 클럭펄스(CK2)가 하 이레벨로 되는 기간(타이밍<t2>∼<t4>)에 다음단의 시프트블록(SBR(4))에 시프트신호(SF(2))가 출력되며, 또, 제어클럭신호(CKB)로서 공급되는 클럭펄스(CK1)가 하이레벨로 되는 기간(타이밍<t1>∼<t3>)에 2행째의 주사라인(SLe)에 인가되는 주사신호(Vsle)로 되는 외부출력신호(GSR(2))가 출력된다. 이 신호출력동작은 다음단의 시프트블록(SBR(4))에 시프트신호(SF(2))가 받아들여지고, 해당 시프트블록(SBR(4))에 하이레벨의 클럭펄스(CK4)가 제어클럭신호(CKC)로서 공급되기까지 계속된다(타이밍<t4>).

　이어서, 홀수라인용 주사드라이버(120L)에 있어서, 2단째의 시프트블록(SBL(3))에 제어클럭신호(CKC)로서 공급되는 클럭펄스(CK3)가 하이레벨로 되는 기간(타이밍<t3>∼<t5>)에, 전단의 시프트블록(SBL(1))으로부터 출력된 시프트신호(SF(1))에 의거하여 시프트신호(SF(3))가 다음단의 시프트블록(SBL(5))에 출력되며, 또, 제어클럭신호(CKD)로서 공급되는 클럭펄스(CK2)가 하이레벨로 되는 기간(타이밍<t2>∼<t4>)에 3행째의 주사라인(SLo)에 인가되는 주사신호(Vslo)로 되는 외부출력신호(GSL(3))가 출력된다. 이 신호출력동작은 다음단의 시프트블록(SBL(5))에 시프트신호(SF(3))가 받아들여지고, 해당 시프트블록(SBL(5))에 하이레벨의 클럭펄스(CK1)가 제어클럭신호(CKA)로서 공급되기까지 계속된다(타이밍<t5>).

이어서, 짝수라인용 주사드라이버(120R)에 있어서, 2단째의 시프트블록(SBR(4))에 제어클럭신호(CKC)로서 공급되는 클럭펄스(CK4)가 하이레벨로 되는 기간(타이밍<t4>∼<t6>)에, 전단의 시프트블록(SBR(2))으로부터 출력된 시프트신호(SF(2))에 의거하여 시프트신호(SF(4))가 다음단의 시프트블록(SBR(6))에 출력되 며, 또 제어클럭신호(CKD)로서 공급되는 클럭펄스(CK3)가 하이레벨로 되는 기간(타이밍<t3>∼<t5>)에, 4행째의 주사라인(SLe)에 인가되는 주사신호(Vsle)로 되는 외부출력신호(GSR(4))가 출력된다. 이 신호출력동작은 다음단의 시프트블록(SBR(6))에 시프트신호(SF(4))가 받아들여지고, 해당 시프트블록(SBR(6))에 하이레벨의 클럭펄스(CK2)가 제어클럭신호(CKA)로서 공급되기까지 계속된다(타이밍<t6>).

이하, 도 ９에 나타내는 바와 같이, 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)에 있어서, 마찬가지의 동작을 서로 번갈아서 반복해 실행하고, 각 시프트레지스터회로의 각 단의 시프트블록(SBL(k), SBR(k+1)) 사이에서 시프트신호(SF(k), SF(k+1))를 전송하면서 외부출력신호(GSL(k), GSR(k+1))를 출력함으로써, 표시패널(110)에 배치설치된 각 행의 주사라인(SL(SLo, SLe))에 대응하는 주사신호(Vsel(Vslo, Vsle))가 차례차례 출력되므로, 표시패널(110)에 배열된 각 표시화소(EM)를 행마다 소정의 주기로 선택상태로 설정할 수 있다.

그리고 각 행의 표시화소(EM)를 선택상태로 설정한 타이밍으로 동기하여 데이터드라이버(130)로부터 표시데이터에 따른 계조신호(계조신호전압(Vpix) 또는 계조신호전류(Ipix))를 각 열의 데이터라인(DL)을 통하여 공급함으로써, 각 표시화소(EM)에 표시데이터가 기입되고, 예를 들면, 액정의 배향상태가 변화한다. 따라서, 선택상태로 설정된 각 행에 있어서, 마찬가지의 표시데이터의 기입동작을 실시함으로써, 영상신호에 의거하는 소정의 화상정보가 표시패널(110)에 표시된다.

이와 같이, 표시패널(110)에 배치설치된 모든 주사라인(SL)을 차례차례 선택상태로 설정(주사)하기 위해, 홀수측 라인(SLo) 및 짝수측 라인(SLe)에 대하여 홀 수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)로부터 서로 번갈아서 주사신호를 차례차례 출력하면 좋기 때문에, 1주사기간(1프레임기간)에 있어서의 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)의 각 동작주파수는 단일의 주사드라이버만을 적용한 주지의 구성과 비교하여 실질적으로 1/2의 동작주파수로 좋게 된다.

따라서, 주사선(주사라인) 수가 비교적 많고, 동작주파수가 높은 표시패널을 동작주파수가 낮은 주사드라이버에 의해 양호하게 표시구동할 수 있는 동시에, 홀수라인용 주사드라이버 및 짝수라인용 주사드라이버를 구성하는 시프트레지스터회로에 전자이동도가 비교적 낮은 박막트랜지스터를 적용할 수 있으므로, 예를 들면, 제조 프로세스가 간이한 비정질실리콘 트랜지스터 등을 적용할 수 있어 저가의 화상표시장치를 실현할 수 있다.

특히, 본 적용예에 있어서는 상기한 실시형태에 관련되는 시프트레지스터회로를 구비한 주사드라이버(홀수라인용 주사드라이버 및 짝수라인용 주사드라이버)를 적용함으로써, 리셋동작의 개시타이밍(전송용의 제어클럭신호(CKA 또는 CKC)가 하강하고, 시프트블록간의 각 시프트신호의 전송동작이 종료되는 타이밍에 상당한다)보다도 먼저, 주사용의 제어클럭신호(CKB 또는 CKD)가 하강하며, 주사신호로 되는 외부출력신호의 출력동작이 종료되도록(로우레벨의 외부출력신호가 출력된다) 설정되어 있다.

이에 따라, 시프트레지스터회로를 전자이동도가 낮고, 시간경과에 따른 소자특성의 열화가 현저한 비정질실리콘 트랜지스터 등을 적용해 구성한 경우라도 각 시프트블록의 출력부를 구성하는 스위칭소자 중, 특성 열화가 작은 스위칭소자(즉, 상기한 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr17)에 상당한다)에 의해, 외부출력신호의 신호특성(특히, 하강 동작)을 제어할 수 있으므로, 장기간에 걸쳐서 주사드라이버를 구동한 경우라도 외부출력신호의 신호레벨을 신속하게 변화시킬 수 있고(로우레벨로 하강), 화상표시특성이 안정된 화상표시장치를 실현할 수 있다.

또, 본 적용예에 나타낸 바와 같이, 액정표시화소로 이루어지는 표시패널을 구비한 화상표시장치에 있어서는 일반적으로, 각 표시화소(EM)에 설치된 화소트랜지스터(TFT)가 오프 동작할 때에, 화소기입전압의 변동(옮김)(ΔV)이 생기는 것이 알려져 있고, 특히, 주사신호(외부출력신호)의 하강 특성의 둔화나 지연에 의해 해당 전압변동(ΔV)의 값이 변화하는(작아지는) 것이 알려져 있다.

그 때문에, 화상표시장치의 출하단계나 전원투입시 등에 있어서, 액정용량의 공통전극에 인가되는 커먼신호전압(Vcom)의 중심전압을 상기 전압변동(ΔV)의 값에 대응해 최적 값으로 하도록 보정한 경우라도 화상표시장치(주사드라이버)를 장시간 구동함으로써, 주사신호의 하강 특성이 열화하면, 전압변동(ΔV)의 값이 변화해 버린다. 그 때문에, 커먼신호전압(Vcom)의 중심전압이 최적 값으로부터 일탈해 버리고, 표시 화상에 플리커가 생기거나 액정의 눌어붙음(burn-in)이 생기거나 하는 문제를 가지고 있다.

본 적용예에 관련되는 화상표시장치에 따르면, 상기한 바와 같이, 주사드라이버를 장시간 구동한 후에 있어서도 주사신호(외부출력신호)의 신호특성(하강 특 성)의 열화를 억제할 수 있으므로, 상기 전압변동(ΔV)의 변화를 억제할 수 있다. 이에 따라, 화상정보의 표시특성이나 표시패널의 내구성이 뛰어난 화상표시장치를 실현할 수 있다.

　또한 본 적용예에 있어서는 제어클럭신호(CKA 및 CKB 또는, CKC 및 CKD)로서 선택되는 클럭펄스(CK1∼CK4)가 서로 신호폭(Tp)의 1/2의 기간씩, 시간적으로 겹치도록 설정되어 있으므로, 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)로부터 서로 번갈아 출력되는 주사신호(Vslo, Vsle)는 서로 이웃하는 주사라인(홀수측 라인(SLo) 또는 짝수측 라인(SLe))사이에서, 하이레벨로 되는 기간(즉, 표시화소(EM)의 선택기간)이 일부 중복하게 되지만, 이 경우, 표시화소(EM)에 기입되는 계조신호(계조신호전압(Vpix))는 각 주사신호(Vslo, Vsle)가 로우레벨에 하강하는 타이밍(즉, 비선택상태로 되는 타이밍)의 직전의 신호레벨에 의해 결정되므로, 상기 선택기간(주사신호(Vslo, Vsle)가 하이레벨로 되는 기간)이 서로 이웃하는 주사라인간에 중복함으로써 표시동작(표시데이터 기입동작)상의 지장이 생기는 일은 없다.

또, 본 적용예에 관련되는 화상표시장치에 있어서는 각 주사드라이버의 시프트레지스터회로에 전송용의 제어클럭신호(CKA, CKC) 및 주사용의 제어클럭신호 (CKB, CKD)는 4상의 클럭펄스(CK1∼CK4)로부터 선택되지만, 전송용의 제어클럭신호와 주사용의 제어클럭신호는 클럭펄스의 신호폭(Tp)의 1/2만큼 위상을 옮긴(시프트 시킨)관계가 되도록 설정되어 있으므로, 예를 들면, 단일의 클럭펄스의 상승(또는 하강) 타이밍(위상)을 적절히 옮기는 것으로, 상기 4상의 클럭펄스를 생성하여 각 주사드라이버에 공급하는 것이어도 좋다.

　<제 2 적용예>

　다음으로 본 실시형태에 관련되는 시프트레지스터회로의 제 2 적용예에 대하여 도면을 참조해 설명한다.

도 10은 제 2 적용예에 관련되는 화상표시장치에 있어서의 홀수라인용 주사드라이버의 시프트레지스터회로의 일례를 나타내는 개략구성도이다.

도 11은 제 2 적용예에 관련되는 화상표시장치에 있어서의 짝수라인용 주사드라이버의 시프트레지스터회로의 일례를 나타내는 개략구성도이다.

여기에서 상기한 제 1 적용예와 동등의 구성에 대해서는, 동일 또는 동등한 부호를 붙여서 그 설명을 간략화한다. 또한 본 적용예에 관련되는 화상표시장치의 전체 구성은 상기한 제 1 적용예(도 5 참조)와 동등하므로, 그 설명을 생략한다.

　우선, 본 적용예에 있어서는 시스템컨트롤러(140)로부터 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)의 각 시프트레지스터회로(시프트블록(SBL(k), SBR(k+1)))에, 주사제어신호로서 공급되는 제어클럭신호(CKA 및 CKC)가 상기한 제 1 적용예에 나타낸 4종류(4상)의 클럭펄스(CK1∼CK4)의 어느 쪽인가에 설정되는 한편, 제어클럭신호(CKB 및 CKD)가 각 클럭펄스(CK1∼CK4)의 신호폭(하이레벨 시간폭)(Tp)의 1/2의 신호폭 Tp/2를 가지는 4종류의 클럭펄스(CK11∼CK14)의 어느 쪽인가에 설정되어 있다.

홀수라인용 주사드라이버(120L)에 적용되는 시프트레지스터회로(121L)는 구체적으로는, 도 10에 나타내는 바와 같이, 상기한 제 1 적용예와 마찬가지로, 표시 패널(110)에 배치설치된 홀수측 라인(SLo)의 갯수(예를 들면, 121개)에 대응해 복수단(121단) 접속된 시프트블록(SBL(1), SBL(3), SBL(5),···SBL(k),···)을 구비하여 홀수번째의 시프트블록(SBL(1), SBL(5), SBL(９),···)에 대해서 클럭펄스(CK1)가 제어클럭신호(CKA)로서 입력되는 동시에, 클럭펄스(CK11)가 제어클럭신호(CKB)로서 입력된다. 한편, 짝수번째의 시프트블록(SBL(3), SBL(7), SBL(11),···)에 대해서는 클럭펄스(CK3)가 제어클럭신호(CKC)로서 입력되는 동시에, 클럭펄스(CK13)가 제어클럭신호(CKD)로서 입력된다.

　또, 짝수라인용 주사드라이버(120R)에 적용되는 시프트레지스터회로(121R)는 도 11에 나타내는 바와 같이, 표시패널(110)에 배치설치된 짝수측 라인(SLe)의 갯수(예를 들면, 121개)에 대응해 복수단(121단) 접속된 시프트블록(SBR(2), SBR(4), SBR(6),···SBR(k+1),···)을 구비하고, 홀수번째의 시프트블록(SBR(2), SBR(6), SBR(10),···)에 대해서 클럭펄스(CK2)가 제어클럭신호(CKA)로서 입력되는 동시에, 클럭펄스(CK12)가 제어클럭신호(CKB)로서 입력된다. 한편, 짝수번째의 시프트블록(SBR(4), SBR(8), SBR(12),···)에 대해서는 클럭펄스(CK4)가 제어클럭신호(CKC)로서 입력되는 동시에, 클럭펄스(CK14)가 제어클럭신호(CKD)로서 입력된다.

여기에서 시스템컨트롤러(140)로부터 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)에 공급되는 클럭펄스(CK1∼CK4 및 CK11∼CK14)의 관계는, 후술하는 바와 같이, 클럭펄스(CK1)에 대해서 클럭펄스(CK11)가 동기하여 하이레벨로 상승하는 동시에, 시간 Tp/2만큼 빠르게 로우레벨로 하강하도록 설정되 고, 이하와 마찬가지로 클럭펄스(CK2)에 대하여 클럭펄스(CK12)가 동기하여 하이레벨로 상승하는 동시에, 시간 Tp/2만큼 빠르게 로우레벨로 하강하며, 또, 클럭펄스(CK3)에 대하여, 클럭펄스(CK13)가 동기하여 하이레벨로 상승하는 동시에, 시간 Tp/2만큼 빠르게 로우레벨로 하강하고, 또한 클럭펄스(CK4)에 대해서, 클럭펄스(CK14)가 동기하여 하이레벨로 상승하는 동시에, 시간 Tp/2만큼 빠르게 로우레벨로 하강하도록 설정되어 있다.

이어서, 본 적용예에 관련되는 화상표시장치의 구동제어방법(화상표시동작)에 대해서 도면을 참조하면서 설명한다.

도 12는 제 2 적용예에 관련되는 화상표시장치에 있어서의 구동제어방법(화상표시동작)의 일례를 나타내는 타이밍 차트이다.

여기에서 상기한 제 1 적용예와 동등한 제어동작에 대해서는 그 설명을 간략화한다.

본 적용예에 관련되는 화상표시장치의 구동제어방법은 구체적으로는, 우선, 초기상태(각 시프트레지스터회로의 시프트블록(SBL(k))에 있어서의 시프트신호(SF(k)) 및 외부출력신호(GSL(k))가 로우레벨로 설정된 상태)로 설정된 홀수라인용 주사드라이버(120L)에 있어서, 클럭펄스(CK1)가 하이레벨로 상승하는 타이밍<t1>에 앞서(타이밍<ts>∼<t1>), 시프트스타트신호(STL)가 초단(1단째)의 시프트블록(SBL(1))에 입력되고, 또, 초기상태(각 시프트레지스터회로의 시프트블록(SBR(k+1))에 있어서의 시프트신호(SF(k+1)) 및 외부출력신호(GSL(k+1))가 로우레벨로 설정된 상태)로 설정된 짝수라인용 주사드라이버(120R)에 있어서는 클럭펄스 (CK2)가 하이레벨로 상승하는 타이밍<t2>에 앞서(타이밍<t0>∼<t2>), 시프트스타트신호(STR)가 초단(1단째)의 시프트블록(SBR(2))에 입력된다.

이에 따라, 홀수라인용 주사드라이버(120L)에 있어서는 초단의 시프트블록(SBL(1))에 하이레벨의 클럭펄스(CK1)(제어클럭신호(CKA))가 공급되는 기간(타이밍<t1>∼<t3>)에, 다음단의 시프트블록(SBL(3))에 시프트신호(SF(1))가 출력되고, 또, 하이레벨의 클럭펄스(CK11)(제어클럭신호(CKB))가 공급되는 기간(타이밍<t1>∼<t2>)에, 1행째의 주사라인(SLo)에 인가되는 주사신호(Vslo)로 되는 외부출력신호(GSL(1))가 출력된다. 여기에서 시프트신호(SF(1))의 신호출력동작은 다음단의 시프트블록(SBL(3))으로부터 리셋신호인 시프트신호(SF(3))가 출력되기까지(즉, 하이레벨의 클럭펄스(CK3)가 시프트블록(SBL(3))에 공급되기까지) 계속된다(타이밍<t3>).

이어서, 짝수라인용 주사드라이버(120R)에 있어서도 마찬가지로, 초단의 시프트블록(SBR(2))에 하이레벨의 클럭펄스(CK2)(제어클럭신호(CKA))가 공급되는 기간(타이밍<t2>∼<t4>)에, 다음단의 시프트블록(SBR(4))에 시프트신호(SF(2))가 출력되며, 또, 하이레벨의 클럭펄스(CK12)(제어클럭신호(CKB))가 공급되는 기간(타이밍<t2>∼<t3>)에, 2행째의 주사라인(SLe)에 인가되는 주사신호(Vsle)로 되는 외부출력신호(GSR(2))가 출력된다. 여기에서 시프트신호(SF(2))의 신호출력동작은 다음단의 시프트블록(SBR(4))으로부터 리셋신호인 시프트신호(SF(4))가 출력되기까지(즉, 하이레벨의 클럭펄스(CK4)가 시프트블록(SBR(4))에 공급되기까지) 계속된다(타이밍<t4>).

이어서, 홀수라인용 주사드라이버(120L)에 있어서, 2단째의 시프트블록(SBL(3))에 클럭펄스(CK3)(제어클럭신호(CKC))가 공급되는 기간(타이밍<t3>∼<t5>)에, 상기 시프트신호(SF(1))에 의거하여 시프트신호(SF(3))가 다음단의 시프트블록 SBL(5)에 출력되며, 또, 클럭펄스(CK13)(제어클럭신호(CKD))가 공급되는 기간(타이밍<t3>∼<t4>)에, 3행째의 주사라인(SLo)에 인가되는 주사신호(Vslo)로 되는 외부출력신호(GSL(3))가 출력된다. 여기에서 시프트신호(SF(3))의 신호출력동작은 다음단의 시프트블록(SBL(5))으로부터 시프트신호(SF(5))가 출력되기까지(클럭펄스(CK1)가 시프트블록(SBL(5))에 공급되기까지) 계속된다(타이밍<t5>).

이어서, 짝수라인용 주사드라이버(120R)에 있어서, 2단째의 시프트블록(SBR(4))에 클럭펄스(CK4)(제어클럭신호(CKC))가 공급되는 기간(타이밍<t4>∼<t6>)에, 상기 시프트신호(SF(2))에 의거하여 시프트신호(SF(4))가 다음단의 시프트블록(SBR(6))에 출력되고, 또, 클럭펄스(CK14)(제어클럭신호(CKD))가 공급되는 기간(타이밍<t4>∼<t5>)에, 4행째의 주사라인(SLe)에 인가되는 주사신호(Vsle)로 되는 외부출력신호(GSR(4))가 출력된다. 여기에서 시프트신호(SF(4))의 신호출력동작은 다음단의 시프트블록(SBR(6))으로부터 시프트신호(SF(6))가 출력되기까지(클럭펄스(CK2)가 시프트블록(SBR(6))에 공급되기까지) 계속된다(타이밍<t6>).

이하, 도 12에 나타내는 바와 같이, 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)에 있어서, 마찬가지의 동작을 서로 번갈아서 반복해 실행하고, 각 시프트레지스터회로의 각 단의 SBL(k), SBR(k+1) 간에 시프트신호(SF(k), SF(k+1))를 전송하면서 외부출력신호(GSL(k), GSR(k+1))를 출력함으로써, 표시패널(110)에 배치설치된 각 행의 주사라인(SL)(SLo, SLe)에 대응하는 주사신호(Vsel(Vslo, Vsle))가 차례차례 출력되므로, 표시패널(110)에 배열된 각 표시화소(EM)를 행마다 소정의 주기로 선택상태로 설정할 수 있다.

따라서, 본 적용예에 있어서도, 표시패널(110)에 배치설치된 모든 주사라인(SL)(SLo, SLe)을 차례차례 선택상태로 설정(주사)하기 위해서, 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)로부터 서로 번갈아서 주사신호(Vsel(Vslo, Vsle))가 차례차례 출력되므로, 1주사기간(1프레임기간)에 있어서의 홀수라인용 주사드라이버(120L) 및 짝수라인용 주사드라이버(120R)의 각 동작주파수는 단일의 주사드라이버만을 적용한 주지의 구성에 비교하여 1/2의 동작주파수로 좋게 된다.

이에 따라, 주사선(주사라인) 수가 비교적 많고, 동작주파수가 높은 표시패널을 동작주파수가 낮은 주사드라이버에 의해 양호하게 표시구동할 수 있는 동시에, 홀수라인용 주사드라이버 및 짝수라인용 주사드라이버를 구성하는 시프트레지스터회로에 전자이동도가 비교적 낮은 박막트랜지스터를 적용할 수 있으므로, 예를 들면, 제조프로세스가 간이한 비정질실리콘 트랜지스터 등을 적용할 수 있어 저가의 화상표시장치를 실현할 수 있다.

특히, 본 적용예에 관련되는 구동제어방법에 있어서는 주사용의 제어클럭신호(CKB, CKD)가 전송용의 제어클럭신호(CKA, CKC)에 비교해 신호폭이 짧아지도록 설정되고, 또한 전송용의 제어클럭신호(CKA, CKC)와 동기하여 상승하는 동시에, 전송용의 제어클럭신호(CKA, CKC)의 하강(또는, 리셋신호의 상승)보다도 빠르게 하강 하도록 설정되어 있다.

이에 따라, 각 시프트블록의 출력부에 시간경과에 따른 소자특성의 열화가 현저한 비정질실리콘 트랜지스터 등을 적용한 경우라도 주사신호(외부출력신호)의 신호레벨을 제어하는 스위칭소자(즉, 상기한 출력측 푸시풀 회로부(30)를 구성하는 박막트랜지스터(Tr17)에 상당한다)의 온 동작기간을 더 단축하여 소자특성의 열화에 동반하는 주사신호(외부출력신호)의 하강 특성의 열화를 억제할 수 있는 동시에, 인접하는 행간에서 주사신호 상호가 시간적으로 겹침에 따른 불필요한 신호출력동작을 삭감하여 해당 주사신호의 생성에 소비되는 전력을 삭감할 수 있다.

또한 상기한 각 적용예에 있어서는 본 발명에 관련되는 시프트레지스터회로 및 그 구동제어방법을 화상표시장치(액정표시장치나 EL표시장치 등)의 주사드라이버에 적용한 경우에 대해서만 설명했는데, 본 발명은 이것에 한정되는 것은 아니다. 요컨대, 본 발명에 관련되는 시프트레지스터회로 및 구동제어장치는 소정의 타이밍(주기)으로 신호를 차례차례 출력하는 것이므로, 상기한 바와 같이, 매트릭스상으로 배열된 기능요소(표시화소 등의 부하)를 소정의 타이밍으로 차례차례 선택하여 구동상태로 설정하는(주사하는) 것이면 좋고, 예를 들면, 박막트랜지스터 구조를 가지는 복수의 포토센서(판독화소)로 이루어지는 센서어레이(판독화소어레이)를 구비한 화상판독장치의 주사드라이버로서 양호하게 적용할 수 있다.

Claims (27)

1. 종속접속된 복수의 신호홀딩회로를 구비하며,

   상기 각 신호홀딩회로는,

   입력신호가 인가되고, 해당 입력신호를 받아들여 홀딩하는 입력제어회로와,

   제 1 제어클럭신호가 인가되고, 홀딩된 상기 입력신호 및 상기 제 1 제어클럭신호의 타이밍에 따른 출력신호를 출력하는 출력제어회로와,

   리셋신호가 인가되고, 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 리셋제어회로를 구비하며,

   상기 출력신호가 종료되는 타이밍은 상기 리셋신호의 인가개시타이밍보다 전에 설정되어 있는 것을 특징으로 하는 시프트레지스터회로.
2. 제 1 항에 있어서,

   상기 제 1 제어클럭신호는 제 1 신호레벨과 제 2 신호레벨을 갖고,

   상기 출력제어회로에 있어서의 상기 출력신호는 상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 설정된 타이밍에 따라서 출력되며,

   상기 제 1 제어클럭신호의 신호레벨은 상기 리셋제어회로에 의해 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 동작의 개시타이밍보다도 먼저 상기 제 2 신호레벨로 변화하도록 설정되어 있는 것을 특징으로 하는 시프트레지스터회로.
3. 제 1 항에 있어서,

   각각의 상기 신호홀딩회로는,

   제 2 제어클럭신호가 인가되고, 상기 입력제어회로에 홀딩된 상기 입력신호 및 상기 제 2 제어클럭신호의 타이밍에 따른 시프트신호를 출력하며, 다음단의 상기 신호홀딩회로에 상기 입력신호로서 공급하는 전송제어회로를 구비하는 것을 특징으로 하는 시프트레지스터회로.
4. 제 3 항에 있어서,

   상기 제 1 제어클럭신호 및 제 2 제어클럭신호는 제 1 신호레벨과 제 2 신호레벨을 갖고,

   상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭과, 상기 제 2 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭은 동일하며,

   상기 제 2 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하는 타이밍보다 먼저 상기 제 1 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하도록 설정되어 있는 것을 특징으로 하는 시프트레지스터회로.
5. 제 3 항에 있어서,

   상기 제 1 제어클럭신호 및 제 2 제어클럭신호는 제 1 신호레벨과 제 2 신호 레벨을 갖고,

   상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭은 상기 제 2 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭보다도 짧게 설정되며,

   상기 제 2 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하는 타이밍보다 먼저 상기 제 1 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하도록 설정되어 있는 것을 특징으로 하는 시프트레지스터회로.
6. 제 3 항에 있어서,

   복수단의 상기 신호홀딩회로 중, 홀수단째의 상기 신호홀딩회로에는 상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호가 공급되고,

   짝수단째의 상기 신호홀딩회로에는 상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호의 각각 반전위상으로 되는 제 3 제어클럭신호 및 제 4 제어클럭신호가 공급되는 것을 특징으로 하는 시프트레지스터회로.
7. 제 3 항에 있어서,

   다음단의 상기 신호홀딩회로의 상기 전송제어회로에 의해 생성된 상기 시프트신호가 상기 리셋제어회로에 있어서의 상기 리셋신호로서 입력되는 것을 특징으로 하는 시프트레지스터회로.
8. 제 7 항에 있어서,

   상기 리셋신호는 상기 제 2 제어클럭신호의 반전위상으로 되는 타이밍에서 입력되는 것을 특징으로 하는 시프트레지스터회로.
9. 제 3 항에 있어서,

   상기 입력제어회로는 적어도 전류로의 일단측 및 제어단자에 상기 입력신호가 공급되는 동시에, 타단측에 제 1 접점이 접속된 제 1 스위치회로를 구비하고,

   상기 출력제어회로는 전류로의 일단측에 상기 제 1 제어클럭신호가 공급되는 동시에, 타단측에 상기 출력신호가 출력되는 제 2 접점이 접속되며, 제어단자에 상기 제 1 접점이 접속된 제 2 스위치회로와, 전류로의 일단측에 소정의 전원전압이 접속되는 동시에, 타단측에 상기 제 2 접점이 접속되고, 제어단자에 상기 제 1 접점의 전위의 반전전위가 인가되는 제 3 스위치회로를 구비하며,

   상기 리셋제어회로는 적어도 전류로의 일단측에 상기 제 1 접점이 접속되는 동시에, 타단측에 상기 전원전압이 접속되고, 제어단자에 상기 리셋신호가 공급되는 제 4 스위치회로를 구비하며,

   상기 전송제어회로는 적어도 전류로의 일단측에 상기 제 2 제어클럭신호가 공급되는 동시에, 타단측에 상기 시프트신호가 출력되는 제 3 접점이 접속되고, 제어단자에 상기 제 1 접점이 접속된 제 5 스위치회로와, 전류로의 일단측에 상기 전원전압이 접속되는 동시에, 타단측에 상기 제 3 접점이 접속되며, 제어단자에 상기 제 1 접점의 전위의 반전전위가 인가되는 제 6 스위치회로를 구비하는 것을 특징으로 하는 시프트레지스터회로.
10. 제 9 항에 있어서,

    상기 출력제어회로는 적어도 상기 출력신호의 출력기간에 있어서만 상기 제 2 스위치회로가 온 동작하며, 상기 출력신호가 상기 제 2 접점을 통해 출력되고,

    상기 출력신호의 비출력기간에 있어서는 상기 제 3 스위치회로가 온 동작하며, 상기 출력신호가 상기 제 2 접점을 통해 출력되는 것을 특징으로 하는 시프트레지스터회로.
11. 제 1 항에 있어서,

    각각의 상기 신호홀딩회로는 단일의 채널극성을 갖는 전계효과형 트랜지스터로 이루어지는 복수의 스위치회로를 포함하여 구성되어 있는 것을 특징으로 하는 시프트레지스터회로.
12. 제 11 항에 있어서,

    상기 전계효과형 트랜지스터는 비정질실리콘으로 이루어지는 반도체재료를 이용한 박막트랜지스터인 것을 특징으로 하는 시프트레지스터회로.
13. 제 11 항에 있어서,

    상기 전계효과형 트랜지스터는 산화아연으로 이루어지는 반도체재료를 이용한 박막트랜지스터인 것을 특징으로 하는 시프트레지스터회로.
14. 복수의 화소가 2차원 배열된 화소어레이의 각 행의 화소를 선택상태로 설정하는 주사신호를 차례차례 출력하는 구동제어장치에 있어서는,

    종속접속된 복수의 신호홀딩회로로 이루어지는 시프트레지스터회로를 구비하며,

    각각의 상기 신호홀딩회로는,

    입력신호가 인가되고, 해당 입력신호를 받아들여 홀딩하는 입력제어회로와,

    제 1 제어클럭신호가 인가되고, 홀딩된 상기 입력신호 및 상기 제 1 제어클럭신호의 타이밍에 따른 상기 주사신호로 되는 출력신호를 출력하는 출력제어회로와,

    리셋신호가 인가되고, 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 리셋제어회로를 구비하며,

    상기 출력신호가 종료되는 타이밍은 상기 리셋신호의 인가개시타이밍보다 전에 설정되어 있는 것을 특징으로 하는 구동제어장치.
15. 제 14 항에 있어서,

    상기 화소어레이의 홀수행째의 상기 화소에 상기 주사신호를 차례차례 출력하는 제 1 구동제어부와,

    상기 화소어레이의 짝수행째의 상기 화소에 상기 주사신호를 차례차례 출력 하는 제 2 구동제어부를 구비하는 것을 특징으로 하는 구동제어장치.
16. 제 14 항에 있어서,

    상기 제 1 제어클럭신호는 제 1 신호레벨과 제 2 신호레벨을 갖고,

    상기 출력제어회로에 있어서의 상기 출력신호는 상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 설정된 타이밍에 따라서 출력되며,

    상기 제 1 제어클럭신호의 신호레벨은 상기 리셋제어회로에 의해 상기 입력제어회로에 홀딩된 상기 입력신호의 신호레벨을 초기화하는 동작의 개시타이밍보다도 먼저 상기 제 2 신호레벨로 변화하도록 설정되어 있는 것을 특징으로 하는 구동제어장치.
17. 제 14 항에 있어서,

    각각의 상기 신호홀딩회로는,

    제 2 제어클럭신호가 인가되고, 상기 입력제어회로에 홀딩된 상기 입력신호 및 해당 제 2 제어클럭신호의 타이밍에 따른 시프트신호를 출력하며, 다음단의 상기 신호홀딩회로에 상기 입력신호로서 공급하는 전송제어회로를 구비하는 것을 특징으로 하는 구동제어장치.
18. 제 17 항에 있어서,

    상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호는 제 1 신호레벨과 제 2 신호레벨을 갖고,

    상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭과, 상기 제 2 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭은 동일하며,

    상기 제 2 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하는 타이밍보다 먼저 상기 제 1 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하도록 설정되어 있는 것을 특징으로 하는 구동제어장치.
19. 제 17 항에 있어서,

    상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호는 제 1 신호레벨과 제 2 신호레벨을 갖고,

    상기 제 1 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭은 상기 제 2 제어클럭신호가 상기 제 1 신호레벨로 되는 신호폭보다도 짧게 설정되며,

    상기 제 2 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하는 타이밍보다 먼저 상기 제 1 제어클럭신호가 상기 제 1 신호레벨에서 상기 제 2 신호레벨로 변화하도록 설정되어 있는 것을 특징으로 하는 구동제어장치.
20. 제 17 항에 있어서,

    복수단의 상기 신호홀딩회로 중, 홀수단째의 상기 신호홀딩회로에는 상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호가 공급되고,

    짝수단째의 상기 신호홀딩회로에는 상기 제 1 제어클럭신호 및 상기 제 2 제어클럭신호의 각각 반전위상으로 되는 제 3 제어클럭신호 및 제 4 제어클럭신호가 공급되는 것을 특징으로 하는 구동제어장치.
21. 제 17 항에 있어서,

    다음단의 상기 신호홀딩회로의 상기 전송제어회로에 의해 생성된 상기 시프트신호가 상기 리셋제어회로에 있어서의 상기 리셋신호로서 입력되는 것을 특징으로 하는 구동제어장치.
22. 제 14 항에 있어서,

    각각의 상기 신호홀딩회로는 단일의 채널극성을 갖는 전계효과형 트랜지스터로 이루어지는 복수의 스위치회로를 포함하여 구성되어 있는 것을 특징으로 하는 구동제어장치.
23. 제 22 항에 있어서,

    복수의 상기 화소의 각각은 단일의 채널극성을 갖는 적어도 1개의 전계효과형 트랜지스터로 이루어지는 스위치회로를 포함한 구성을 갖고,

    구동제어장치는 화소어레이가 형성된 기판상에 일체적으로 설치되어 있는 것을 특징으로 하는 구동제어장치.
24. 제 22 항에 있어서,

    상기 화소어레이 및 구동제어장치를 구성하는 상기 전계효과형 트랜지스터는 비정질실리콘으로 이루어지는 반도체재료를 이용한 박막트랜지스터인 것을 특징으로 하는 구동제어장치.
25. 제 22 항에 있어서,

    상기 화소어레이 및 구동제어장치를 구성하는 상기 전계효과형 트랜지스터전계효과형 트랜지스터어지는 반도체재료를 이용한 박막트랜지스터인 것을 특징으로 하는 구동제어장치.
26. 제 14 항에 있어서,

    상기 화소어레이는 복수의 표시화소가 2차원 배열된 표시화소어레이인 것을 특징으로 하는 구동제어장치.
27. 제 14 항에 있어서,

    상기 화소어레이는 복수의 판독화소가 2차원 배열된 판독화소어레이인 것을 특징으로 하는 구동제어장치.

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