JP5203993B2 - ドライバ、表示装置及びアンプ回路駆動方法 - Google Patents
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Description
2 タイミングコントローラ、
10 液晶パネル(表示部)、
11 画素、
12 TFT(Thin Film Transistor;薄膜トンジスタ)、
13 ドレイン電極、
14 ソース電極、
15 画素容量、
16 ゲート電極、
20 ゲートドライバ、
30 ソースドライバ、
31 シフトレジスタ、
32 データレジスタ、
33 データラッチ回路、
34 レベルシフタ、
35 デジタル/アナログ(D/A)コンバータ、
36 出力アンプ、
36−1〜36−N アンプ回路、
37 階調電圧生成回路、
38 アンプ回路駆動部、
40 制御回路、
41 遅延部(第1遅延部)、
41−1〜41−((N/2)−1) 遅延回路、
42 遅延部(第2遅延部、遅延回路)、
43 遅延部(第3遅延部)、
43−1〜43−((N/2)−1) 遅延回路、
136−1〜136−N アンプ回路、
141−1〜141−(N−1) 遅延回路、
236−1〜236−N アンプ回路、
241−1〜241−((N/2)−1) 遅延回路、
CLK クロック信号、
DATA 表示データ、
ND 出力ノード、
STH シフトパルス信号、
STV 垂直シフトパルス信号、
VCK 垂直クロック信号、
Claims (9)
- (N/2)(Nは、4以上の整数であり、且つ、2の倍数である)個のアンプ回路を有し、第1制御信号に応じて出力階調電圧を表示部に出力する第1アンプ回路群と、
(N/2)個のアンプ回路を有し、第2制御信号に応じて出力階調電圧を前記表示部に出力する第2アンプ回路群と、
前記第1制御信号を出力する制御回路と、
前記第1制御信号を順に第1遅延時間ずつ遅延させて、前記第1アンプ回路群に出力する第1遅延部と、
前記第1制御信号を第2遅延時間遅延させて前記第2制御信号を生成する第2遅延部と、
前記第2制御信号を順に前記第1遅延時間ずつ遅延させて、前記第2アンプ回路群に出力する第3遅延部と
を具備し、
前記第2遅延時間は、前記第1遅延時間より短い
ドライバ。 - 前記第1アンプ回路群は、1番目から(N/2)番目まで順に設けられたアンプ回路を備え、
前記第2アンプ回路群は、N番目から((N/2)+1)番目まで順に設けられたアンプ回路を備える
請求項1に記載のドライバ。 - 前記第1アンプ回路群は、(N/2)番目から1番目まで順に設けられたアンプ回路を備え、
前記第2アンプ回路群は、((N/2)+1)番目からN番目まで順に設けられたアンプ回路を備える
請求項1に記載のドライバ。 - 表示部と、
データ線を介して前記表示部に接続されたドライバとを具備し、
(N/2)(Nは、4以上の整数であり、且つ、2の倍数である)個のアンプ回路を有し、第1制御信号に応じて出力階調電圧を前記表示部に出力する第1アンプ回路群と、
(N/2)個のアンプ回路を有し、第2制御信号に応じて出力階調電圧を前記表示部に出力する第2アンプ回路群と、
前記第1制御信号を出力する制御回路と、
前記第1制御信号を順に第1遅延時間ずつ遅延させて、前記第1アンプ回路群に出力する第1遅延部と、
前記第1制御信号を第2遅延時間遅延させて前記第2制御信号を生成する第2遅延部と、
前記第2制御信号を順に前記第1遅延時間ずつ遅延させて、前記第2アンプ回路群に出力する第3遅延部と
を具備し、
前記第2遅延時間は、前記第1遅延時間より短い
表示装置。 - 前記第1アンプ回路群は、1番目から(N/2)番目まで順に設けられたアンプ回路を備え、
前記第2アンプ回路群は、N番目から((N/2)+1)番目まで順に設けられたアンプ回路を備える
請求項4に記載の表示装置。 - 前記第1アンプ回路群は、(N/2)番目から1番目まで順に設けられたアンプ回路を備え、
前記第2アンプ回路群は、((N/2)+1)番目からN番目まで順に設けられたアンプ回路を備える
請求項4に記載の表示装置。 - (N/2)(Nは、4以上の整数であり、且つ、2の倍数である)個のアンプ回路を有し、第1制御信号に応じて出力階調電圧を表示部に出力する第1アンプ回路群と、(N/2)個のアンプ回路を有し、第2制御信号に応じて出力階調電圧を前記表示部に出力する第2アンプ回路群とを備えたドライバに適用されるアンプ回路駆動方法であって、
(a) 前記第1制御信号を出力するステップと、
(b) 前記第1制御信号を順に第1遅延時間ずつ遅延させて、前記第1アンプ回路群に出力するステップと、
(c) 前記第1制御信号を第2の遅延時間遅延させた前記第2制御信号を生成するステップと、
(d) 前記第2制御信号を順に第1遅延時間ずつ遅延させて、前記第2アンプ回路群に出力するステップと
を具備するドライバのアンプ回路駆動方法。 - 前記第1アンプ回路群は、1番目から(N/2)番目まで順に設けられたアンプ回路を備え、
前記第2アンプ回路群は、N番目から((N/2)+1)番目まで[の]順に設けられたアンプ回路を備え、
前記(b)のステップは、前記第1制御信号を1番目から(N/2)番目のアンプ回路に順に出力し、
前記(d)のステップは、前記第2制御信号をN番目から((N/2)+1)番目のアンプ回路に順に出力する
請求項7に記載のアンプ回路駆動方法。 - 前記第1アンプ回路群は、(N/2)番目から1番目まで順に設けられたアンプ回路を備え、
前記第2アンプ回路群は、((N/2)+1)番目からN番目まで順に設けられたアンプ回路を備え、
前記(b)のステップは、前記第1制御信号を(N/2)番目から1番目のアンプ回路に順に出力し、
前記(d)のステップは、前記第2制御信号を((N/2)+1)番目からN番目のアンプ回路に順に出力する
請求項7に記載のアンプ回路駆動方法。
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