JP2010176083A - ドライバ及び表示装置 - Google Patents

Abstract

【課題】表示部に縦線の異常表示が現れることない上に、アンプ回路が同じタイミングで動作するときに発生するノイズを削減できること。
【解決手段】本発明のドライバ（３０）は、制御信号に応じて出力階調電圧を表示部（１０）に出力する複数のアンプ回路（３６−１〜３６−Ｎ）と、制御回路（４０）と、遅延部（４１、４２、４３）と、を具備している。制御回路（４０）は、制御信号として第１制御信号（ＣＴＲ１）を出力する。遅延部（４１、４２、４３）は、第１制御信号（ＣＴＲ１）を複数のアンプ回路のうちの半数のアンプ回路である第１アンプ回路群の各々に順番に出力し、第１制御信号（ＣＴＲ１）を任意の遅延時間遅延させた第２制御信号（ＣＴＲ２）を第１アンプ回路群以外の第２アンプ回路群の各々に順番に出力する。
【選択図】図７

Description

本発明は、アンプ回路を駆動するドライバ（ソースドライバ）、及び、それに適用されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置に関する。

ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置が普及されている。ＴＦＴ型液晶表示装置は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）モジュールである表示部（液晶パネル）と、ゲートドライバ及び複数のソースドライバと、ゲートドライバに接続された複数のゲート線と、複数のソースドライバの各々に接続された複数のデータ線とを具備している。複数のゲート線は、それぞれ、行に設けられた画素のＴＦＴのゲート電極に接続されている。複数のデータ線は、それぞれ、列に設けられた画素のＴＦＴのドレイン電極に接続されている。

ソースドライバは、外部からの複数の表示データを取り込み、その複数の表示データに対してデジタル／アナログ変換を行う。即ち、ソースドライバは、複数の階調電圧の中から、表示データに応じた出力階調電圧を選択する。ソースドライバは、出力階調電圧を複数のデータ線に出力するための出力アンプを具備している。

出力アンプは、複数のアンプ回路を備えている。複数のアンプ回路の出力は、それぞれ複数のデータ線に接続されている。また、複数のアンプ回路は、制御信号に応じて動作する。複数のアンプ回路は、それぞれ、制御信号に応じて出力階調電圧を複数のデータ線に出力する。

ＴＦＴ型液晶表示装置において、複数のアンプ回路が同時に動作しないことが望ましい。その理由として、複数のアンプ回路が同じタイミングで動作した場合、ソースドライバに大電流が集中して流れることとなり、液晶モジュールの電源ラインや信号ラインにノイズが発生してしまう。このノイズを低減するために、アンプ回路の動作タイミングをずらす必要がある。

図１は、特許文献１に記載されたＴＦＴ型液晶表示装置におけるソースドライバの構成を示している。ソースドライバは、更に、アンプ回路駆動部を備え、そのアンプ回路駆動部は、上述の制御信号を出力する制御回路と、直列接続された遅延回路１４１−１〜１４１−（Ｎ−１）と、を具備している。

ここで、複数のデータ線が、１番目からＮ番目までこの順に設けられたＮ本のデータ線であるものとし、複数のアンプ回路が、１番目からＮ番目までこの順に設けられたＮ個のアンプ回路であるものとする。Ｎは、４以上の整数であり、且つ、２の倍数であるものとする。以下、特許文献１において、Ｎ個のアンプ回路をそれぞれアンプ回路１３６−１〜１３６−Ｎと称する。

遅延回路１４１−１の入力は制御回路とアンプ回路１３６−１とに接続されている。遅延回路１４１−１〜１４１−（Ｎ−１）の出力は、それぞれ、アンプ回路１３６−２〜１３６−Ｎに接続されている。

図２は、図１のソースドライバのアンプ回路駆動部の動作を示すタイミングチャートである。

制御回路は、上述の制御信号をアンプ回路１３６−１に出力する。

遅延回路１４１−１〜１４１−（Ｎ−１）は、制御信号を２番目からＮ番目までこの順に任意の遅延時間ずつ遅延させて、それぞれアンプ回路１３６−２〜１３６−Ｎに出力する。

図３は、特許文献２に記載されたＴＦＴ型液晶表示装置におけるソースドライバの構成を示している。アンプ回路駆動部は、上述の制御信号を出力する制御回路と、並列接続された遅延回路２４１−１〜２４１−（（Ｎ／２）−１）と、を具備している。

以下、特許文献２において、Ｎ個のアンプ回路をそれぞれアンプ回路２３６−１〜２３６−Ｎと称する。

遅延回路２４１−１の入力と遅延回路２４１−Ｎの入力は、制御回路とアンプ回路２３６−１とに接続されている。遅延回路２４１−１〜２４１−（（Ｎ／２）−１）の出力は、それぞれ、アンプ回路２３６−２〜２３６−（Ｎ／２）と、アンプ回路２３６−（Ｎ−１）〜２３６−（（Ｎ／２）＋１）とに接続されている。

図４は、図３のソースドライバのアンプ回路駆動部の動作を示すタイミングチャートである。

制御回路は、上述の制御信号をアンプ回路２３６−１、２３６−Ｎに出力する。

遅延回路２４１−１〜２４１−（（Ｎ／２）−１）は、制御信号を２番目から（Ｎ／２）番目までこの順に任意の遅延時間ずつ遅延させて、それぞれ、アンプ回路１３６−２〜１３６−（Ｎ／２）と、アンプ回路３６−（Ｎ−１）〜３６−（（Ｎ／２）＋１）とに出力する。

特開２００３−２３３３５８号公報（図１１） 特開平７−１３５０９号公報（図４）

特許文献１に記載されたＴＦＴ型液晶表示装置では、アンプ回路の動作タイミングの差が大きいという問題点がある（第１の問題点）。

その理由について、複数のソースドライバのうちの第１、２のソースドライバを例にして説明する。ここで、上述のように、アンプ回路１３６−１〜１３６−Ｎが１番目からＮ番目までこの順に設けられているため、第１のソースドライバのアンプ回路１３６−Ｎと第２のソースドライバのアンプ回路１３６−１が隣接しているものとする。

アンプ回路駆動部は、制御信号を１番目からＮ番目までこの順に、それぞれ第１のソースドライバのアンプ回路１３６−１〜１３６−Ｎに出力し、それぞれ第２のソースドライバのアンプ回路１３６−１〜１３６−Ｎに出力する。この場合、第１のソースドライバのアンプ回路１３６−１〜１３６−Ｎは、１番目からＮ番目までこの順に動作し、第２のソースドライバのアンプ回路１３６−１〜１３６−Ｎは、１番目からＮ番目までこの順に動作する。しかし、第１、２のソースドライバにおいて、アンプ回路１３６−１が動作するタイミングからアンプ回路１３６−Ｎが動作するタイミングまでの時間差が大きくなってしまう。このため、この時間差が大きすぎることが起因となって、表示部に縦線の異常表示が現れる可能性がある。この時間差を低減できることが望まれる。

特許文献２に記載されたＴＦＴ型液晶表示装置では、ノイズ対策の効果が半減されてしまうという問題点がある（第２の問題点）。

その理由について説明する。

アンプ回路駆動部は、制御信号を１番目から（Ｎ／２）番目までこの順に、それぞれ、アンプ回路２３６−１〜２３６−（Ｎ／２）と、アンプ回路２３６−Ｎ〜２３６−（（Ｎ／２）＋１）とに出力する。この場合、アンプ回路２３６−１〜２３６−（Ｎ／２）は、それぞれアンプ回路２３６−Ｎ〜２３６−（（Ｎ／２）＋１）と同時に動作する。しかし、アンプ回路が２個ずつ同じタイミングで動作してしまう。このため、上述のノイズ対策の効果が半減されてしまい、画質が悪化する可能性がある。アンプ回路が同じタイミングで動作するときに発生するノイズを削減できることが望まれる。

以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するため形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明のドライバ（３０）は、制御信号に応じて出力階調電圧を表示部（１０）に出力する複数のアンプ回路（３６−１〜３６−Ｎ）と、制御回路（４０）と、遅延部（４１、４２、４３）と、を具備している。制御回路（４０）は、制御信号として第１制御信号（ＣＴＲ１）を出力する。遅延部（４１、４２、４３）は、第１制御信号（ＣＴＲ１）を複数のアンプ回路のうちの半数のアンプ回路である第１アンプ回路群の各々に順番に出力し、第１制御信号（ＣＴＲ１）を任意の遅延時間遅延させた第２制御信号（ＣＴＲ２）を第１アンプ回路群以外の第２アンプ回路群の各々に順番に出力する。

本発明のドライバ（３０）によれば、第１アンプ回路群の各々は順番に動作し、第２アンプ回路群の各々は順番に動作する。第１アンプ回路群が全て動作するときの時間や、第２アンプ回路群が全て動作するときの時間は、前述のアンプ回路１３６−１〜１３６−Ｎが全て動作するときの時間の半分である。従って、この時間が低減されることにより、表示部（１０）に縦線の異常表示が現れることはない。即ち、第１の問題点が解決される。

また、本発明のドライバ（３０）によれば、第２アンプ回路群が動作するタイミングは、第１アンプ回路群が動作するタイミングに対して任意の遅延時間遅れている。即ち、第１アンプ回路群と第２アンプ回路群は同じタイミングで動作しない。従って、この動作タイミングにより、アンプ回路が同じタイミングで動作するときに発生するノイズが削減される。これにより、画質が悪化することはない。即ち、第２の問題点が解決される。

図１は、特許文献１に記載されたＴＦＴ型液晶表示装置におけるソースドライバの構成を示している。 図２は、図１のソースドライバのアンプ回路駆動部の動作を示すタイミングチャートである。 図３は、特許文献２に記載されたＴＦＴ型液晶表示装置におけるソースドライバの構成を示している。 図４は、図３のソースドライバのアンプ回路駆動部の動作を示すタイミングチャートである。 図５は、本発明の実施形態によるＴＦＴ型液晶表示装置１の構成を示している。 図６は、本発明の実施形態によるＴＦＴ型液晶表示装置１のソースドライバ３０の構成を示している。 図７は、図６のソースドライバ３０のアンプ回路駆動部３８の構成を示している。 図８は、図７のアンプ回路駆動部３８の動作を示すタイミングチャートである。 図９は、図６のソースドライバ３０のアンプ回路駆動部３８の構成を示している。 図１０は、図９のアンプ回路駆動部３８の動作を示すタイミングチャートである。

以下に添付図面を参照して、本発明の実施形態によるドライバ（ソースドライバ）に適用されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型液晶表示装置について詳細に説明する。

図５は、本発明の実施形態によるＴＦＴ型液晶表示装置１の構成を示している。

本発明の実施形態によるＴＦＴ型液晶表示装置１は、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）モジュールである表示部（液晶パネル）１０を具備している。液晶パネル１０は、マトリクス状に配置された複数の画素１１を具備している。複数の画素１１の各々は、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｅｒ：ＴＦＴ）１２と、画素容量１５とを具備している。画素容量１５は、画素電極と、画素電極に対向する対向電極とを具備している。ＴＦＴ１２は、ドレイン電極１３と、画素電極に接続されたソース電極１４と、ゲート電極１６とを具備している。

本発明の実施形態によるＴＦＴ型液晶表示装置１は、更に、液晶パネル１０の複数の画素１１を駆動するためのドライバとして、ゲートドライバ２０と、複数のソースドライバ３０とを具備している。ゲートドライバ２０、複数のソースドライバ３０は、チップ上（図示しない）に設けられている。

本発明の実施形態によるＴＦＴ型液晶表示装置１は、更に、ゲートドライバ２０に接続された複数のゲート線と、複数のソースドライバ３０の各々に接続された複数のデータ線とを具備している。複数のゲート線は、それぞれ、行に設けられた画素１１のＴＦＴ１２のゲート電極１６に接続されている。複数のデータ線は、それぞれ、列に設けられた画素１１のＴＦＴ１２のドレイン電極１３に接続されている。

本発明の実施形態によるＴＦＴ型液晶表示装置１は、更に、タイミングコントローラ２を具備している。タイミングコントローラ２は、チップ上に設けられている。

タイミングコントローラ２は、１水平期間において、垂直クロック信号ＶＣＫと、複数のゲート線を１番目から最終番目まで順番に選択するための垂直シフトパルス信号ＳＴＶとをゲートドライバ２０に出力する。例えば、ゲートドライバ２０は、垂直シフトパルス信号ＳＴＶと垂直クロック信号ＶＣＫとに応じて、複数のゲート線のうちの１つのゲート線を選択したものとする。この場合、選択信号を１つのゲート線に出力する。この選択信号は、上記１つのゲート線に対応する１ライン分の画素１１のＴＦＴ１２のゲート電極１６に供給され、ＴＦＴ１２は選択信号によりオンする。他のゲート線についても同じである。

タイミングコントローラ２は、１画面（１フレーム）分の表示データＤＡＴＡと、クロック信号ＣＬＫと、シフトパルス信号ＳＴＨとをソースドライバ３０に出力する。１画面分の表示データＤＡＴＡは、１ライン目から最終ライン目までの表示データを含んでいる。１ライン分の表示データは、複数のデータ線のそれぞれに対応する複数の表示データを含んでいる。ソースドライバ３０は、シフトパルス信号ＳＴＨとクロック信号ＣＬＫとに従って、複数の表示データをそれぞれ複数のデータ線に出力する。このとき、複数のゲート線のうちの１つのゲート線と複数のデータ線とに対応する画素１１のＴＦＴ１２はオンしている。このため、上記画素１１の画素容量１５には、それぞれ、複数の表示データが書き込まれ、次の書き込みまで保持される。これにより、１ライン分の表示データＤＡＴＡが表示される。

図６は、ソースドライバ３０の構成を示している。ソースドライバ３０は、シフトレジスタ３１と、データレジスタ３２と、データラッチ回路３３と、レベルシフタ３４と、Ｄ／Ａコンバータ３５と、出力アンプ３６と、階調電圧生成回路３７と、アンプ回路駆動部３８と、複数の出力ノードＮＤと、を具備している。複数の出力ノードＮＤは、それぞれ、複数のデータ線に接続されている。アンプ回路駆動部３８については後述する。

階調電圧生成回路３７は、直列接続された階調抵抗素子を備えている。この階調電圧生成回路３７は、電源回路（図示しない）からの基準電圧を階調抵抗素子により分圧し、複数の階調電圧を生成する。

シフトレジスタ３１は、シフトパルス信号ＳＴＨをクロック信号ＣＬＫに同期させて順にシフトさせ、データレジスタ３２に出力する。データレジスタ３２は、タイミングコントローラ２からの複数の表示データを、シフトレジスタ３１からのシフトパルス信号ＳＴＨに同期して取り込み、データラッチ回路３３に出力する。

データラッチ回路３３は、複数のデータラッチ回路を備えている。複数のデータラッチ回路は、複数の表示データをそれぞれ同タイミングでラッチし、レベルシフタ３４に出力する。

レベルシフタ３４は、複数のレベルシフタを備えている。複数のレベルシフタは、それぞれデータラッチ回路３３からの複数の表示データに対してレベル変換を行い、Ｄ／Ａコンバータ３５に出力する。

Ｄ／Ａコンバータ３５は、複数のＤ／Ａコンバータを備えている。複数のＤ／Ａコンバータは、それぞれレベルシフタ３４からの複数の表示データに対してデジタル／アナログ変換を行う。即ち、複数のＤ／Ａコンバータの各々は、複数の階調電圧の中から、表示データに応じた出力階調電圧を選択して、出力アンプ３６に出力する。

出力アンプ３６は、複数のアンプ回路を備えている。複数のアンプ回路の出力は、それぞれ複数の出力ノードＮＤを介して複数のデータ線に接続されている。また、複数のアンプ回路は、制御信号に応じて動作する。複数のアンプ回路は、それぞれ、制御信号に応じて出力階調電圧を複数のデータ線に出力する。

ここで、複数のデータ線が、１番目からＮ番目までこの順に設けられたＮ本のデータ線であるものとし、複数のアンプ回路が、１番目からＮ番目までこの順に設けられたＮ個のアンプ回路であるものとする。Ｎは、４以上の整数であり、且つ、２の倍数であるものとする。以下、Ｎ個のアンプ回路をそれぞれアンプ回路３６−１〜３６−Ｎと称する。

前述の第１、２の問題点を解決するために、制御信号により複数のアンプ回路の各々の動作タイミングをずらす必要がある。これを実現するための構成を以下に説明する。

図７は、アンプ回路駆動部３８の構成を示している。アンプ回路駆動部３８は、上述の制御信号を出力する制御回路４０と、第１、２、３遅延部（遅延部４１、４２、４３）と、を具備している。

遅延部４１は、直列接続された遅延回路４１−１〜４１−（（Ｎ／２）−１）を備えている。遅延回路４１−１の入力は制御回路４０とアンプ回路３６−１とに接続されている。遅延回路４１−１〜４１−（（Ｎ／２）−１）の出力は、それぞれ、アンプ回路３６−２〜３６−（Ｎ／２）に接続されている。ここで、アンプ回路３６−１〜３６−Ｎのうちの、１番目から（Ｎ／２）番目までのアンプ回路を、アンプ回路３６−１〜３６−（Ｎ／２）、又は、第１アンプ回路群と称する。

遅延部４２は、遅延回路（以下、遅延回路４２）であり、制御回路４０に接続されている。

遅延部４３は、直列接続された遅延回路４３−１〜４３−（（Ｎ／２）−１）を備えている。遅延回路４３−１の入力は遅延部４２の出力とアンプ回路３６−Ｎとに接続されている。遅延回路４３−１〜４３−（（Ｎ／２）−１）の出力は、それぞれ、アンプ回路３６−（Ｎ−１）〜３６−（（Ｎ／２）＋１）に接続されている。ここで、アンプ回路３６−１〜３６−Ｎのうちの、Ｎ番目から（（Ｎ／２）＋１）番目までのアンプ回路を、アンプ回路３６−Ｎ〜３６−（（Ｎ／２）＋１）、又は、第２アンプ回路群と称する。

図８は、図７のアンプ回路駆動部３８の動作を示すタイミングチャートである。

制御回路４０は、上述の制御信号として第１制御信号（以下、制御信号ＣＴＲ１）をアンプ回路３６−１に出力する。アンプ回路３６−１は、制御回路４０からの制御信号ＣＴＲ１に応じて動作する。

遅延回路４１−１〜４１−（（Ｎ／２）−１）は、制御信号ＣＴＲ１を２番目から（Ｎ／２）番目までこの順に任意の遅延時間として第１遅延時間ずつ遅延させて、それぞれアンプ回路３６−２〜３６−（Ｎ／２）に出力する。例えば、第１遅延時間は、任意の遅延時間として、１クロック分の時間であるものとする。アンプ回路３６−２〜３６−（Ｎ／２）は、それぞれ、遅延回路４１−１〜４１−（（Ｎ／２）−１）からの制御信号ＣＴＲ１に応じて動作する。

遅延回路４２は、制御信号ＣＴＲ１を任意の遅延時間として第２遅延時間遅延させて第２制御信号（以下、制御信号ＣＴＲ２）を生成する。第２遅延時間は、第１遅延時間より短く、第１遅延時間の半分の時間であるものとする。遅延部４２は、その制御信号ＣＴＲ２をアンプ回路３６−Ｎに出力する。アンプ回路３６−Ｎは、遅延回路４２からの制御信号ＣＴＲ２に応じて動作する。

遅延回路４３−１〜４３−（（Ｎ／２）−１）は、制御信号ＣＴＲ２を（Ｎ−１）番目から（（Ｎ／２）＋１）番目までこの順に第１遅延時間ずつ遅延させて、それぞれアンプ回路３６−（Ｎ−１）〜３６−（（Ｎ／２）＋１）に出力する。アンプ回路３６−（Ｎ−１）〜３６−（（Ｎ／２）＋１）は、それぞれ、遅延回路４３−１〜４３−（（Ｎ／２）−１）からの制御信号ＣＴＲ２に応じて動作する。

以上の説明により、本発明の実施形態によるＴＦＴ型液晶表示装置１では、アンプ回路駆動部３８の制御回路４０は、制御信号として制御信号ＣＴＲ１を出力する。このとき、アンプ回路駆動部３８の遅延部４１、４２、４３は、制御信号ＣＴＲ１をアンプ回路３６−１〜３６−Ｎのうちの半数のアンプ回路である第１アンプ回路群｛アンプ回路３６−１〜３６−（Ｎ／２）｝の各々に順番に出力し、制御信号ＣＴＲ１を第２遅延時間遅延させた制御信号ＣＴＲ２を第１アンプ回路群以外の第２アンプ回路群｛アンプ回路３６−Ｎ〜３６−（（Ｎ／２）＋１）｝の各々に順番に出力する。

このように、本発明の実施形態によるＴＦＴ型液晶表示装置１によれば、アンプ回路３６−１〜３６−（Ｎ／２）は、１番目から（Ｎ／２）番目までこの順に動作し、アンプ回路３６−Ｎ〜３６−（（Ｎ／２）＋１）は、Ｎ番目から（（Ｎ／２）＋１）番目までこの順に動作する。即ち、アンプ回路３６−１〜３６−Ｎは、両端のアンプ回路｛アンプ回路３６−１、３６−Ｎ｝から、中央部のアンプ回路｛アンプ回路３６−（Ｎ／２）、３６−（（Ｎ／２）＋１）｝に向けて動作している。これにより、アンプ回路３６−１が動作するタイミングからアンプ回路３６−（Ｎ／２）が動作するタイミングまでの時間差や、アンプ回路３６−Ｎが動作するタイミングからアンプ回路３６−（（Ｎ／２）＋１）が動作するタイミングまでの時間差は、前述のアンプ回路１３６−１が動作するタイミングからアンプ回路１３６−Ｎが動作するタイミングまでの時間差に対して半減される。言い換えれば、アンプ回路３６−１〜３６−（Ｎ／２）が全て動作するときの時間や、アンプ回路３６−Ｎ〜３６−（（Ｎ／２）＋１）が全て動作するときの時間は、前述のアンプ回路１３６−１〜１３６−Ｎが全て動作するときの時間の半分である。従って、この時間差が低減されることにより、表示部１０に縦線の異常表示が現れることはない。即ち、第１の問題点が解決される。

また、本発明の実施形態によるＴＦＴ型液晶表示装置１によれば、アンプ回路３６−Ｎ〜３６−（（Ｎ／２）＋１）が動作するタイミングは、アンプ回路３６−１〜３６−（Ｎ／２）が動作するタイミングに対して第２遅延時間遅れている。即ち、アンプ回路３６−１〜３６−（Ｎ／２）とアンプ回路３６−Ｎ〜３６−（（Ｎ／２）＋１）は同じタイミングで動作しない。従って、この動作タイミングにより、アンプ回路が同じタイミングで動作するときに発生するノイズが削減される。これにより、画質が悪化することはない。即ち、第２の問題点が解決される。

なお、本発明の実施形態によるＴＦＴ型液晶表示装置１では、図９に示されるように、アンプ回路３６−１〜３６−Ｎのうちの、中央部のアンプ回路｛アンプ回路３６−（Ｎ／２）、３６−（（Ｎ／２）＋１）｝から、両端のアンプ回路｛アンプ回路３６−１、３６−Ｎ｝に向けて制御信号を供給してもよい。

この場合、遅延回路４１−１の入力は制御回路４０とアンプ回路３６−（Ｎ／２）とに接続されている。遅延回路４１−１〜４１−（（Ｎ／２）−１）の出力は、それぞれ、アンプ回路３６−（（Ｎ／２）−１）〜３６−１に接続されている。ここで、アンプ回路３６−１〜３６−Ｎのうちの、（Ｎ／２）番目から１番目までのアンプ回路を、アンプ回路３６−（Ｎ／２）〜３６−１、又は、第１アンプ回路群と称する。

遅延回路４３−１の入力は遅延部４２の出力とアンプ回路３６−（（Ｎ／２）＋１）とに接続されている。遅延回路４３−１〜４３−（（Ｎ／２）−１）の出力は、それぞれ、アンプ回路３６−（（Ｎ／２）＋２）〜３６−Ｎに接続されている。ここで、アンプ回路３６−１〜３６−Ｎのうちの、（（Ｎ／２）＋１）番目からＮ番目までのアンプ回路を、アンプ回路３６−（（Ｎ／２）＋１）〜３６−Ｎ、又は、第２アンプ回路群と称する。

図１０は、図９のアンプ回路駆動部３８の動作を示すタイミングチャートである。

制御回路４０は、上述の制御信号として制御信号ＣＴＲ１をアンプ回路３６−（Ｎ／２）に出力する。アンプ回路３６−（Ｎ／２）は、制御回路４０からの制御信号ＣＴＲ１に応じて動作する。

遅延回路４１−１〜４１−（（Ｎ／２）−１）は、制御信号ＣＴＲ１を（（Ｎ／２）−１）番目から１番目までこの順に第１遅延時間ずつ遅延させて、それぞれアンプ回路３６−（（Ｎ／２）−１）〜３６−１に出力する。アンプ回路３６−（（Ｎ／２）−１）〜３６−１は、それぞれ、遅延回路４１−１〜４１−（（Ｎ／２）−１）からの制御信号ＣＴＲ１に応じて動作する。

遅延回路４２は、制御信号ＣＴＲ１を第２遅延時間遅延させて制御信号ＣＴＲ２を生成する。遅延部４２は、その制御信号ＣＴＲ２をアンプ回路３６−（（Ｎ／２）＋１）に出力する。アンプ回路３６−（（Ｎ／２）＋１）は、遅延回路４２からの制御信号ＣＴＲ２に応じて動作する。

遅延回路４３−１〜４３−（（Ｎ／２）−１）は、制御信号ＣＴＲ２を（（Ｎ／２）＋２）番目からＮ番目までこの順に第１遅延時間ずつ遅延させて、それぞれアンプ回路３６−（（Ｎ／２）＋２）〜３６−Ｎに出力する。アンプ回路３６−（（Ｎ／２）＋２）〜３６−Ｎは、それぞれ、遅延回路４３−１〜４３−（（Ｎ／２）−１）からの制御信号ＣＴＲ２に応じて動作する。

以上の説明により、本発明の実施形態によるＴＦＴ型液晶表示装置１では、アンプ回路駆動部３８の制御回路４０は、制御信号として制御信号ＣＴＲ１を出力する。このとき、アンプ回路駆動部３８の遅延部４１、４２、４３は、制御信号ＣＴＲ１をアンプ回路３６−１〜３６−Ｎのうちの半数のアンプ回路である第１アンプ回路群｛アンプ回路３６−（Ｎ／２）〜３６−１｝の各々に順番に出力し、制御信号ＣＴＲ１を第２遅延時間遅延させた制御信号ＣＴＲ２を第１アンプ回路群以外の第２アンプ回路群｛アンプ回路３６−（（Ｎ／２）＋１）〜３６−Ｎ｝の各々に順番に出力する。

このように、本発明の実施形態によるＴＦＴ型液晶表示装置１によれば、アンプ回路３６−（Ｎ／２）〜３６−１は、（Ｎ／２）番目から１番目までこの順に動作し、アンプ回路３６−（（Ｎ／２）＋１）〜３６−Ｎは、（（Ｎ／２）＋１）番目からＮ番目までこの順に動作する。即ち、アンプ回路３６−１〜３６−Ｎは、中央部のアンプ回路｛アンプ回路３６−（Ｎ／２）、３６−（（Ｎ／２）＋１）｝から、両端のアンプ回路｛アンプ回路３６−１、３６−Ｎ｝に向けて動作している。これにより、アンプ回路３６−（Ｎ／２）が動作するタイミングからアンプ回路３６−１が動作するタイミングまでの時間差や、アンプ回路３６−（（Ｎ／２）＋１）が動作するタイミングからアンプ回路３６−Ｎが動作するタイミングまでの時間差は、前述のアンプ回路１３６−１が動作するタイミングからアンプ回路１３６−Ｎが動作するタイミングまでの時間差に対して半減される。言い換えれば、アンプ回路３６−（Ｎ／２）〜３６−１が全て動作するときの時間や、アンプ回路３６−（（Ｎ／２）＋１）〜３６−Ｎが全て動作するときの時間は、前述のアンプ回路１３６−１〜１３６−Ｎが全て動作するときの時間の半分である。従って、この時間差が低減されることにより、表示部１０に縦線の異常表示が現れることはない。即ち、第１の問題点が解決される。

また、本発明の実施形態によるＴＦＴ型液晶表示装置１によれば、アンプ回路３６−（（Ｎ／２）＋１）〜３６−Ｎが動作するタイミングは、アンプ回路３６−（Ｎ／２）〜３６−１が動作するタイミングに対して第２遅延時間遅れている。即ち、アンプ回路３６−（Ｎ／２）〜３６−１とアンプ回路３６−（（Ｎ／２）＋１）〜３６−Ｎは同じタイミングで動作しない。従って、この動作タイミングにより、アンプ回路が同じタイミングで動作するときに発生するノイズが削減される。これにより、画質が悪化することはない。即ち、第２の問題点が解決される。

１ ＴＦＴ型液晶表示装置（表示装置）、
２ タイミングコントローラ、
１０ 液晶パネル（表示部）、
１１ 画素、
１２ ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；薄膜トンジスタ）、
１３ ドレイン電極、
１４ ソース電極、
１５ 画素容量、
１６ ゲート電極、
２０ ゲートドライバ、
３０ ソースドライバ、
３１ シフトレジスタ、
３２ データレジスタ、
３３ データラッチ回路、
３４ レベルシフタ、
３５ デジタル／アナログ（Ｄ／Ａ）コンバータ、
３６ 出力アンプ、
３６−１〜３６−Ｎ アンプ回路、
３７ 階調電圧生成回路、
３８ アンプ回路駆動部、
４０ 制御回路、
４１ 遅延部（第１遅延部）、
４１−１〜４１−（（Ｎ／２）−１） 遅延回路、
４２ 遅延部（第２遅延部、遅延回路）、
４３ 遅延部（第３遅延部）、
４３−１〜４３−（（Ｎ／２）−１） 遅延回路、
１３６−１〜１３６−Ｎ アンプ回路、
１４１−１〜１４１−（Ｎ−１） 遅延回路、
２３６−１〜２３６−Ｎ アンプ回路、
２４１−１〜２４１−（（Ｎ／２）−１） 遅延回路、
ＣＬＫ クロック信号、
ＤＡＴＡ 表示データ、
ＮＤ 出力ノード、
ＳＴＨ シフトパルス信号、
ＳＴＶ 垂直シフトパルス信号、
ＶＣＫ 垂直クロック信号、

Claims (12)

1. 制御信号に応じて出力階調電圧を表示部に出力する複数のアンプ回路と、
   前記制御信号として第１制御信号を出力する制御回路と、
   前記第１制御信号を前記複数のアンプ回路のうちの半数のアンプ回路である第１アンプ回路群の各々に順番に出力し、前記第１制御信号を任意の遅延時間遅延させた第２制御信号を前記第１アンプ回路群以外の第２アンプ回路群の各々に順番に出力する遅延部と、
   を具備するドライバ。
2. 前記複数のアンプ回路が、１番目からＮ番目（Ｎは、４以上の整数であり、且つ、２の倍数である）までこの順に設けられたＮ個のアンプ回路である場合、
   前記第１アンプ回路群は、１番目から（Ｎ／２）番目までのアンプ回路であり、
   前記第２アンプ回路群は、Ｎ番目から（（Ｎ／２）＋１）番目までのアンプ回路であり、
   前記制御回路は、前記第１制御信号を前記１番目のアンプ回路に出力し、
   前記遅延部は、
   前記第１制御信号を２番目から（Ｎ／２）番目までこの順に第１遅延時間ずつ遅延させて、それぞれ前記２番目から前記（Ｎ／２）番目までのアンプ回路に出力する第１遅延部と、
   前記第１制御信号を前記遅延時間として第２遅延時間遅延させて前記第２制御信号を前記Ｎ番目のアンプ回路に出力する第２遅延部と、
   前記第２制御信号を（Ｎ−１）番目から（（Ｎ／２）＋１）番目までこの順に前記第１遅延時間ずつ遅延させて、それぞれ前記（Ｎ−１）番目から前記（（Ｎ／２）＋１）番目までのアンプ回路に出力する第３遅延部と、
   を具備する請求項１に記載のドライバ。
3. 前記複数のアンプ回路が、１番目からＮ番目（Ｎは、４以上の整数であり、且つ、２の倍数である）までこの順に設けられたＮ個のアンプ回路である場合、
   前記第１アンプ回路群は、（Ｎ／２）番目から１番目までのアンプ回路であり、
   前記第２アンプ回路群は、（（Ｎ／２）＋１）番目からＮ番目までのアンプ回路であり、
   前記制御回路は、前記第１制御信号を前記（Ｎ／２）番目のアンプ回路に出力し、
   前記遅延部は、
   前記第１制御信号を（（Ｎ／２）−１）番目から１番目までこの順に第１遅延時間ずつ遅延させて、それぞれ前記（（Ｎ／２）−１）番目から前記１番目までのアンプ回路に出力する第１遅延部と、
   前記第１制御信号を前記遅延時間として第２遅延時間遅延させて前記第２制御信号を前記（（Ｎ／２）＋１）番目のアンプ回路に出力する第２遅延部と、
   前記第２制御信号を（（Ｎ／２）＋２）番目からＮ番目までこの順に前記第１遅延時間ずつ遅延させて、それぞれ前記（（Ｎ／２）＋２）番目から前記Ｎ番目までのアンプ回路に出力する第３遅延部と、
   を具備する請求項１に記載のドライバ。
4. 前記第２遅延時間は、前記第１遅延時間より短い、
   請求項２又は３に記載のドライバ。
5. 表示部と、
   データ線を介して前記表示部に接続されたドライバと、
   を具備し、
   制御信号に応じて出力階調電圧を前記表示部に出力する複数のアンプ回路と、
   前記制御信号として第１制御信号を出力する制御回路と、
   前記第１制御信号を前記複数のアンプ回路のうちの半数のアンプ回路である第１アンプ回路群の各々に順番に出力し、前記第１制御信号を任意の遅延時間遅延させた第２制御信号を前記第１アンプ回路群以外の第２アンプ回路群の各々に順番に出力する遅延部と、
   を具備する表示装置。
6. 前記複数のアンプ回路が、１番目からＮ番目（Ｎは、４以上の整数であり、且つ、２の倍数である）までこの順に設けられたＮ個のアンプ回路である場合、
   前記第１アンプ回路群は、１番目から（Ｎ／２）番目までのアンプ回路であり、
   前記第２アンプ回路群は、Ｎ番目から（（Ｎ／２）＋１）番目までのアンプ回路であり、
   前記制御回路は、前記第１制御信号を前記１番目のアンプ回路に出力し、
   前記遅延部は、
   前記第１制御信号を２番目から（Ｎ／２）番目までこの順に第１遅延時間ずつ遅延させて、それぞれ前記２番目から前記（Ｎ／２）番目までのアンプ回路に出力する第１遅延部と、
   前記第１制御信号を前記遅延時間として第２遅延時間遅延させて前記第２制御信号を前記Ｎ番目のアンプ回路に出力する第２遅延部と、
   前記第２制御信号を（Ｎ−１）番目から（（Ｎ／２）＋１）番目までこの順に前記第１遅延時間ずつ遅延させて、それぞれ前記（Ｎ−１）番目から前記（（Ｎ／２）＋１）番目までのアンプ回路に出力する第３遅延部と、
   を具備する請求項５に記載の表示装置。
7. 前記複数のアンプ回路が、１番目からＮ番目（Ｎは、４以上の整数であり、且つ、２の倍数である）までこの順に設けられたＮ個のアンプ回路である場合、
   前記第１アンプ回路群は、（Ｎ／２）番目から１番目までのアンプ回路であり、
   前記第２アンプ回路群は、（（Ｎ／２）＋１）番目からＮ番目までのアンプ回路であり、
   前記制御回路は、前記第１制御信号を前記（Ｎ／２）番目のアンプ回路に出力し、
   前記遅延部は、
   前記第１制御信号を（（Ｎ／２）−１）番目から１番目までこの順に第１遅延時間ずつ遅延させて、それぞれ前記（（Ｎ／２）−１）番目から前記１番目までのアンプ回路に出力する第１遅延部と、
   前記第１制御信号を前記遅延時間として第２遅延時間遅延させて前記第２制御信号を前記（（Ｎ／２）＋１）番目のアンプ回路に出力する第２遅延部と、
   前記第２制御信号を（（Ｎ／２）＋２）番目からＮ番目までこの順に前記第１遅延時間ずつ遅延させて、それぞれ前記（（Ｎ／２）＋２）番目から前記Ｎ番目までのアンプ回路に出力する第３遅延部と、
   を具備する請求項５に記載の表示装置。
8. 前記第２遅延時間は、前記第１遅延時間より短い、
   請求項６又は７に記載の表示装置。
9. 制御信号に応じて出力階調電圧を表示部に出力する複数のアンプ回路を備えたドライバに適用されるアンプ回路駆動方法であって、
   （ａ） 前記制御信号として第１制御信号を出力するステップと、
   （ｂ） 前記第１制御信号を前記複数のアンプ回路のうちの半数のアンプ回路である第１アンプ回路群の各々に順番に出力するステップと、
   （ｃ） 前記第１制御信号を任意の遅延時間遅延させた第２制御信号を生成するステップと、
   （ｄ） 前記第１アンプ回路群以外の第２アンプ回路群の各々に順番に出力するステップと、
   を具備するドライバのアンプ回路駆動方法。
10. 前記複数のアンプ回路が、１番目からＮ番目（Ｎは、４以上の整数であり、且つ、２の倍数である）までこの順に設けられたＮ個のアンプ回路である場合、
    前記第１アンプ回路群は、１番目から（Ｎ／２）番目までのアンプ回路であり、
    前記第２アンプ回路群は、Ｎ番目から（（Ｎ／２）＋１）番目までのアンプ回路であり、
    前記（ａ）のステップは、前記第１制御信号を前記１番目のアンプ回路に出力し、
    前記（ｂ）のステップは、前記第１制御信号を２番目から（Ｎ／２）番目までこの順に第１遅延時間ずつ遅延させて、それぞれ前記２番目から前記（Ｎ／２）番目までのアンプ回路に出力し、
    前記（ｃ）のステップは、前記第１制御信号を前記遅延時間として第２遅延時間遅延させて前記第２制御信号を前記Ｎ番目のアンプ回路に出力し、
    前記（ｄ）のステップは、前記第２制御信号を（Ｎ−１）番目から（（Ｎ／２）＋１）番目までこの順に前記第１遅延時間ずつ遅延させて、それぞれ前記（Ｎ−１）番目から前記（（Ｎ／２）＋１）番目までのアンプ回路に出力する、請求項９に記載のアンプ回路駆動方法。
11. 前記複数のアンプ回路が、１番目からＮ番目（Ｎは、４以上の整数であり、且つ、２の倍数である）までこの順に設けられたＮ個のアンプ回路である場合、
    前記第１アンプ回路群は、（Ｎ／２）番目から１番目までのアンプ回路であり、
    前記第２アンプ回路群は、（（Ｎ／２）＋１）番目からＮ番目までのアンプ回路であり、
    前記（ａ）のステップは、前記第１制御信号を前記（Ｎ／２）番目のアンプ回路に出力し、
    前記（ｂ）のステップは、前記第１制御信号を（（Ｎ／２）−１）番目から１番目までこの順に第１遅延時間ずつ遅延させて、それぞれ前記（（Ｎ／２）−１）番目から前記１番目までのアンプ回路に出力し、
    前記（ｃ）のステップは、前記第１制御信号を前記遅延時間として第２遅延時間遅延させて前記第２制御信号を前記（（Ｎ／２）＋１）番目のアンプ回路に出力し、
    前記（ｄ）のステップは、前記第２制御信号を（（Ｎ／２）＋２）番目からＮ番目までこの順に前記第１遅延時間ずつ遅延させて、それぞれ前記（（Ｎ／２）＋２）番目から前記Ｎ番目までのアンプ回路に出力する、
    請求項９に記載のアンプ回路駆動方法。
12. 前記第２遅延時間は、前記第１遅延時間より短い、
    請求項１０又は１１に記載のアンプ回路駆動方法。

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