KR102218624B1

KR102218624B1 - 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치

Info

Publication number: KR102218624B1
Application number: KR1020140063006A
Authority: KR
Inventors: 이가와마사미
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-05-26
Filing date: 2014-05-26
Publication date: 2021-02-23
Also published as: KR20150136183A; US20150339995A1; US9837032B2

Abstract

표시 패널의 구동 방법은 제1 제어 신호에 응답하여 게이트 신호를 표시 패널의 게이트 라인에 출력하는 단계 및 하나의 구동 칩은 복수의 데이터 출력 블록들을 포함하고, 제2 제어 신호에 응답하여 서로 다른 구동 타이밍을 갖는 상기 복수의 데이터 출력 블록들을 이용하여 데이터 전압을 상기 표시 패널의 데이터 라인에 출력하는 단계를 포함한다. 따라서, 표시 장치의 구동 신뢰성을 향상시키고, 베젤 폭을 감소시킬 수 있다.

Description

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 {METHOD OF DRIVING DISPLAY PANEL AND DISPLAY APPARATUS FOR PERFORMING THE SAME}

본 발명은 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것으로, 더욱 상세하게는 구동 신뢰성을 향상시키고 베젤 폭을 감소시킬 수 있는 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 관한 것이다.

일반적으로, 액정 표시 장치는 화소 전극을 포함하는 제1 기판, 공통 전극을 포함하는 제2 기판 및 상기 기판들 사이에 개재되는 액정층을 포함한다. 상기 두 전극에 전압을 인가하여 액정층에 전계를 생성하고, 이 전계의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

일반적으로, 표시 장치는 표시 패널 및 패널 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함한다. 상기 패널 구동부는 상기 복수의 게이트 라인들에 게이트 신호를 제공하는 게이트 구동부 및 상기 데이터 라인들에 데이터 전압을 제공하는 데이터 구동부를 포함한다.

표시 장치의 베젤 폭을 감소시키기 위해 상기 패널 구동부의 일부 또는 전부가 상기 표시 패널의 기판 위에 실장되는 칩 온 글라스(Chip On Glass, COG) 방식이 이용되고 있다. 표시 패널이 고 화소화되면서 상기 데이터 구동부가 출력할 전류의 레벨은 점점 높아지고 있는 반면, 상기 데이터 구동부의 로직 전압의 양 전원 전압은 낮아지는 추세이다.

상기 데이터 구동부에서 데이터 전압이 출력되기 시작할 때, 상기 데이터 구동부 내의 음 전원 전압은 순간적으로 증가할 수 있다. 이와 같이, 상기 로직 전압의 양 전원 전압과 상기 데이터 구동부 내의 음 전원 전압의 차이가 줄어들 경우, 상기 데이터 구동부 내의 레벨 쉬프터가 오동작을 할 수 있다. 그로 인해 표시 장치의 구동 신뢰성이 감소할 수 있다.

또한, 상기 데이터 구동부에서 데이터 전압이 출력되기 시작할 때, 상기 데이터 구동부 내의 음 전원 전압이 증가하는 것을 막고자 하여 배선의 폭을 증가시키는 경우에는 상기 표시 장치의 베젤 폭이 증가하는 문제점이 있다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 구동 신뢰성을 향상시키고 베젤 폭을 감소시킬 수 있는 표시 패널의 구동 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 패널의 구동 방법을 수행하는 데에 적합한 표시 장치를 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법은 제1 제어 신호에 응답하여 게이트 신호를 표시 패널의 게이트 라인에 출력하는 단계 및 하나의 구동 칩은 복수의 데이터 출력 블록들을 포함하고, 제2 제어 신호에 응답하여 서로 다른 구동 타이밍을 갖는 상기 복수의 데이터 출력 블록들을 이용하여 데이터 전압을 상기 표시 패널의 데이터 라인에 출력하는 단계를 포함한다.

본 발명의 일 실시예에 있어서, 상기 구동 칩에 전원 전압을 전달하는 신호 배선과의 거리가 먼 데이터 출력 블록의 구동 타이밍이 빠를 수 있다.

본 발명의 일 실시예에 있어서, 상기 구동 칩은 상기 데이터 출력 블록들의 구동 타이밍을 조절하기 위한 컨트롤 블록을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 전압을 상기 데이터 라인에 출력하는 단계는 복수의 구동 칩들을 이용할 수 있다. 상기 복수의 구동 칩들은 각각 상기 복수의 데이터 출력 블록들을 포함할 수 있다. 상기 구동 칩들의 상기 데이터 출력 블록들은 모두 서로 다른 타이밍을 가질 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 전압을 상기 데이터 라인에 출력하는 단계는 복수의 구동 칩들을 이용할 수 있다. 상기 복수의 구동 칩들은 각각 상기 복수의 데이터 출력 블록들을 포함할 수 있다. 상기 구동 칩들의 제1 데이터 출력 블록들은 제1 타이밍을 갖고, 상기 구동 칩들의 제2 데이터 출력 블록들은 상기 제1 타이밍과 상이한 제2 타이밍을 가질 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 전압을 상기 데이터 라인에 출력하는 단계는 복수의 구동 칩을 이용할 수 있다. 상기 구동 칩에 전원 전압을 전달하는 신호 배선의 저항이 클수록 상기 구동 칩의 구동 타이밍이 빠를 수 있다.

본 발명의 일 실시예에 있어서, 상기 신호 배선은 제1 구동 칩, 상기 제1 구동 칩과 이웃하는 제2 구동 칩, 상기 제2 구동 칩과 이웃하는 제3 구동 칩 및 상기 제3 구동 칩과 이웃하는 제4 구동 칩과 순차적으로 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제4 구동 칩, 상기 제3 구동 칩, 상기 제2 구동 칩 및 상기 제1 구동 칩의 순서로 상기 데이터 전압을 출력할 수 있다.

본 발명의 일 실시예에 있어서, 제1 신호 배선은 제1 구동 칩과 연결되고, 제2 신호 배선은 상기 제1 구동 칩과 이웃하는 제2 구동 칩과 연결되며, 제3 신호 배선은 상기 제2 구동 칩과 이웃하는 제3 구동 칩과 연결되고, 제4 신호 배선은 상기 제3 구동 칩과 이웃하는 제4 구동 칩과 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 표시 패널의 외곽에 대응되는 상기 제1 및 제4 구동 칩은 상기 표시 패널의 중심부에 대응되는 상기 제2 및 제3 구동 칩보다 먼저 상기 데이터 전압을 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 구동 칩은 상기 게이트 라인 및 상기 데이터 라인이 배치되는 기판 상에 실장될 수 있다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 표시 패널, 타이밍 컨트롤러, 게이트 구동부 및 데이터 구동부를 포함한다. 상기 표시 패널은 게이트 라인 및 데이터 라인을 포함하고, 영상을 표시한다. 상기 타이밍 컨트롤러는 제1 제어 신호 및 제2 제어 신호를 생성한다. 상기 게이트 구동부는 상기 제1 제어 신호에 응답하여 게이트 신호를 상기 게이트 라인에 출력한다. 상기 데이터 구동부는 상기 게이트 라인 및 상기 데이터 라인이 배치되는 기판 상에 실장되고 복수의 데이터 출력 블록들을 포함하는 구동 칩을 포함한다. 상기 데이터 구동부는 상기 데이터 출력 블록들을 이용하여 데이터 전압을 상기 데이터 라인에 출력한다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 복수의 구동 칩들을 포함할 수 있다. 상기 복수의 구동 칩들은 각각 상기 복수의 데이터 출력 블록들을 포함할 수 있다. 상기 구동 칩들의 상기 데이터 출력 블록들은 모두 서로 다른 타이밍을 가질 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 복수의 구동 칩들을 포함할 수 있다. 상기 복수의 구동 칩들은 각각 상기 복수의 데이터 출력 블록들을 포함할 수 있다. 상기 구동 칩들의 제1 데이터 출력 블록들은 제1 타이밍을 갖고, 상기 구동 칩들의 제2 데이터 출력 블록들은 상기 제1 타이밍과 상이한 제2 타이밍을 가질 수 있다.

본 발명의 일 실시예에 있어서, 상기 데이터 구동부는 복수의 구동 칩들을 포함할 수 있다. 상기 데이터 구동부는 상기 구동 칩에 전원 전압을 전달하며 상기 기판 상에 배치되는 신호 배선을 더 포함할 수 있다. 상기 구동 칩에 연결된 상기 신호 배선의 저항이 클수록 상기 구동 칩의 구동 타이밍이 빠를 수 있다.

이와 같은 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 따르면, 데이터 구동부의 구동 칩은 복수의 데이터 출력 블록들을 포함하고, 상기 데이터 출력 블록의 출력 타이밍을 조절하여 상기 데이터 구동부 내의 음 전원 전압이 상승하는 것을 방지한다. 따라서, 표시 장치의 구동 신뢰성을 향상시킬 수 있다.

또한, 상기 데이터 구동부 내의 음 전원 전압이 크게 상승하지 않으므로, 비교적 큰 저항을 갖는 가늘고 긴 배선을 형성할 수 있다. 따라서, 표시 장치의 베젤 폭을 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 데이터 구동부를 나타내는 블록도이다.
도 3은 도 2의 레벨 쉬프터를 나타내는 회로도이다.
도 4는 도 1의 데이터 구동부의 구동 칩 및 배선을 나타내는 평면도이다.
도 5a는 도 4의 제1 구동 칩을 나타내는 블록도이다.
도 5b는 도 4의 제2 구동 칩을 나타내는 블록도이다.
도 5c는 도 4의 제3 구동 칩을 나타내는 블록도이다.
도 5d는 도 4의 제4 구동 칩을 나타내는 블록도이다.
도 6은 도 1의 데이터 구동부 내의 신호들을 나타내는 파형도이다.
도 7은 본 발명의 다른 실시예에 따른 데이터 구동부 내의 신호들을 나타내는 파형도이다.
도 8은 본 발명의 다른 실시예에 따른 데이터 구동부의 구동 칩 및 배선을 나타내는 평면도이다.
도 9a는 도 8의 제1 구동 칩을 나타내는 블록도이다.
도 9b는 도 8의 제2 구동 칩을 나타내는 블록도이다.
도 9c는 도 8의 제3 구동 칩을 나타내는 블록도이다.
도 9d는 도 8의 제4 구동 칩을 나타내는 블록도이다.
도 10은 도 8의 데이터 구동부 내의 신호들을 나타내는 파형도이다.
도 11은 본 발명의 다른 실시예에 따른 데이터 구동부 내의 신호들을 나타내는 파형도이다.
도 12는 본 발명의 다른 실시예에 따른 데이터 구동부의 구동 칩 및 배선을 나타내는 평면도이다.
도 13은 도 12의 데이터 구동부 내의 신호들을 나타내는 파형도이다.
도 14는 본 발명의 다른 실시예에 따른 데이터 구동부의 구동 칩 및 배선을 나타내는 평면도이다.
도 15는 도 14의 데이터 구동부 내의 신호들을 나타내는 파형도이다.

이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.

상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 단위 화소들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.

각 단위 화소는 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 단위 화소들은 매트릭스 형태로 배치될 수 있다.

상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터(RGB)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 근거로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성하여 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성하여 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.

상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 근거로 데이터 신호(DATA)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DATA)를 상기 데이터 구동부(500)에 출력한다.

상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 근거로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성하여 상기 감마 기준 전압 생성부(400)에 출력한다.

상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.

상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)될 수 있다. 상기 게이트 구동부(300)는 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DATA)에 대응하는 값을 갖는다.

상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DATA)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압으로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압을 상기 데이터 라인(DL)에 출력한다.

본 실시예에서, 상기 데이터 구동부(500)는 복수의 구동 칩들을 포함한다. 상기 구동 칩들은 상기 표시 패널(100)에 직접 실장된다. 예를 들어, 상기 구동 칩들은 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)이 배치되는 기판 상에 실장될 수 있다.

이와는 달리, 상기 데이터 구동부(500)는 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.

도 2는 도 1의 데이터 구동부를 나타내는 블록도이다. 도 3은 도 2의 레벨 쉬프터를 나타내는 회로도이다.

도 1 내지 도 3을 참조하면, 상기 데이터 구동부(500)는 레벨 쉬프터(510), 쉬프트 레지스터(520), 래치(530), 신호 처리부(540) 및 버퍼부(550)를 포함한다.

상기 레벨 쉬프터(510)는 입력 단자(IN)에 입력되는 입력 전압의 레벨을 상승시켜 출력 전압을 생성한다. 상기 레벨 쉬프터(510)는 상기 출력 전압을 상기 출력 단자(OUT)를 통해 출력한다.

예를 들어, 상기 입력 전압은 제1 양 전원 전압(VDD1) 및 제1 음 전원 전압(VSS1) 사이의 값을 갖는다. 상기 출력 전압은 상기 제1 양 전원 전압(VDD1)보다 큰 제2 양 전원 전압(VDD2) 및 제2 음 전원 전압(VSS2) 사이의 값을 갖는다.

상기 제1 양 전원 전압(VDD1) 및 상기 제1 음 전원 전압(VSS1)은 디지털 연산에서 주로 사용된다. 상기 제1 양 전원 전압(VDD1) 및 상기 제1 음 전원 전압(VSS1)은 각각 로직 전원 및 로직 그라운드라고 할 수 있다. 상기 제2 양 전원 전압(VDD2) 및 상기 제2 음 전원 전압(VSS2)은 쉬프트 레지스터(520) 및 아날로그 출력 버퍼(550)에서 사용될 수 있다. 예를 들어, 상기 제1 양 전원 전압은 약 1V 내지 약 2V일 수 있다. 상기 제2 양 전원 전압은 약 7V 내지 약 10V일 수 있다. 상기 제1 음 전원 전압(VSS1)은 접지 전압일 수 있다. 상기 제2 음 전원 전압(VSS2)은 접지 전압일 수 있다.

예를 들어, 상기 출력 전압의 파형은 상기 입력 전압으로부터 반전될 수 있다. 예를 들어, 상기 입력 전압이 로우 레벨을 가지면 상기 출력 전압은 하이 레벨을 갖고, 상기 입력 전압이 하이 레벨을 가지면 상기 출력 전압은 로우 레벨을 가질 수 있다.

상기 레벨 쉬프터(510)는 인버터(INV) 및 제1 내지 제4 스위칭 소자(T1, T2, T3, T4)를 포함한다. 상기 인버터(INV)의 제1 단은 상기 레벨 쉬프터(510)의 상기 입력 단자(IN) 및 상기 제1 스위칭 소자(T1)의 제어 전극에 연결되고, 상기 인버터(INV)의 제2 단은 상기 제2 스위칭 소자(T2)의 제어 전극에 연결된다. 상기 제1 스위칭 소자(T1)의 입력 전극은 상기 제4 스위칭 소자(T4)의 제어 전극에 연결된다. 상기 제1 스위칭 소자(T1)의 출력 전극에는 상기 제2 음 전원 전압(VSS2)이 인가된다. 상기 제2 스위칭 소자(T2)의 입력 전극은 상기 제3 스위칭 소자(T3)의 제어 전극에 연결된다. 상기 제2 스위칭 소자(T2)의 출력 전극에는 상기 제2 음 전원 전압(VSS2)이 인가된다. 상기 제3 스위칭 소자(T3)의 입력 전극에는 상기 제2 양 전원 전압(VDD2)이 인가된다. 상기 제3 스위칭 소자(T3)의 출력 전극은 상기 제1 스위칭 소자(T1)의 상기 입력 전극에 연결된다. 상기 제4 스위칭 소자(T4)의 입력 전극에는 상기 제2 양 전원 전압(VDD2)이 인가된다. 상기 제4 스위칭 소자(T4)의 출력 전극은 상기 제2 스위칭 소자(T2)의 상기 입력 전극에 연결된다. 상기 레벨 쉬프터(510)의 출력 단자(OUT)는 상기 제4 스위칭 소자(T4)의 출력 전극에 연결된다.

상기 쉬프트 레지스터(520)는 디지털 회로에서 선형 방식으로 설치된 프로세서 레지스터의 그룹이다. 상기 쉬프트 레지스터(520)는 래치 펄스를 상기 래치(530)에 출력한다.

상기 래치(530)는 데이터 신호(DATA)들을 일시 저장한 후 출력한다.

상기 신호 처리부(540)는 상기 디지털 형태인 상기 데이터 신호(DATA)를 상기 감마 기준 전압(VGREF)을 근거로, 아날로그 형태의 상기 데이터 전압으로 변환하여 출력한다. 예를 들어, 상기 신호 처리부(540)는 디지털 투 아날로그 컨버터(Digital to Analog Converter, DAC)일 수 있다.

상기 버퍼부(550)는 상기 신호 처리부(540)에서 출력되는 상기 데이터 전압을 완충하여 상기 데이터 라인(DL)에 출력한다. 상기 버퍼부(550)는 상기 데이터 라인(DL)에 연결되는 증폭기를 포함할 수 있다.

도 4는 도 1의 데이터 구동부의 구동 칩 및 배선을 나타내는 평면도이다. 도 5a는 도 4의 제1 구동 칩을 나타내는 블록도이다. 도 5b는 도 4의 제2 구동 칩을 나타내는 블록도이다. 도 5c는 도 4의 제3 구동 칩을 나타내는 블록도이다. 도 5d는 도 4의 제4 구동 칩을 나타내는 블록도이다. 도 6은 도 1의 데이터 구동부 내의 신호들을 나타내는 파형도이다.

도 1 내지 도 6을 참조하면, 상기 데이터 구동부(500)는 구동 칩을 포함한다. 예를 들어, 상기 데이터 구동부(500)는 복수의 구동 칩들(SIC1, SIC2, SIC3, SIC4)을 포함할 수 있다. 예를 들어, 상기 데이터 구동부(500)는 4개의 구동 칩들(SIC1, SIC2, SIC3, SIC4)을 포함할 수 있다. 상기 데이터 구동부(500)는 제1 구동 칩(SIC1), 상기 제1 구동 칩(SIC1)과 이웃하는 제2 구동 칩(SIC2), 상기 제2 구동 칩(SIC2)과 이웃하는 제3 구동 칩(SIC3) 및 상기 제3 구동 칩(SIC3)과 이웃하는 제4 구동 칩(SIC4)을 포함한다.

상기 구동 칩은 복수의 데이터 출력 블록들을 포함한다. 상기 제1 구동 칩(SIC1)은 제1 데이터 출력 블록(DB11) 및 제2 데이터 출력 블록(DB12)을 포함한다. 상기 제2 구동 칩(SIC2)은 제2 데이터 출력 블록(DB21) 및 제2 데이터 출력 블록(DB22)을 포함한다. 상기 제3 구동 칩(SIC3)은 제1 데이터 출력 블록(DB31) 및 제2 데이터 출력 블록(DB32)을 포함한다. 상기 제4 구동 칩(SIC4)은 제1 데이터 출력 블록(DB41) 및 제2 데이터 출력 블록(DB42)을 포함한다.

상기 구동 칩은 컨트롤 블록을 더 포함할 수 있다. 상기 제1 구동 칩(SIC1)은 제1 컨트롤 블록(CB1)을 더 포함할 수 있다. 상기 제2 구동 칩(SIC2)은 제2 컨트롤 블록(CB2)을 더 포함할 수 있다. 상기 제3 구동 칩(SIC3)은 제3 컨트롤 블록(CB3)을 더 포함할 수 있다. 상기 제4 구동 칩(SIC4)은 제4 컨트롤 블록(CB4)을 더 포함할 수 있다. 상기 컨트롤 블록은 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호를 수신하여 상기 구동 칩의 동작을 제어할 수 있다. 예를 들어, 상기 컨트롤 블록은 상기 데이터 출력 블록들의 출력 타이밍을 조절할 수 있다.

본 실시예에서, 상기 데이터 구동부(500)는 4개의 구동 칩들을 포함하는 것을 예시하였으나, 본 발명은 상기 구동 칩의 개수에 한정되지 않는다. 상기 데이터 구동부(500)는 하나의 구동 칩만을 포함할 수도 있다.

본 실시예에서, 상기 구동 칩들은 각각 2개의 데이터 출력 블록들을 포함하는 것을 예시하였으나, 본 발명은 상기 데이터 출력 블록들의 개수에 한정되지 않는다. 다만, 본 발명에서, 상기 데이터 구동부(500)는 복수의 데이터 출력 블록들을 포함하는 적어도 하나의 구동 칩을 포함한다.

상기 데이터 구동부(500)는 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)에 전원 전압을 전달하는 신호 배선(L1, L2, L3, L4)을 포함한다. 본 실시예에서, 상기 신호 배선(L1, L2, L3, L4)은 상기 제1 구동 칩(SIC1), 상기 제2 구동 칩(SIC2), 상기 제3 구동 칩(SIC3) 및 상기 제4 구동 칩(SIC4)과 순차적으로 연결된다.

예를 들어, 제1 신호 배선(L1)은 상기 제2 양 전원 전압(VDD2)을 상기 제1 내지 제4 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 전달할 수 있다. 제2 신호 배선(L2)은 상기 제1 양 전원 전압(VDD1)을 상기 제1 내지 제4 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 전달할 수 있다. 제3 신호 배선(L3)은 상기 제1 음 전원 전압(VSS1)을 상기 제1 내지 제4 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 전달할 수 있다. 제4 신호 배선(L4)은 상기 제2 음 전원 전압(VSS2)을 상기 제1 내지 제4 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 전달할 수 있다.

상기 제1 구동 칩(SIC1)은 전원 공급부(미도시)로부터 상대적으로 가까이 배치되고, 상기 제4 구동 칩(SIC4)은 상기 전원 공급부로부터 상대적으로 멀리 배치된다. 따라서, 상기 제4 구동 칩(SIC4)에 연결되는 신호 배선들은 상기 제1 구동 칩(SIC1)에 연결되는 신호 배선들에 비해 배선의 저항이 크다.

도 6에서, EN1-1은 상기 제1 구동 칩(SIC1)의 상기 제1 데이터 출력 블록(DB11)의 인에이블 신호로써 상기 제1 구동 칩(SIC1)의 상기 제1 데이터 출력 블록(DB11)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN1-2는 상기 제1 구동 칩(SIC1)의 상기 제2 데이터 출력 블록(DB12)의 인에이블 신호로써 상기 제1 구동 칩(SIC1)의 상기 제2 데이터 출력 블록(DB12)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN2-1은 상기 제2 구동 칩(SIC2)의 상기 제1 데이터 출력 블록(DB21)의 인에이블 신호로써 상기 제2 구동 칩(SIC2)의 상기 제1 데이터 출력 블록(DB21)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN2-2는 상기 제2 구동 칩(SIC2)의 상기 제2 데이터 출력 블록(DB22)의 인에이블 신호로써 상기 제2 구동 칩(SIC2)의 상기 제2 데이터 출력 블록(DB22)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN3-1은 상기 제3 구동 칩(SIC3)의 상기 제1 데이터 출력 블록(DB31)의 인에이블 신호로써 상기 제3 구동 칩(SIC3)의 상기 제1 데이터 출력 블록(DB31)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN3-2는 상기 제3 구동 칩(SIC3)의 상기 제2 데이터 출력 블록(DB32)의 인에이블 신호로써 상기 제3 구동 칩(SIC3)의 상기 제2 데이터 출력 블록(DB32)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN4-1은 상기 제4 구동 칩(SIC4)의 상기 제1 데이터 출력 블록(DB41)의 인에이블 신호로써 상기 제4 구동 칩(SIC4)의 상기 제1 데이터 출력 블록(DB41)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN4-2는 상기 제4 구동 칩(SIC4)의 상기 제2 데이터 출력 블록(DB42)의 인에이블 신호로써 상기 제4 구동 칩(SIC4)의 상기 제2 데이터 출력 블록(DB42)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다.

본 실시예에서, 상기 제1 구동 칩(SIC1)의 상기 제1 데이터 출력 블록(DB11) 및 상기 제2 데이터 출력 블록(DB12)은 서로 다른 구동 타이밍을 갖는다. 상기 제2 구동 칩(SIC2)의 상기 제1 데이터 출력 블록(DB21) 및 상기 제2 데이터 출력 블록(DB22)은 서로 다른 구동 타이밍을 갖는다. 상기 제3 구동 칩(SIC3)의 상기 제1 데이터 출력 블록(DB31) 및 상기 제2 데이터 출력 블록(DB32)은 서로 다른 구동 타이밍을 갖는다. 상기 제4 구동 칩(SIC4)의 상기 제1 데이터 출력 블록(DB41) 및 상기 제2 데이터 출력 블록(DB42)은 서로 다른 구동 타이밍을 갖는다. 또한, 상기 구동 칩들(SIC1 내지 SIC4)도 각각 서로 다른 구동 타이밍을 갖는다. 결과적으로, 상기 구동 칩들(SIC1 내지 SIC4)의 상기 8개의 데이터 출력 블록들(DB11 내지 DB42)은 모두 서로 다른 타이밍을 가질 수 있다.

본 실시예에서, 상기 구동 칩에 전원 전압을 전달하는 신호 배선(L1 내지 L4)과의 거리가 먼 데이터 출력 블록의 구동 타이밍이 빠를 수 있다. 예를 들어, 상기 구동 칩 내에서 제2 데이터 출력 블록들(DB12, DB22, DB32, DB42)이 상기 제1 데이터 출력 블록들(DB11, DB21, DB31, DB41)보다 신호 배선(L1 내지 L4)으로부터의 거리가 멀다고 하면, 상기 제2 데이터 출력 블록들(DB12, DB22, DB32, DB42)의 구동 타이밍이 상기 제1 데이터 출력 블록들(DB11, DB21, DB31, DB41)의 구동 타이밍보다 빠를 수 있다.

본 실시예에서, 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)에 전원 전압을 전달하는 신호 배선(예컨대 L1)의 저항이 클수록 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)의 구동 타이밍이 빠르다. 예를 들어, 상기 제4 구동 칩(SIC4), 상기 제3 구동 칩(SIC3), 상기 제2 구동 칩(SIC2) 및 상기 제1 구동 칩(SIC1)의 순서로 상기 데이터 전압을 출력한다.

CR 곡선은 상기 구동 칩들이 복수의 데이터 출력 블록들로 분할되지 않으며 모두 같은 타이밍에 데이터 전압을 출력하는 종래의 방식에 의할 때, 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. 종래의 방식에서, 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)은 모두 동시에 데이터 전압을 출력하고, 이 때, 상기 신호 배선의 저항에 의해 노이즈가 발생하여 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)의 파형은 순간적으로 증가한다. 상기 제4 구동 칩(SIC4)이 상기 전원 공급부로부터 가장 멀리 있으므로, 상기 제4 구동 칩(SIC4)의 신호 배선의 저항이 가장 크고, 따라서 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)이 가장 크게 증가하게 된다.

Ver은 상기 제2 음 전원 전압(VSS2)에 의해 레벨 쉬프터(510) 및 쉬프트 레지스터(520)가 오동작을 일으키게 되는 기준 전압을 의미한다.

도 3을 다시 참조하면, 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver) 이상으로 상승하면, 상기 제1 및 제2 스위칭 소자(T1, T2)의 상기 출력 전극에 연결된 상기 제2 음 전원 전압(VSS2)의 레벨이 상승하여, 상기 제1 및 제2 스위칭 소자(T1, T2)가 정상적으로 턴 온되지 못하게 된다. 따라서, 상기 레벨 쉬프터(510)가 오동작을 하게 되고, 그로 인해 상기 쉬프트 레지스터(520)나 상기 버퍼부(550)가 정상적으로 동작할 수 없다.

본 실시예의 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 제1 및 제2 데이터 블록(DB11 내지 DB42)들은 서로 다른 구동 타이밍을 갖도록 제어된다. C 곡선은 본 실시예에 따른 제4 구동 칩(SIC4)에서의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

예를 들어, C 곡선의 첫 번째 상승 파형은 상기 제4 구동 칩(SIC4)의 제2 데이터 블록(DB42)이 데이터 전압을 출력할 때, 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 두 번째 상승 파형은 상기 제4 구동 칩(SIC4)의 제1 데이터 블록(DB41)이 데이터 전압을 출력할 때, 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 세 번째 상승 파형은 상기 제3 구동 칩(SIC3)의 제2 데이터 블록(DB32)이 데이터 전압을 출력할 때, 상기 제3 구동 칩(SIC3)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 네 번째 상승 파형은 상기 제3 구동 칩(SIC3)의 제1 데이터 블록(DB31)이 데이터 전압을 출력할 때, 상기 제3 구동 칩(SIC3)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 다섯 번째 상승 파형은 상기 제2 구동 칩(SIC2)의 제2 데이터 블록(DB22)이 데이터 전압을 출력할 때, 상기 제2 구동 칩(SIC2)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 여섯 번째 상승 파형은 상기 제2 구동 칩(SIC2)의 제1 데이터 블록(DB21)이 데이터 전압을 출력할 때, 상기 제2 구동 칩(SIC2)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 일곱 번째 상승 파형은 상기 제1 구동 칩(SIC1)의 제2 데이터 블록(DB12)이 데이터 전압을 출력할 때, 상기 제1 구동 칩(SIC1)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 여덟 번째 상승 파형은 상기 제1 구동 칩(SIC1)의 제1 데이터 블록(DB11)이 데이터 전압을 출력할 때, 상기 제1 구동 칩(SIC1)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

도 6을 보면, 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제1 및 제2 데이터 블록들(DB11 내지 DB42)은 서로 다른 구동 타이밍을 가지므로, 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하지 않는다. 따라서, 상기 레벨 쉬프터(510) 및 상기 쉬프트 레지스터(520)는 정상 동작하게 된다.

예를 들어, 상기 구동 칩들(SIC1, SIC2, SIC3, SIC4)의 상기 컨트롤 블록(CB1 내지 CB4)이 각각 상기 서로 다른 구동 타이밍을 제어할 수 있다. 즉, 상기 구동 칩들(SIC1, SIC2, SIC3, SIC4)이 자신의 어드레스를 기억하고, 상기 어드레스에 따라 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)의 구동 타이밍을 상기 구동 칩(SIC1, SIC2, SIC3, SIC4) 내에 설정할 수 있다. 이 경우, 상기 구동 칩들(SIC1, SIC2, SIC3, SIC4)은 상기 타이밍 컨트롤러(200)로부터 하나의 구동 칩 제어 신호를 수신한다. 상기 구동 칩들(SIC1, SIC2, SIC3, SIC4)은 상기 구동 칩 제어 신호를 기초로 상기 제1 내지 제8 구동 칩 인에이블 신호(EN1-1 내지 EN4-2)를 각각 생성한다.

이와는 달리, 상기 타이밍 컨트롤러(200)는 상기 구동 칩들(SIC1, SIC2, SIC3, SIC4)이 서로 다른 타이밍을 갖도록 하는 복수의 구동 칩 제어 신호들을 생성하여 상기 데이터 구동부(500)에 출력할 수 있다. 이 경우, 상기 타이밍 컨트롤러(200)는 서로 다른 타이밍을 갖는 복수의 구동 칩 제어 신호를 상기 각 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 출력한다.

본 발명의 일 실시예에서, 상기 구동 칩의 구동 타이밍이 늦을수록, 상기 구동 칩의 바이어스 전류를 증가시킬 수 있다. 상기 구동 칩의 구동 타이밍이 늦으면 상기 구동 칩에 연결된 화소의 충전 시간이 짧아질 수 있다. 이를 보상하기 위해 구동 타이밍이 늦은 상기 구동 칩의 바이어스 전류를 증가시켜 구동 능력을 향상시켜 짧은 구동 타이밍을 보상할 수 있다.

예를 들어, 상기 제1 구동 칩(SIC1)의 버퍼부의 바이어스 전류가 가장 크고, 상기 제4 구동 칩(SIC4)의 버퍼부의 바이어스 전류가 가장 작을 수 있다.

본 실시예에 따르면, 복수의 구동 칩들(SIC1, SIC2, SIC3, SIC4)의 상기 데이터 출력 블록들(DB11 내지 DB42)이 서로 다른 구동 타이밍을 갖도록 제어하여 상기 신호 배선에서 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하는 것을 방지할 수 있다. 따라서, 표시 장치의 구동 신뢰성을 향상시킬 수 있다.

또한, 복수의 구동 칩들(SIC1, SIC2, SIC3, SIC4)의 상기 데이터 출력 블록들(DB11 내지 DB42)이 서로 다른 구동 타이밍을 갖는 경우, 상기 신호 배선에서 상기 제2 음 전원 전압(VSS2)이 크게 증가하는 것을 방지할 수 있으므로, 상기 신호 배선의 배선 저항을 전반적으로 높게 설계할 수 있다. 예를 들어, 상기 신호 배선을 가늘고 길게 형성할 경우, 상기 표시 장치의 베젤 폭을 더욱 감소시킬 수 있다.

도 7은 본 발명의 다른 실시예에 따른 데이터 구동부 내의 신호들을 나타내는 파형도이다.

본 실시예에 따른 표시 패널의 구동 방법 및 이를 수행하는 표시 장치는 구동 칩의 데이터 출력 블록들의 구동 타이밍을 제외하면, 도 1 내지 도 6의 표시 패널의 구동 방법 및 이를 수행하는 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 5d 및 도 7을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 데이터 구동부(500)는 구동 칩을 포함한다. 예를 들어, 상기 데이터 구동부(500)는 복수의 구동 칩들(SIC1, SIC2, SIC3, SIC4)을 포함할 수 있다. 예를 들어, 상기 데이터 구동부(500)는 4개의 구동 칩들(SIC1, SIC2, SIC3, SIC4)을 포함할 수 있다. 상기 데이터 구동부(500)는 제1 구동 칩(SIC1), 상기 제1 구동 칩(SIC1)과 이웃하는 제2 구동 칩(SIC2), 상기 제2 구동 칩(SIC2)과 이웃하는 제3 구동 칩(SIC3) 및 상기 제3 구동 칩(SIC3)과 이웃하는 제4 구동 칩(SIC4)을 포함한다.

도 8에서, EN1은 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 상기 제1 데이터 출력 블록(DB11, DB21, DB31, DB41)의 인에이블 신호로써 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 상기 제1 데이터 출력 블록(DB11, DB21, DB31, DB41)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN2는 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 상기 제2 데이터 출력 블록(DB12, DB22, DB32, DB42)의 인에이블 신호로써 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 상기 제2 데이터 출력 블록(DB12, DB22, DB32, DB42)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다.

본 실시예에서, 상기 제1 구동 칩(SIC1)의 상기 제1 데이터 출력 블록(DB11) 및 상기 제2 데이터 출력 블록(DB12)은 서로 다른 구동 타이밍을 갖는다. 상기 제2 구동 칩(SIC2)의 상기 제1 데이터 출력 블록(DB21) 및 상기 제2 데이터 출력 블록(DB22)은 서로 다른 구동 타이밍을 갖는다. 상기 제3 구동 칩(SIC3)의 상기 제1 데이터 출력 블록(DB31) 및 상기 제2 데이터 출력 블록(DB32)은 서로 다른 구동 타이밍을 갖는다. 상기 제4 구동 칩(SIC4)의 상기 제1 데이터 출력 블록(DB41) 및 상기 제2 데이터 출력 블록(DB42)은 서로 다른 구동 타이밍을 갖는다. 다만, 상기 구동 칩들(SIC1 내지 SIC4)은 동일한 구동 타이밍을 갖는다. 결과적으로, 상기 구동 칩들(SIC1 내지 SIC4)의 제1 데이터 출력 블록들(DB11, DB21, DB31, DB41)은 공통적으로 제1 타이밍을 갖고, 상기 구동 칩들(SIC1 내지 SIC4)의 제2 데이터 출력 블록들(DB12, DB22, DB32, DB42)은 공통적으로 상기 제1 타이밍과 상이한 제2 타이밍을 갖는다.

본 실시예의 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제1 데이터 블록들(DB11, DB21, DB31, DB41)은 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제2 데이터 블록들(DB12, DB22, DB32, DB42)들은 서로 다른 구동 타이밍을 갖도록 제어된다. C 곡선은 본 실시예에 따른 제4 구동 칩(SIC4)에서의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

예를 들어, C 곡선의 첫 번째 상승 파형은 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 제2 데이터 블록들(DB12, DB22, DB32, DB42)이 데이터 전압을 출력할 때, 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 두 번째 상승 파형은 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 제1 데이터 블록들(DB11, DB21, DB31, DB41)이 데이터 전압을 출력할 때, 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

도 7을 보면, 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제1 데이터 블록들(DB11, DB21, DB31, DB41)은 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제2 데이터 블록들(DB12, DB22, DB32, DB42)은 서로 다른 구동 타이밍을 가지므로, 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하지 않는다. 따라서, 상기 레벨 쉬프터(510) 및 상기 쉬프트 레지스터(520)는 정상 동작하게 된다.

본 실시예에 따르면, 상기 구동 칩의 제1 데이터 출력 블록(DB11, DB21, DB31, DB41)이 상기 구동 칩의 제2 데이터 출력 블록들(DB12, DB22, DB32, DB42)과 서로 다른 구동 타이밍을 갖도록 제어하여 상기 신호 배선에서 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하는 것을 방지할 수 있다. 따라서, 표시 장치의 구동 신뢰성을 향상시킬 수 있다.

또한, 상기 구동 칩의 제1 데이터 출력 블록(DB11, DB21, DB31, DB41)이 상기 구동 칩의 제2 데이터 출력 블록들(DB12, DB22, DB32, DB42)과 서로 다른 구동 타이밍을 갖는 경우, 상기 신호 배선에서 상기 제2 음 전원 전압(VSS2)이 크게 증가하는 것을 방지할 수 있으므로, 상기 신호 배선의 배선 저항을 전반적으로 높게 설계할 수 있다. 예를 들어, 상기 신호 배선을 가늘고 길게 형성할 경우, 상기 표시 장치의 베젤 폭을 더욱 감소시킬 수 있다.

도 8은 본 발명의 다른 실시예에 따른 데이터 구동부의 구동 칩 및 배선을 나타내는 평면도이다. 도 9a는 도 8의 제1 구동 칩을 나타내는 블록도이다. 도 9b는 도 8의 제2 구동 칩을 나타내는 블록도이다. 도 9c는 도 8의 제3 구동 칩을 나타내는 블록도이다. 도 9d는 도 8의 제4 구동 칩을 나타내는 블록도이다. 도 10은 도 8의 데이터 구동부 내의 신호들을 나타내는 파형도이다.

본 실시예에 따른 표시 패널의 구동 방법 및 이를 수행하는 표시 장치는 구동 칩들을 연결하는 배선 구조를 제외하면, 도 1 내지 도 6의 표시 패널의 구동 방법 및 이를 수행하는 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 3, 도 8 내지 도 10을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 데이터 구동부(500)는 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)에 전원 전압을 전달하는 신호 배선(L11 내지 L44)을 포함한다. 본 실시예에서, 제1 그룹의 신호 배선(L11 내지 L14)은 상기 제1 구동 칩(SIC1)에 연결되고, 제2 그룹의 신호 배선(L21 내지 L24)은 상기 제2 구동 칩(SIC2)에 연결되며, 제3 그룹의 신호 배선(L31 내지 L34)은 상기 제3 구동 칩(SIC3)에 연결되고, 제4 그룹의 신호 배선(L41 내지 L44)은 상기 제4 구동 칩(SIC4)에 연결된다.

예를 들어, 각 그룹의 첫 번째 신호 배선(L11, L21, L31, L41)은 제2 양 전원 전압(VDD2)을 상기 제1 내지 제4 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 각각 전달할 수 있다. 각 그룹의 두 번째 신호 배선(L12, L22, L32, L42)은 제1 양 전원 전압(VDD1)을 상기 제1 내지 제4 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 각각 전달할 수 있다. 각 그룹의 세 번째 신호 배선(L13, L23, L33, L43)은 제1 음 전원 전압(VSS1)을 상기 제1 내지 제4 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 각각 전달할 수 있다. 각 그룹의 네 번째 신호 배선(L14, L24, L34, L44)은 제2 음 전원 전압(VSS2)을 상기 제1 내지 제4 구동 칩들(SIC1, SIC2, SIC3, SIC4)에 각각 전달할 수 있다.

상기 표시 패널(100)의 외곽에 대응되는 상기 제1 구동 칩(SIC1) 및 상기 제4 구동 칩(SIC4)은 전원 공급부(미도시)로부터 상대적으로 멀리 배치되고, 상기 표시 패널(100)의 중심부에 대응되는 상기 제2 구동 칩(SIC2) 및 상기 제3 구동 칩(SIC3)은 상기 전원 공급부로부터 상대적으로 가까이 배치된다. 따라서, 상기 제1, 4 구동 칩(SIC1, SIC4)에 연결되는 신호 배선들은 상기 제2, 3 구동 칩(SIC2, SIC3)에 연결되는 신호 배선들에 비해 배선의 저항이 크다. 좀 더 구체적으로 설명하면, 본 실시예에서 상기 배선 저항들은 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)의 좌측 부까지 연장되므로, 상기 제1 구동 칩(SIC1)에 연결되는 신호 배선이 상기 제4 구동 칩(SIC4)에 연결되는 신호 배선들에 비해 배선의 저항이 크고, 상기 제2 구동 칩(SIC2)에 연결되는 신호 배선이 상기 제 3 구동 칩(SIC3)에 연결되는 신호 배선들에 비해 배선의 저항이 크다.

도 10에서, EN1-1은 상기 제1 구동 칩(SIC1)의 상기 제1 데이터 출력 블록(DB11)의 인에이블 신호로써 상기 제1 구동 칩(SIC1)의 상기 제1 데이터 출력 블록(DB11)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN1-2는 상기 제1 구동 칩(SIC1)의 상기 제2 데이터 출력 블록(DB12)의 인에이블 신호로써 상기 제1 구동 칩(SIC1)의 상기 제2 데이터 출력 블록(DB12)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN2-1은 상기 제2 구동 칩(SIC2)의 상기 제1 데이터 출력 블록(DB21)의 인에이블 신호로써 상기 제2 구동 칩(SIC2)의 상기 제1 데이터 출력 블록(DB21)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN2-2는 상기 제2 구동 칩(SIC2)의 상기 제2 데이터 출력 블록(DB22)의 인에이블 신호로써 상기 제2 구동 칩(SIC2)의 상기 제2 데이터 출력 블록(DB22)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN3-1은 상기 제3 구동 칩(SIC3)의 상기 제1 데이터 출력 블록(DB31)의 인에이블 신호로써 상기 제3 구동 칩(SIC3)의 상기 제1 데이터 출력 블록(DB31)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN3-2는 상기 제3 구동 칩(SIC3)의 상기 제2 데이터 출력 블록(DB32)의 인에이블 신호로써 상기 제3 구동 칩(SIC3)의 상기 제2 데이터 출력 블록(DB32)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN4-1은 상기 제4 구동 칩(SIC4)의 상기 제1 데이터 출력 블록(DB41)의 인에이블 신호로써 상기 제4 구동 칩(SIC4)의 상기 제1 데이터 출력 블록(DB41)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN4-2는 상기 제4 구동 칩(SIC4)의 상기 제2 데이터 출력 블록(DB42)의 인에이블 신호로써 상기 제4 구동 칩(SIC4)의 상기 제2 데이터 출력 블록(DB42)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다.

본 실시예에서, 상기 구동 칩에 전원 전압을 전달하는 신호 배선(L1 내지 L4)과의 거리가 먼 데이터 출력 블록의 구동 타이밍이 빠를 수 있다. 예를 들어, 상기 제3 및 제4 구동 칩 내에서 제2 데이터 출력 블록들(DB32, DB42)이 상기 제1 데이터 출력 블록들(DB31, DB41)보다 신호 배선(L1 내지 L4)으로부터의 거리가 멀다고 하면, 상기 제2 데이터 출력 블록들(DB32, DB42)의 구동 타이밍이 상기 제1 데이터 출력 블록들(DB31, DB41)의 구동 타이밍보다 빠를 수 있다. 예를 들어, 상기 제1 및 제2 구동 칩 내에서 제1 데이터 출력 블록들(DB11, DB21)이 상기 제2 데이터 출력 블록들(DB12, DB22)보다 신호 배선(L1 내지 L4)으로부터의 거리가 멀다고 하면, 상기 제1 데이터 출력 블록들(DB11, DB21)의 구동 타이밍이 상기 제2 데이터 출력 블록들(DB12, DB22)의 구동 타이밍보다 빠를 수 있다.

본 실시예에서, 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)에 전원 전압을 전달하는 신호 배선의 저항이 클수록 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)의 구동 타이밍이 빠르다. 예를 들어, 상기 제1 구동 칩(SIC1), 제4 구동 칩(SIC4), 상기 제2 구동 칩(SIC2) 및 상기 제3 구동 칩(SIC3)의 순서로 상기 데이터 전압을 출력한다.

이와는 달리, 상기 제1 및 제4 구동 칩(SIC4)에 1차로 상기 데이터 전압을 출력하고, 상기 제2 및 제3 구동 칩(SIC3)에 2차로 상기 데이터 전압을 출력할 수도 있다.

CR 곡선은 상기 구동 칩들이 복수의 데이터 출력 블록들로 분할되지 않으며 모두 같은 타이밍에 데이터 전압을 출력하는 종래의 방식에 의할 때, 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

도 3을 다시 참조하면, 상기 제2 음 전원 전압(VSS2)이 오류 기준 전압(Ver) 이상으로 상승하면, 상기 제1 및 제2 스위칭 소자(T1, T2)의 상기 출력 전극에 연결된 상기 제2 음 전원 전압(VSS2)의 레벨이 상승하여, 상기 제1 및 제2 스위칭 소자(T1, T2)가 정상적으로 턴 온되지 못하게 된다. 따라서, 상기 레벨 쉬프터(510)가 오동작을 하게 되고, 그로 인해 상기 쉬프트 레지스터(520)나 상기 버퍼부(550)가 정상적으로 동작할 수 없다.

본 실시예의 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 제1 및 제2 데이터 블록들(DB11 내지 DB42)은 서로 다른 구동 타이밍을 갖도록 제어된다. C1 곡선은 상기 제1 구동 칩(SIC1)이 데이터 전압을 출력할 때, 상기 제1 구동 칩(SIC1)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C2 곡선은 상기 제2 구동 칩(SIC2)이 데이터 전압을 출력할 때, 상기 제2 구동 칩(SIC2)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C3 곡선은 상기 제3 구동 칩(SIC3)이 데이터 전압을 출력할 때, 상기 제3 구동 칩(SIC3)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C4 곡선은 상기 제4 구동 칩(SIC4)이 데이터 전압을 출력할 때, 상기 제4 구동 칩(SIC4)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

도 10을 보면, 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제1 및 제2 데이터 블록들(DB11 내지 DB42)은 서로 다른 구동 타이밍을 가지므로, 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하지 않는다. 따라서, 상기 레벨 쉬프터(510) 및 상기 쉬프트 레지스터(520)는 정상 동작하게 된다.

도 11은 본 발명의 다른 실시예에 따른 데이터 구동부 내의 신호들을 나타내는 파형도이다.

본 실시예에 따른 표시 패널의 구동 방법 및 이를 수행하는 표시 장치는 구동 칩의 데이터 출력 블록들의 구동 타이밍을 제외하면, 도 8 내지 도 10의 표시 패널의 구동 방법 및 이를 수행하는 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 3, 도 8 내지 도 9d 및 도 11을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400) 및 데이터 구동부(500)를 포함한다.

상기 데이터 구동부(500)는 상기 구동 칩(SIC1, SIC2, SIC3, SIC4)에 전원 전압을 전달하는 신호 배선(L1, L2, L3, L4)을 포함한다. 본 실시예에서, 제1 그룹의 신호 배선(L11 내지 L14)은 상기 제1 구동 칩(SIC1)에 연결되고, 제2 그룹의 신호 배선(L21 내지 L24)은 상기 제2 구동 칩(SIC2)에 연결되며, 제3 그룹의 신호 배선(L31 내지 L34)은 상기 제3 구동 칩(SIC3)에 연결되고, 제4 그룹의 신호 배선(L41 내지 L44)은 상기 제4 구동 칩(SIC4)에 연결된다.

도 11에서, EN1은 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 상기 제1 데이터 출력 블록(DB11, DB21, DB31, DB41)의 인에이블 신호로써 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 상기 제1 데이터 출력 블록(DB11, DB21, DB31, DB41)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN2는 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 상기 제2 데이터 출력 블록(DB12, DB22, DB32, DB42)의 인에이블 신호로써 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 상기 제2 데이터 출력 블록(DB12, DB22, DB32, DB42)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다.

본 실시예에서, 상기 구동 칩에 전원 전압을 전달하는 신호 배선(L1 내지 L4)과의 거리가 먼 데이터 출력 블록의 구동 타이밍이 빠를 수 있다.

본 실시예의 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제1 데이터 블록들(DB11, DB21, DB31, DB41)은 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제2 데이터 블록들(DB12, DB22, DB32, DB42)들은 서로 다른 구동 타이밍을 갖도록 제어된다. C 곡선은 본 실시예에 따른 제1 구동 칩(SIC1)에서의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

예를 들어, C 곡선의 첫 번째 상승 파형은 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 제2 데이터 블록들(DB12, DB22, DB32, DB42)이 데이터 전압을 출력할 때, 상기 제1 구동 칩(SIC1)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다. C 곡선의 두 번째 상승 파형은 상기 제1 내지 제4 구동 칩(SIC1 내지 SIC4)의 제1 데이터 블록들(DB11, DB21, DB31, DB41)이 데이터 전압을 출력할 때, 상기 제1 구동 칩(SIC1)의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

도 11을 보면, 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제1 데이터 블록들(DB11, DB21, DB31, DB41)은 상기 제1 내지 제4 구동 칩(SIC1, SIC2, SIC3, SIC4)의 상기 제2 데이터 블록들(DB12, DB22, DB32, DB42)은 서로 다른 구동 타이밍을 가지므로, 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하지 않는다. 따라서, 상기 레벨 쉬프터(510) 및 상기 쉬프트 레지스터(520)는 정상 동작하게 된다.

도 12는 본 발명의 다른 실시예에 따른 데이터 구동부의 구동 칩 및 배선을 나타내는 평면도이다. 도 13은 도 12의 데이터 구동부 내의 신호들을 나타내는 파형도이다.

본 실시예에 따른 표시 패널의 구동 방법 및 이를 수행하는 표시 장치는 데이터 구동부가 하나의 구동 칩만을 포함하고, 구동 칩이 4개의 데이터 출력 블록을 포함하는 것을 제외하면, 도 1 내지 도 6의 표시 패널의 구동 방법 및 이를 수행하는 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 3, 도 12 및 도 13을 참조하면, 상기 데이터 구동부(500)는 하나의 구동 칩(SIC)을 포함한다. 상기 구동 칩(SIC)은 복수의 데이터 출력 블록들을 포함한다. 예를 들어, 상기 구동 칩(SIC)은 제1 내지 제4 데이터 출력 블록(DB1, DB2, DB3, DB4)을 포함한다.

상기 구동 칩은 컨트롤 블록(CB)을 더 포함할 수 있다. 예를 들어, 상기 컨트롤 블록(CB)은 상기 데이터 출력 블록들의 출력 타이밍을 조절할 수 있다. 상기 컨트롤 블록(CB)은 상기 구동 칩의 가장 자리에 배치될 수 있다. 상기 컨트롤 블록(CB)은 상기 제1 데이터 출력 블록(DB1)과 이웃하여 배치될 수 있다.

본 실시예에서, 상기 구동 칩(SIC)은 4개의 데이터 출력 블록을 포함하는 것을 예시하였으나, 본 발명은 상기 데이터 출력 블록의 개수에 한정되지 않는다.

상기 데이터 구동부(500)는 상기 구동 칩(SIC)에 전원 전압을 전달하는 신호 배선(L1, L2, L3, L4)을 포함한다. 본 실시예에서, 상기 신호 배선(L1, L2, L3, L4)은 상기 구동 칩(SIC)의 상기 컨트롤 블록(CB)에 연결될 수 있다.

예를 들어, 제1 신호 배선(L1)은 상기 제2 양 전원 전압(VDD2)을 상기 구동 칩(SIC)에 전달할 수 있다. 제2 신호 배선(L2)은 상기 제1 양 전원 전압(VDD1)을 상기 구동 칩(SIC)에 전달할 수 있다. 제3 신호 배선(L3)은 상기 제1 음 전원 전압(VSS1)을 상기 구동 칩(SIC)에 전달할 수 있다. 제4 신호 배선(L4)은 상기 제2 음 전원 전압(VSS2)을 상기 구동 칩(SIC)에 전달할 수 있다.

도 13에서, EN1은 상기 제1 데이터 출력 블록(DB1)의 인에이블 신호로써 상기 제1 데이터 출력 블록(DB1)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN2는 상기 제2 데이터 출력 블록(DB2)의 인에이블 신호로써 상기 제2 데이터 출력 블록(DB2)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN3은 상기 제3 데이터 출력 블록(DB3)의 인에이블 신호로써 상기 제3 데이터 출력 블록(DB3)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN4는 상기 제4 데이터 출력 블록(DB4)의 인에이블 신호로써 상기 제4 데이터 출력 블록(DB4)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다.

본 실시예에서, 상기 구동 칩(SIC)의 제1 내지 제4 데이터 출력 블록들(DB1 내지 DB4)은 서로 다른 구동 타이밍을 갖는다.

본 실시예에서, 상기 구동 칩(SIC)에 전원 전압을 전달하는 신호 배선(L1 내지 L4)과의 거리가 먼 데이터 출력 블록의 구동 타이밍이 빠를 수 있다. 예를 들어, 상기 구동 칩(SIC) 내에서 제4 데이터 출력 블록(DB4)의 구동 타이밍이 상기 제1 데이터 출력 블록(DB1)의 구동 타이밍보다 빠를 수 있다.

본 실시예의 상기 구동 칩(SIC)의 제1 내지 제4 데이터 블록(DB1 내지 DB4)들은 서로 다른 구동 타이밍을 갖도록 제어된다. C 곡선은 본 실시예에 따른 상기 구동 칩(SIC)에서의 상기 제2 음 전원 전압(VSS2)의 파형을 나타낸다.

도 13을 보면, 상기 구동 칩(SIC)의 상기 제1 내지 제4 데이터 블록들(DB1 내지 DB4)은 서로 다른 구동 타이밍을 가지므로, 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하지 않는다. 따라서, 상기 레벨 쉬프터(510) 및 상기 쉬프트 레지스터(520)는 정상 동작하게 된다.

본 실시예에 따르면, 상기 구동 칩(SIC)의 상기 데이터 출력 블록들(DB1 내지 DB4)이 서로 다른 구동 타이밍을 갖도록 제어하여 상기 신호 배선에서 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하는 것을 방지할 수 있다. 따라서, 표시 장치의 구동 신뢰성을 향상시킬 수 있다.

또한, 상기 구동 칩(SIC)의 상기 데이터 출력 블록들(DB1 내지 DB4)이 서로 다른 구동 타이밍을 갖는 경우, 상기 신호 배선에서 상기 제2 음 전원 전압(VSS2)이 크게 증가하는 것을 방지할 수 있으므로, 상기 신호 배선의 배선 저항을 전반적으로 높게 설계할 수 있다. 예를 들어, 상기 신호 배선을 가늘고 길게 형성할 경우, 상기 표시 장치의 베젤 폭을 더욱 감소시킬 수 있다.

도 14는 본 발명의 다른 실시예에 따른 데이터 구동부의 구동 칩 및 배선을 나타내는 평면도이다. 도 15는 도 14의 데이터 구동부 내의 신호들을 나타내는 파형도이다.

본 실시예에 따른 표시 패널의 구동 방법 및 이를 수행하는 표시 장치는 컨트롤 블록이 상기 구동 칩의 중심부에 배치되고, 상기 신호 배선이 상기 구동 칩의 중심부에 연결되는 것을 제외하면, 도 12 및 도 13의 표시 패널의 구동 방법 및 이를 수행하는 표시 장치와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1 내지 도 3, 도 14 및 도 15를 참조하면, 상기 데이터 구동부(500)는 하나의 구동 칩(SIC)을 포함한다. 상기 구동 칩(SIC)은 복수의 데이터 출력 블록들을 포함한다. 예를 들어, 상기 구동 칩(SIC)은 제1 내지 제4 데이터 출력 블록(DB1, DB2, DB3, DB4)을 포함한다.

상기 구동 칩은 컨트롤 블록(CB)을 더 포함할 수 있다. 예를 들어, 상기 컨트롤 블록(CB)은 상기 데이터 출력 블록들의 출력 타이밍을 조절할 수 있다. 상기 컨트롤 블록(CB)은 상기 구동 칩의 중심부에 배치될 수 있다. 상기 컨트롤 블록(CB)은 상기 제2 데이터 출력 블록(DB2) 및 제3 데이터 출력 블록(DB3)의 사이에 배치될 수 있다.

도 15에서, EN1은 상기 제1 데이터 출력 블록(DB1)의 인에이블 신호로써 상기 제1 데이터 출력 블록(DB1)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN2는 상기 제2 데이터 출력 블록(DB2)의 인에이블 신호로써 상기 제2 데이터 출력 블록(DB2)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN3은 상기 제3 데이터 출력 블록(DB3)의 인에이블 신호로써 상기 제3 데이터 출력 블록(DB3)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다. EN4는 상기 제4 데이터 출력 블록(DB4)의 인에이블 신호로써 상기 제4 데이터 출력 블록(DB4)이 데이터 전압을 출력하는 구동 타이밍을 나타낸다.

본 실시예에서, 상기 구동 칩(SIC)에 전원 전압을 전달하는 신호 배선(L1 내지 L4)과의 거리가 먼 데이터 출력 블록의 구동 타이밍이 빠를 수 있다. 예를 들어, 상기 구동 칩(SIC) 내에서 제1 및 4 데이터 출력 블록(DB1, DB4)의 구동 타이밍이 상기 제2 및 3 데이터 출력 블록(DB2, DB3)의 구동 타이밍보다 빠를 수 있다. 상기 제1 데이터 출력 블록(DB1)의 상기 신호 배선(L1 내지 L4)과의 거리가 상기 제4 데이터 출력 블록(DB4)의 상기 신호 배선(L1 내지 L4)과의 거리보다 크다면, 상기 제1 데이터 출력 블록(DB1)의 구동 타이밍이 상기 제4 데이터 출력 블록(DB4)의 구동 타이밍보다 빠를 수 있다. 상기 제1 데이터 출력 블록(DB1)의 상기 신호 배선(L1 내지 L4)과의 거리가 상기 제4 데이터 출력 블록(DB4)의 상기 신호 배선(L1 내지 L4)과의 거리보다 동일한 경우라면, 상기 제1 데이터 출력 블록(DB1)의 구동 타이밍과 상기 제4 데이터 출력 블록(DB4)의 구동 타이밍 중 어느 하나를 빠르도록 임의로 설정할 수 있다. 이와는 달리, 상기 제1 데이터 출력 블록(DB1)의 상기 신호 배선(L1 내지 L4)과의 거리가 상기 제4 데이터 출력 블록(DB4)의 상기 신호 배선(L1 내지 L4)과의 거리보다 동일한 경우라면, 상기 제1 데이터 출력 블록(DB1)의 구동 타이밍과 상기 제4 데이터 출력 블록(DB4)의 구동 타이밍을 동일하게 설정할 수 있다.

도 15를 보면, 상기 구동 칩(SIC)의 상기 제1 내지 제4 데이터 블록들(DB1 내지 DB4)은 서로 다른 구동 타이밍을 가지므로, 상기 제2 음 전원 전압(VSS2)이 상기 오류 기준 전압(Ver)을 초과하지 않는다. 따라서, 상기 레벨 쉬프터(510) 및 상기 쉬프트 레지스터(520)는 정상 동작하게 된다.

이상에서 설명한 본 발명에 따르면, 상기 데이터 구동부는 서로 다른 구동 타이밍을 갖는 복수의 구동 칩들을 포함하여 표시 장치의 구동 신뢰성을 향상시킬 수 있고, 베젤 폭을 감소시킬 수 있다.

이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 400:감마 기준 전압 생성부
500: 데이터 구동부 510: 레벨 쉬프터
520: 쉬프트 레지스터 530: 래치
540: 신호 처리부 550: 버퍼부
SIC: 구동 칩 SIC1: 제1 구동 칩
SIC2: 제2 구동 칩 SIC3: 제3 구동 칩
SIC4: 제4 구동 칩

Claims

제1 제어 신호에 응답하여 게이트 신호를 표시 패널의 게이트 라인에 출력하는 단계; 및
하나의 구동 칩은 복수의 데이터 출력 블록들을 포함하고, 제2 제어 신호에 응답하여 서로 다른 구동 타이밍을 갖는 상기 복수의 데이터 출력 블록들을 이용하여 데이터 전압을 상기 표시 패널의 데이터 라인에 출력하는 단계를 포함하고,
상기 데이터 전압을 상기 데이터 라인에 출력하는 단계는 복수의 구동 칩들을 이용하고,
상기 복수의 구동 칩들은 각각 상기 복수의 데이터 출력 블록들을 포함하며,
각각의 상기 구동 칩의 제1 데이터 출력 블록은 각각의 상기 구동 칩의 제2 데이터 출력 블록과 다른 구동 타이밍을 갖는 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 구동 칩에 전원 전압을 전달하는 신호 배선과의 거리가 먼 데이터 출력 블록의 구동 타이밍이 빠른 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 구동 칩은 상기 데이터 출력 블록들의 구동 타이밍을 조절하기 위한 컨트롤 블록을 더 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서,
상기 구동 칩들의 상기 데이터 출력 블록들은 모두 서로 다른 타이밍을 갖는 것을 특징으로 하는 표시 패널의 구동 방법.
삭제
제1항에 있어서,
상기 구동 칩에 전원 전압을 전달하는 신호 배선의 저항이 클수록 상기 구동 칩의 구동 타이밍이 빠른 것을 특징으로 하는 표시 패널의 구동 방법.
제6항에 있어서, 상기 신호 배선은 제1 구동 칩, 상기 제1 구동 칩과 이웃하는 제2 구동 칩, 상기 제2 구동 칩과 이웃하는 제3 구동 칩 및 상기 제3 구동 칩과 이웃하는 제4 구동 칩과 순차적으로 연결되는 것을 특징으로 하는 표시 패널의 구동 방법.
제7항에 있어서, 상기 제4 구동 칩, 상기 제3 구동 칩, 상기 제2 구동 칩 및 상기 제1 구동 칩의 순서로 상기 데이터 전압을 출력하는 것을 특징으로 하는 표시 패널의 구동 방법.
제6항에 있어서, 제1 신호 배선은 제1 구동 칩과 연결되고, 제2 신호 배선은 상기 제1 구동 칩과 이웃하는 제2 구동 칩과 연결되며, 제3 신호 배선은 상기 제2 구동 칩과 이웃하는 제3 구동 칩과 연결되고, 제4 신호 배선은 상기 제3 구동 칩과 이웃하는 제4 구동 칩과 연결되는 것을 특징으로 하는 표시 패널의 구동 방법.
제9항에 있어서, 상기 표시 패널의 외곽에 대응되는 상기 제1 및 제4 구동 칩은 상기 표시 패널의 중심부에 대응되는 상기 제2 및 제3 구동 칩보다 먼저 상기 데이터 전압을 출력하는 것을 특징으로 하는 표시 패널의 구동 방법.
제1항에 있어서, 상기 구동 칩은 상기 게이트 라인 및 상기 데이터 라인이 배치되는 기판 상에 실장되는 것을 특징으로 하는 표시 패널의 구동 방법.
게이트 라인 및 데이터 라인을 포함하고, 영상을 표시하는 표시 패널;
제1 제어 신호 및 제2 제어 신호를 생성하는 타이밍 컨트롤러;
상기 제1 제어 신호에 응답하여 게이트 신호를 상기 게이트 라인에 출력하는 게이트 구동부; 및
상기 게이트 라인 및 상기 데이터 라인이 배치되는 기판 상에 실장되고 복수의 데이터 출력 블록들을 포함하는 구동 칩을 포함하며, 서로 다른 타이밍을 갖는 상기 데이터 출력 블록들을 이용하여 데이터 전압을 상기 데이터 라인에 출력하는 데이터 구동부를 포함하고,
상기 데이터 구동부는 복수의 구동 칩들을 포함하고,
상기 복수의 구동 칩들은 각각 상기 복수의 데이터 출력 블록들을 포함하며,
각각의 상기 구동 칩의 제1 데이터 출력 블록은 각각의 상기 구동 칩의 제2 데이터 출력 블록과 다른 구동 타이밍을 갖는 것을 특징으로 하는 표시 장치.
제12항에 있어서, 상기 구동 칩에 전원 전압을 전달하는 신호 배선과의 거리가 먼 데이터 출력 블록의 구동 타이밍이 빠른 것을 특징으로 하는 표시 장치.
제12항에 있어서, 상기 구동 칩은 상기 데이터 출력 블록들의 구동 타이밍을 조절하기 위한 컨트롤 블록을 더 포함하는 것을 특징으로 하는 표시 장치.
제12항에 있어서,
상기 구동 칩들의 상기 데이터 출력 블록들은 모두 서로 다른 타이밍을 갖는 것을 특징으로 하는 표시 장치.
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제12항에 있어서,
상기 데이터 구동부는 상기 구동 칩에 전원 전압을 전달하며 상기 기판 상에 배치되는 신호 배선을 더 포함하고,
상기 구동 칩에 연결된 상기 신호 배선의 저항이 클수록 상기 구동 칩의 구동 타이밍이 빠른 것을 특징으로 하는 표시 장치.