KR20140094188A

KR20140094188A - 액정 표시 장치 및 이의 제조 방법

Info

Publication number: KR20140094188A
Application number: KR1020130006613A
Authority: KR
Inventors: 김동조; 강윤호; 유세환; 이정규; 이종찬; 이지선; 김상갑; 최신일
Original assignee: 삼성디스플레이 주식회사
Priority date: 2013-01-21
Filing date: 2013-01-21
Publication date: 2014-07-30
Also published as: US9488889B2; US20140204323A1

Abstract

액정 표시 장치는 복수의 화소를 갖는 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함한다. 각 화소는 제1 절연 기판 상에 구비된 박막 트랜지스터, 상기 박막 트랜지스터를 커버하는 절연막, 및 상기 절연막 상에 구비된 전극을 포함한다. 상기 절연막에는 상기 박막 트랜지스터의 출력 전극을 노출시키는 콘택홀이 형성되고, 상기 전극은 상기 콘택홀을 통해 상기 출력 전극과 전기적으로 연결되며, 상기 전극은 상기 콘택홀이 형성된 영역에서 단일막 구조를 갖고, 상기 절연막 상에서 이중막 구조를 갖는다. 따라서, 액정 표시 장치의 개구율을 증가시킬 수 있고, 전기 전도성을 향상시킬 수 있다.

Description

액정 표시 장치 및 이의 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 액정 표시 장치 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는 개구율을 향상시킬 수 있는 액정 표시 장치 및 이의 제조 방법에 관한 것이다.

액정 표시 장치는 액정층을 이용하여 영상을 표시하는 평판 표시 장치이다. 액정 표시 장치는 액정층을 구동하는 방법에 따라 IPS(In Plane Switching) 모드, VA(Vertical Alignment) 모드, 또는 PLS(Plane to Line Switching) 모드 액정 표시 장치 등으로 구분된다.

즉, 액정 표시 장치는 두 전극 사이에 형성되는 수평 전계 또는 수직 전계를 이용하여 액정층을 구동하여 영상을 표시한다. 특히, PLS 모드 구동에서, 액정층의 액정 분자들은 강한 프린지(fringe) 전계에 의해 전극 위 영역에서 기판에 거의 평행하게 회전한다.

본 발명의 목적은 콘택홀의 사이즈를 감소시켜 개구율을 향상시킬 수 있는 액정 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기한 액정 표시 장치를 제조하는 방법을 제공하는 것이다.

본 발명의 일 측면에 따른 액정 표시 장치는 복수의 화소를 갖는 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함한다. 각 화소는 제1 절연 기판 상에 구비된 박막 트랜지스터, 상기 박막 트랜지스터를 커버하는 절연막, 및 상기 절연막 상에 구비된 화소 전극을 포함한다. 상기 절연막에는 상기 박막 트랜지스터의 출력 전극을 노출시키는 콘택홀이 형성되고, 상기 화소 전극은 상기 콘택홀을 통해 상기 출력 전극과 전기적으로 연결되며, 상기 화소 전극은 상기 콘택홀이 형성된 영역에서 단일막 구조를 갖고, 상기 절연막 상에서 이중막 구조를 갖는다.

본 발명의 다른 측면에 따른 액정 표시 장치는 복수의 화소를 갖는 제1 기판, 상기 제1 기판과 마주하는 제2 기판, 및 상기 제2 기판과 상기 제2 기판 사이에 개재된 액정층을 포함한다. 각 화소는 제1 절연 기판 상에 구비된 박막 트랜지스터, 상기 박막 트랜지스터를 커버하는 제1 보호막, 상기 제1 보호막 상에 구비된 절연막, 상기 절연막 상에 구비된 기준 전극, 상기 기준 전극을 커버하는 제2 보호막, 및 상기 제2 보호막 상에 구비된 화소 전극을 포함한다. 상기 제1 보호막, 상기 절연막 및 상기 제2 보호막에는 상기 박막 트랜지스터의 출력 전극을 노출시키는 콘택홀이 형성되고, 상기 화소 전극은 상기 콘택홀을 통해 상기 출력 전극과 전기적으로 연결되며, 상기 화소 전극은 상기 콘택홀이 형성된 영역에서 단일막 구조를 갖고, 상기 제2 보호막 상에서 이중막 구조를 갖는다.

본 발명의 일 측면에 따른 액정 표시 장치를 제조하는 방법은 복수의 화소를 갖는 제1 기판을 제조하는 단계, 상기 제1 기판과 마주하는 제2 기판을 제조하는 단계, 및 상기 제2 기판과 상기 제2 기판 사이에 액정층을 개재하는 단계를 포함한다. 또한, 상기 제1 기판을 제조하는 단계는, 제1 절연 기판 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터를 커버하는 절연막을 형성하는 단계, 상기 절연막 상에 개구부가 형성된 제1 화소 전극을 형성하는 단계, 상기 제1 화소 전극을 식각 마스크로하여 상기 절연막을 식각하여 상기 개구부에 대응하는 콘택홀을 형성하는 단계, 및 상기 제1 화소 전극 상에 상기 콘택홀을 통해 상기 박막 트랜지스터의 출력 전극과 전기적으로 연결되는 제2 화소 전극을 형성하는 단계를 포함한다.

본 발명의 일 측면에 따른 액정 표시 장치를 제조하는 방법은 복수의 화소를 갖는 제1 기판을 제조하는 단계, 상기 제1 기판과 마주하는 제2 기판을 제조하는 단계, 및 상기 제2 기판과 상기 제2 기판 사이에 액정층을 개재하는 단계를 포함한다. 또한, 상기 제1 기판을 제조하는 단계는, 제1 절연 기판 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터를 커버하는 제1 보호막을 형성하는 단계, 상기 제1 보호막 상에 절연막을 형성하는 단계, 상기 절연막 상에 기준 전극을 형성하는 단계; 상기 기준 전극을 커버하는 제2 보호막을 형성하는 단계; 상기 제2 보호막 상에 개구부가 형성된 제1 화소 전극을 형성하는 단계, 상기 제1 화소 전극을 마스크로 하여 상기 제2 보호막, 상기 절연막 및 제1 보호막을 식각하여 상기 개구부에 대응하는 콘택홀을 형성하는 단계, 및 상기 제1 화소 전극 상에 상기 콘택홀을 통해 상기 박막 트랜지스터의 출력 전극과 전기적으로 연결되는 제2 화소 전극을 형성하는 단계를 포함한다.

본 발명에 따르면, 상기 화소 전극의 하부 전극인 상기 제1 화소 전극을 식각 마스크로 하여 절연막을 건식 식각하여 절연막에 박막 트랜지스터의 출력 전극을 노출시키기 위한 콘택홀을 형성함으로써, 콘택홀의 사이즈를 미세하게 제어할 수 있고, 그 결과 액정 표시 장치의 개구율을 증가시킬 수 있다.

또한, 상기 제1 화소 전극은 식각 마스크인 동시에 상기 화소 전극의 하부 전극으로 이용되므로, 상기 식막 마스크를 제거하는 공정을 생략할 수 있고, 그 결과 액정 표시 장치의 제조 공정 수를 감소시킬 수 있다.

또한, 상기 화소 전극이 이중막 구조를 가짐으로써, 상기 화소 전극의 전기 전도성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 도 1에 도시된 화소에 대한 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 PLS 모드 액정표시패널의 평면도이다.
도 4는 도 3에 도시된 절단선 I-I`에 따라 절단한 단면도이다.
도 5는 도 3에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다.
도 6a 내지 도 6k는 제1 기판의 제조 과정을 나타낸 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 액정표시패널의 평면도이다.
도 8은 도 7에 도시된 절단선 Ⅲ-Ⅲ`에 따른 단면도이다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

상술한 본 발명이 해결하고자 하는 과제, 과제 해결 수단, 및 효과는 첨부된 도면과 관련된 실시 예들을 통해서 용이하게 이해될 것이다. 각 도면은 명확한 설명을 위해 일부가 간략하거나 과장되게 표현되었다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 부호를 가지도록 도시되었음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 도 1에 도시된 화소에 대한 등가 회로도이다. 단, 도 2는 본 발명의 일 실시예로 PLS 모드 액정 표시 장치의 등가 회로도를 나타낸다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치(1000)는 영상을 표시하는 영상 표시부(300), 영상 표시부(300)를 구동하는 게이트 구동부(400) 및 데이터 구동부(500), 상기 게이트 구동부(400)와 상기 데이터 구동부(500)의 구동을 제어하는 타이밍 컨트롤러(600)를 포함한다.

상기 영상 표시부(300)는 다수의 게이트 라인(G1~Gn), 다수의 데이터 라인(D1~Dm) 및 다수의 화소(PX)를 포함한다. 도 2에 도시한 바와 같이, 상기 영상 표시부(300)는 제1 기판(100), 상기 제1 기판(100)과 마주하는 제2 기판(200), 및 상기 제1 기판(100)과 제2 기판(200) 사이에 개재된 액정층(250)으로 이루어진 액정표시패널을 포함할 수 있다.

상기 다수의 게이트 라인(G1~Gn)과 상기 다수의 데이터 라인(D1~Dm)은 상기 제1 기판(100) 상에 구비된다. 상기 다수의 게이트 라인(G1~Gn)은 행 방향으로 연장되고 서로 평행하게 열 방향으로 배열된다. 상기 다수의 데이터 라인(D1~Dm)은 열 방향으로 연장되고, 서로 평행하게 행 방향으로 배열된다.

상기 다수의 화소 각각, 예를 들면 i번째(i는 1 이상의 정수) 게이트 라인(Gi)과 j번째(j는 1이상의 정수) 데이터 라인(Dj)에 연결된 화소는 박막 트랜지스터(Tr) 및 액정 커패시터(Clc)를 포함한다.

상기 박막 트랜지스터(Tr)는 상기 i번째 게이트 라인(Gi)에 연결된 게이트 전극, 상기 j번째 데이터 라인(Dj)에 연결된 소오스 전극, 및 상기 액정 커패시터(Clc)에 연결된 드레인 전극을 구비한다.

상기 액정 커패시터(Clc)는 상기 제1 기판(100)에 구비된 화소 전극(PE)과 기준 전극(CE)을 두 단자로 하며, 상기 화소 전극(PE)과 상기 기준 전극(CE) 사이에 개재된 상기 액정층(250)은 유전체 역할을 수행한다. 상기 화소 전극(PE)은 상기 박막 트랜지스터(Tr)의 드레인 전극과 전기적으로 연결되며, 상기 기준 전극(CE)은 기준 전압 발생부(Vcom)로부터 기준 전압(Vcom)을 수신한다.

한편, 상기 각 화소(PX)는 상기 화소 전극(PE)에 대응하는 상기 제2 기판(200)의 영역에 구비되어 기본색 중 하나를 나타내는 컬러 필터(230)를 포함한다. 도 2와는 달리, 상기 컬러 필터(230)는 상기 제1 기판(100)에 제공되는 상기 화소 전극(PE)의 상부 또는 하부에 형성될 수도 있다.

다시, 도 1을 참고하면, 상기 타이밍 컨트롤러(600)는 상기 액정 표시 장치(1000)의 외부로부터 다수의 영상신호(RGB) 및 다수의 제어신호(CS)를 수신한다. 상기 타이밍 컨트롤러(600)는 상기 데이터 구동부(500)와의 인터페이스 사양에 맞도록 상기 영상신호들(RGB)의 데이터 포맷을 변환하고, 변환된 영상신호들(R'G'B')을 상기 데이터 구동부(500)로 제공한다. 또한, 상기 타이밍 컨트롤러(600)는 상기 다수의 제어신호(CS)에 근거하여 데이터 제어신호(D-CS, 예를 들어, 출력개시신호, 수평개시신호 등) 및 게이트 제어신호(G-CS, 예를 들어, 수직개시신호, 수직클럭신호, 및 수직클럭바신호)를 생성한다. 상기 데이터 제어신호(D-CS)는 상기 데이터 구동부(500)로 제공되고, 상기 게이트 제어신호(G-CS)는 상기 게이트 구동부(400)로 제공된다.

상기 게이트 구동부(400)는 상기 타이밍 컨트롤러(600)로부터 제공되는 상기 게이트 제어신호(G-CS)에 응답해서 게이트 신호를 순차적으로 출력한다. 따라서, 상기 다수의 화소(PX)는 상기 게이트 신호에 의해서 행 단위로 순차적으로 스캐닝될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(600)로부터 제공되는 상기 데이터 제어신호(D-CS)에 응답해서 상기 영상신호들(R'G'B')을 데이터 전압들로 변환하여 출력한다. 상기 출력된 데이터 전압들은 상기 영상 표시부(300)로 인가된다.

따라서, 각 화소(PX)는 상기 게이트 신호에 의해서 턴-온되고, 턴-온된 상기 화소(PX)는 상기 데이터 구동부(500)로부터 해당 데이터 전압을 수신하여 원하는 계조의 영상을 표시한다.

도 3은 본 발명의 일 실시예에 따른 PLS 모드 액정표시패널의 평면도이고, 도 4는 도 3에 도시된 절단선 I-I`에 따라 절단한 단면도이다.

도 3 및 도 4를 참조하면, 상기 영상 표시부(300)에 포함되는 상기 액정표시패널은 상기 제1 기판(100), 상기 제1 기판(100)과 마주하는 제2 기판(200), 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 개재된 액정층(250)을 포함한다.

상기 제1 기판(100)은 투명한 유리 또는 플라스틱 따위로 만들어진 제1 절연 기판(110), 및 상기 제1 절연 기판(110) 상에 구비된 제1 게이트 라인(Gi-1), 제2 게이트 라인(Gi), 제1 데이터 라인(Dj-1) 및 제2 데이터 라인(Dj)을 포함한다.

상기 제1 및 제2 게이트 라인(Gi-1, Gi)은 제1 방향(A1)으로 연장되고, 상기 제1 방향(A1)과 직교하는 제2 방향(A2)으로 소정 간격 이격하여 배치된다. 상기 제1 및 제2 데이터 라인(Dj-1, Dj)은 상기 제2 방향(A2)으로 연장되고, 상기 제1 방향(A1)으로 소정 간격 이격하여 배치된다.

상기 제1 및 제2 게이트 라인(Gi-1, Gi)은 상기 제1 및 제2 데이터 라인(Dj-1, Dj)과 게이트 절연막(120)에 의해서 전기적으로 절연될 수 있다. 또한, 상기 제1 및 제2 데이터 라인(Dj-1, Dj)은 제1 보호막(130)에 의해서 커버될 수 있다. 본 발명의 일 예로, 상기 제1 보호막(130)은 무기 절연막을 포함할 수 있다. 상기 제1 보호막(130) 위로는 유기 절연막(140)이 형성된다.

도 3에 도시된 바와 같이, 상기 제1 및 제2 데이터 라인(Dj-1, Dj) 각각은 상기 제1 및 제2 게이트 라인(Gi-1, Gi) 사이의 이격 거리의 중심 지점을 관통하는 중심선(CL)을 기준으로 대칭되게 절곡된 형상을 갖는다. 상기 제1 및 제2 데이터 라인(Dj-1, Dj) 각각이 절곡되는 방향은 한 행 단위로 반대 방향으로 전환될 수 있다.

또한, 상기 제1 절연 기판(110) 상에는 상기 박막 트랜지스터(Tr), 화소 전극(PE) 및 공통 전극(CE)이 더 구비된다. 구체적으로, 상기 박막 트랜지스터(Tr)는 상기 제2 게이트 라인(Gi)의 일 부분으로 이루어진 게이트 전극(GE)), 상기 제2 데이터 라인(Dj)의 일 부분으로 이루어진 소오스 전극(SE) 및 상기 게이트 전극(GE) 상에서 상기 소오스 전극(SE)과 소정 간격 이격하여 배치되는 드레인 전극(DE)을 포함한다. 상기 드레인 전극(DE)은 상기 화소 전극(PE)과 전기적으로 연결된다.

본 발명의 일 예로, 상기 화소 전극(PE)은 다수의 가지 전극(PE1), 상기 다수의 가지 전극(PE1)의 제1 단부들을 서로 연결하는 제1 연결 전극(PE2), 및 상기 다수의 가지 전극(PE1)의 제2 단부들을 서로 연결하는 제2 연결 전극(PE3)을 포함한다. 상기 다수의 가지 전극(PE1)은 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이의 공간에서 상기 제2 방향(A2)으로 연장되고, 상기 제1 방향(A1)으로 배열된다. 또한, 상기 다수의 가지 전극(PE1) 각각은 상기 중심선(CL)을 기준으로 대칭되게 절곡된 형상을 갖는다.

상기 중심선(CL)에 대해서 상기 다수의 가지 전극(PE1) 각각이 기울어진 각도는 상기 중심선(CL)에 대해서 상기 제1 및 제2 데이터 라인(Dj-1, Dj) 각각이 기울어진 각도와 동일하다.

상기 기준 전극(CE)은 상기 화소 전극(PE)의 상부 또는 하부에 구비되며, 상기 제1 및 제2 게이트 라인(Gi-1, Gi), 제1 및 제2 데이터 라인(Dj-1, Dj)에 의해서 정의된 화소 영역에 대응하는 크기로 형성될 수 있다. 도 4에 도시된 바와 같이, 상기 기준 전극(CE)은 상기 유기 절연막(140) 상에 구비되고, 제2 보호막(150)에 의해서 커버된다. 상기 화소 전극(PE)은 상기 제2 보호막(150) 상에 구비된다. 이처럼, 상기 기준 전극(CE)은 상기 화소 전극(PE)의 하부에 구비되고, 상기 제2 보호막(150)을 사이에 두고 상기 화소 전극(PE)과 마주한다.

도 3에 도시된 바와 같이, 동일 화소행에 구비되는 기준 전극들(CE)은 일체로 형성되거나, 서로 전기적으로 연결되어 하나의 기준 전극행을 형성할 수 있다. 상기 기준 전극행은 상기 제1 기판(100)의 일측에서 기준 전압 공급 라인(VSL, 도 1에 도시됨)에 전기적으로 연결되어 상기 기준 전압 발생부(700, 도 1에 도시됨)로부터 상기 기준 전압(Vcom)을 수신할 수 있다.

상기 제2 기판(200)은 투명한 유리 또는 플라스틱 따위로 만들어진 제2 절연 기판(210), 상기 제2 절연 기판(210) 상에 구비된 다수의 컬러 필터(230), 및 서로 인접하는 컬러 필터(230) 사이의 영역에 구비된 블랙 매트릭스(220)를 포함한다. 상기 제2 기판(200)은 상기 제1 기판(100)과 대향하여 결합하고, 상기 제1 및 제2 기판(100, 200) 사이에는 상기 액정층(250)이 개재된다.

상기 화소(PX)에 상기 제2 게이트 라인(Gi)을 통해 상기 게이트 신호가 인가되면, 상기 게이트 신호에 응답하여 상기 박막 트랜지스터(Tr)가 턴-온된다. 상기 제2 데이터 라인(Dj)으로 인가된 데이터 전압은 상기 턴-온된 박막 트랜지스터(Tr)의 상기 드레인 전극(DE)으로 출력되어 상기 화소 전극(PE)으로 인가된다.

상기 데이터 전압을 수신한 상기 화소 전극(PE)은 상기 기준 전압(Vcom)을 수신하는 상기 기준 전극(CE)과 함께 전기장을 생성함으로써, 상기 화소 전극(PE)과 상기 기준 전극(CE) 위에 위치하는 상기 액정층(250)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 변화된다.

상기 화소 전극(PE)과 상기 기준 전극(CE)은 상기 액정층(250)을 유전체로 하여 액정 커패시터(Clc, 도 1에 도시됨)를 형성하여 상기 박막 트랜지스터(Tr)가 턴-오프된 후에도 인가된 전압을 유지한다.

도면에 도시하지는 않았지만, 각 화소(PX)는 상기 화소 전극(PE)과 중첩하는 스토리지 라인을 더 포함할 수 있다. 상기 스토리지 라인과 상기 화소 전극(PE)은 상기 게이트 절연막(120), 상기 제1 및 제2 보호막(130, 140)을 유전체로 하여 스토리지 커패시터를 형성하여 상기 액정 커패시터(Clc)의 전압 유지 능력을 강화시킬 수 있다.

도 4에 도시된 바와 같이, 상기 화소 전극(PE)은 상기 제2 보호막(140) 상에서 이중막 구조를 갖는다. 구체적으로, 상기 화소 전극(PE)은 상기 제2 보호막(150) 상에 구비된 제1 화소 전극(161) 및 상기 제1 화소 전극(161) 상에 구비된 제2 화소 전극(162)을 포함한다.

도 5는 도 3에 도시된 절단선 Ⅱ-Ⅱ`에 따라 절단한 단면도이다. 단, 도 5에서는 설명의 편의를 위하여 상기 제2 기판(200)을 생략하고 상기 제1 기판(100)만을 도시하였다.

도 5를 참조하면, 상기 제1 보호막(130), 유기 절연막(140) 및 제2 보호막(150)에는 상기 박막 트랜지스터(Tr)의 드레인 전극(DE)을 노출시키는 콘택홀(CNT)이 형성된다.

상기 제2 보호막(150) 및 상기 콘택홀(CNT)에 의해서 노출된 상기 드레인 전극(DE) 상에는 상기 화소 전극(PE)이 형성된다. 구체적으로, 상기 화소 전극(PE)은 상기 제2 보호막(150) 상에서 이중막 구조를 갖고, 상기 드레인 전극(DE) 상에서 단일막 구조를 갖는다. 상기 화소 전극(PE)의 하부 전극인 상기 제1 화소 전극(161)은 상기 콘택홀(CNT)에 대응하여 개구된 구조를 갖는다. 상기 제2 화소 전극(162)은 상기 제2 보호막(150)의 상부에서 상기 제1 화소 전극(161) 상에 구비되고, 상기 콘택홀(CNT)이 정의된 영역에서 상기 콘택홀(CNT)을 통해 노출된 상기 드레인 전극(DE)과 직접적으로 콘택한다.

도 6a 내지 도 6k는 제1 기판의 제조 과정을 나타낸 단면도들이다.

도 6a를 참조하면, 상기 제1 절연 기판(110)은 표시 영역(DA) 및 주변 영역(PA)으로 구분될 수 있다. 상기 표시 영역(DA)은 실질적으로 영상이 표시되는 영역이며, 상기 주변 영역(PA)은 상기 표시 영역(DA)의 주변에 구비되고, 상기 제2 기판(200)의 상기 블랙 매트릭스(220)에 의해서 커버되어 실질적으로 영상이 표시되지 않는 영역이다.

상기 제1 절연 기판(110) 상에는 제1 금속막이 형성되고, 상기 제1 금속막을 패터닝하여 상기 표시 영역(DA)에 게이트 전극(GE), 상기 제1 및 제2 게이트 라인(Gi-1, Gi)을 형성하고, 상기 주변 영역(PA)에 기준 전압 공급 라인(VSL)을 형성한다. 상기 제1 금속막은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 만들어질 수 있다. 도면에 도시하지는 않았으나, 상기 제1 금속막은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.

도 6b에 도시된 바와 같이, 상기 게이트 전극(GE), 상기 제1 및 제2 게이트 라인(Gi-1, Gi), 상기 기준 전압 공급 라인(VSL)은 상기 게이트 절연막(120)에 의해서 커버된다. 상기 게이트 절연막(120)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)로 이루어질 수 있다.

도 6c를 참조하면, 상기 게이트 절연막(120) 위에는 수소화 비정질 실리콘(hydrogenated amorphous silicon), 다결정 실리콘(polysilicon) 또는 산화물 반도체 등으로 만들어진 반도체층(AL)이 형성된다. 상기 반도체층(AL)은 상기 게이트 전극(GE) 상부에 위치한다.

도 6d를 참조하면, 상기 게이트 절연막(120) 및 상기 반도체층(AL) 상에는 제2 금속막이 형성되고, 상기 제2 금속막을 패터닝하여 소오스 전극(SE), 드레인 전극(DE), 상기 제1 및 제2 데이터 라인(Dj-1, Dj)을 형성한다. 상기 제2 금속막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어질 수 있다.

상기 제1 및 제2 데이터 라인(Dj-1, Dj) 중 상기 게이트 전극(GE)과 마주하는 부분은 상기 소오스 전극(SE)으로 정의된다. 또한, 상기 드레인 전극(DE)은 상기 게이트 전극(GE) 상부에서 상기 소오스 전극(SE)과 소정 간격 이격되어 위치한다. 이로써, 상기 박막 트랜지스터(Tr)가 완성된다.

도 6e에 도시된 바와 같이, 상기 박막 트랜지스터(Tr)는 제1 보호막(130)에 의해서 커버된다. 상기 제1 보호막(130)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)과 같은 무기 절연 물질로 이루어질 수 있다. 또한, 상기 제1 보호막(130)은 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx) 중 어느 하나로 이루어진 단일막으로 이루어질 수 있고, 다른 실시예로 상부막 및 하부막이 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)로 각각 이루어진 이중막 구조를 가질 수 있다.

상기 제1 보호막(130) 위로는 아크릴계 수지로 이루어진 유기 절연막(140)이 적층된다. 본 발명의 다른 실시예로, 상기 유기 절연막(140) 대신에 컬러 필터층이 형성될 수 있다. 이 경우, 상기 제2 기판(200)에 위치하는 상기 컬러 필터층(230)은 생략될 것이다.

도 6f를 참조하면, 상기 유기 절연막(140) 상에는 제1 투명 도전막이 형성된다. 상기 제1 투명 도전막은 인듐 틴 옥사이드(Indium Tin Oxide)과 같은 투명 도전 물질로 이루어질 수 있다. 상기 제1 투명 도전막을 패터닝하여 상기 유기 절연막(140) 상에 상기 기준 전극(CE)을 형성한다. 특히, 상기 기준 전극(CE)은 상기 주변 영역(PA)에서 상기 기준 전압 공급 라인(VSL)에 인접하여 구비될 수 있다.

이후, 도 6g를 참조하면, 상기 기준 전극(CE)은 상기 제2 보호막(150)에 의해서 커버된다. 상기 제2 보호막(150)은 실리콘 질화물 또는 실리콘 산화물과 같은 무기 절연 물질로 이루어질 수 있다.

도 6h를 참조하면, 상기 제2 보호막(150) 상에는 제2 투명 도전막이 형성된다. 상기 제2 투명 도전막은 인듐 틴 옥사이드와 같은 투명 도전 물질로 이루어질 수 있다. 상기 제2 투명 도전막을 패터닝하여 상기 제2 보호막(150) 상에 상기 제1 전극 패턴(171)을 형성한다. 도 6h에 도시된 바와 같이, 패터닝 공정을 통해 상기 제1 전극 패턴(171)에는 상기 제2 보호막(150)을 노출시키는 제1 개구부(171a), 제2 개구부(171b), 제3 개구부(171c)가 형성된다.

이후, 도 6i에 도시된 바와 같이, 상기 제1 전극 패턴(171)을 하드 마스크(hard mask)로 하여 상기 제1 내지 제3 개구부(171a, 171b, 171c)에 대응하는 상기 제2 보호막(150), 유기 절연막(140), 제1 보호막(130) 및 게이트 절연막(120)의 일부 영역을 건식 식각한다. 따라서, 상기 표시 영역(DA)의 각 화소(PX)에는 상기 제1 개구부(171a)에 대응하는 위치에서 상기 드레인 전극(DE)을 노출시키는 상기 콘택홀(CNT)이 형성되고, 상기 주변 영역(PA)에는 상기 제2 개구부(171b)에 대응하는 위치에서 상기 기준 전극(CE)을 노출시키는 제1 비아홀(C1) 및 상기 제3 개구부(171c)에 대응하는 위치에서 상기 기준 전압 공급 라인(VSL)을 노출시키는 제2 비아홀(C2)이 형성된다.

이처럼 상기 제1 전극 패턴(171)을 마스크로 하여 상기 건식 식각을 통해 상기 유기 절연막(140)을 패터닝함으로써, 상기 콘택홀(CNT)의 직경을 미세하게 제어할 수 있다. 즉, 상기 콘택홀(CNT)의 사이즈가 증가할수록 개구율이 저하되므로, 상기 콘택홀(CNT)의 사이즈를 감소시킴으로써, 상기 액정 표시 장치(1000)의 개구율이 증가되고, 그 결과 상기 액정 표시 장치(1000)의 투과율이 전체적으로 향상될 수 있다.

도 6j를 참조하면, 상기 제1 전극 패턴(171), 상기 콘택홀(CNT)에 의해서 노출된 상기 드레인 전극(DE), 상기 제1 비아홀(C1)을 통해서 노출된 상기 기준 전극(CE) 및 상기 제2 비아홀(C2)을 통해서 노출된 상기 기준 전압 공급 라인(VSL)은 제3 투명 도전막(172)에 의해서 커버된다. 상기 제3 투명 도전막(173)은 인듐 틴 옥사이드와 같은 투명 도전 물질로 이루어질 수 있다.

도 6k에 도시된 바와 같이, 상기 제1 전극 패턴(171) 및 상기 제2 투명 도전막(172)을 동시에 패터닝하여 상기 표시 영역(DA)에 상기 화소 전극(PE)을 형성하고, 상기 주변 영역(PA)에 브릿지 전극(BE)을 형성한다.

구체적으로, 상기 화소 전극(PE)은 상기 제2 보호막(150) 상에서 이중막 구조를 갖는다. 구체적으로, 상기 화소 전극(PE)은 상기 제2 보호막(150) 상에 구비된 제1 화소 전극(161) 및 상기 제1 화소 전극(161) 상에 구비된 제2 화소 전극(162)을 포함한다.

도 6k를 참조하면, 상기 화소 전극(PE)은 상기 제2 화소 전극(162)이 상기 콘택홀(CNT)을 통해 상기 드레인 전극(DE)과 직접적으로 콘택되는 것에 의해서 상기 드레인 전극(DE)과 전기적으로 연결된다.

이처럼, 상기 화소 전극(PE)이 상기 콘택홀(CNT)이 형성된 영역을 제외한 영역에서 이중막 구조로 이루어짐으로써, 상기 회소 전극(PE)의 전도성을 향상시킬 수 있다.

또한, 상기 콘택홀(CNT)을 형성하기 위한 식각 마스크로 사용된 상기 제1 전극 패턴(171)이 이처럼 상기 화소 전극(PE)의 하부막으로 사용됨에 따라서 상기 식각 마스크를 제거하는 공정이 불필요하게 되어 상기 제1 기판(100)의 제조 공정 수를 감소시킬 수 있다.

도 6k에 도시된 바와 같이, 상기 주변 영역(PE)에는 상기 기준 전극(CE)과 상기 기준 전압 공급 라인(VSL)을 전기적으로 연결시키기 위한 상기 브릿지 전극(BE)이 형성된다. 상기 브릿지 전극(BE)은 상기 화소 전극(PE)과 유사하게 이중막 구조를 갖는다. 다만 상기 브릿지 전극(BE)은 상기 제1 및 제2 비아홀(C1, C2)이 형성된 영역에서 단일막 구조를 갖는다.

즉, 상기 브릿지 전극(BE)은 상기 제2 보호막(150) 상에서 이중막 구조를 갖는다. 구체적으로, 상기 브릿지 전극(BE)은 상기 제2 보호막(150) 상에 구비된 제1 브릿지 전극(163) 및 상기 제1 브릿지 전극(163) 상에 구비된 제2 브릿지 전극(164)을 포함한다. 상기 브릿지 전극(BE)은 상기 제2 브릿지 전극(164)이 상기 제1 및 제2 비아홀(C1, C2)을 통해 상기 기준 전극(CE) 및 상기 기준 전압 공급 라인(VSL)과 각각 직접적으로 콘택되는 것에 의해서 상기 기준 전극(CE)을 상기 기준 전압 공급 라인(VSL)에 전기적으로 연결시킨다.

도면에 도시하지는 않았으나, 상기 데이터 라인들(D1~Dm) 및 게이트 라인들(G1~Gn)의 일 단부로부터 연장된 패드들이 형성된 주변 영역에서 상기 유기 절연막(140)은 제거될 수 있다.

도 7은 본 발명의 다른 실시예에 따른 액정표시패널의 평면도이고, 도 8은 도 7에 도시된 절단선 Ⅲ-Ⅲ`에 따른 단면도이다. 도 7 및 도 8의 액정표시패널은 상기 기준 전극(CE)이 상기 제2 기판(200) 상에 구비되고 상기 화소 전극(PE)이 상기 제1 기판(100) 상에 구비되어 수직 전계 모드로 동작하는 구조를 갖는다. 설명의 편의를 위하여, 도 7 및 도 8에서는 상기 제1 기판(100)의 평면도 및 단면도를 나타내었다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 제1 기판(100)은 투명한 유리 또는 플라스틱 따위로 만들어진 제1 절연 기판(110), 및 상기 제1 절연 기판(110) 상에 구비된 제1 게이트 라인(Gi-1), 제2 게이트 라인(Gi), 제1 데이터 라인(Dj-1) 및 제2 데이터 라인(Dj)을 포함한다.

상기 유기 절연막(140) 위로는 상기 화소 전극(PE)이 형성된다. 상기 화소 전극(PE)은 상기 유기 절연막(140) 상에서 이중막 구조를 갖는다. 구체적으로, 상기 화소 전극(PE)은 상기 유기 절연막(140) 상에 구비된 제1 화소 전극(181) 및 상기 제1 화소 전극(181) 상에 구비된 제2 화소 전극(182)을 포함한다.

도 8에 도시된 바와 같이, 상기 화소 전극(PE)은 상기 제2 화소 전극(182)이 상기 콘택홀(CNT)을 통해 상기 드레인 전극(DE)과 직접적으로 콘택되는 것에 의해서 상기 드레인 전극(DE)과 전기적으로 연결된다.

또한, 상기 제1 화소 전극(182)은 상기 콘택홀(CNT)을 형성하기 위한 식각 마스크로 사용되면서 상기 화소 전극(PE)의 하부막으로 잔류하기 때문에 상기 식각 마스크를 제거하는 공정이 불필요하게 되어 상기 제1 기판(100)의 제조 공정 수를 감소시킬 수 있다.

이처럼, 수직 전계 모드로 동작하는 액정 표시 장치(1000)에서도 상기 제1 화소 전극(181)을 이용한 건식 식각 공정을 통해서 상기 콘택홀(CNT)의 사이즈를 감소시킬 수 있고, 상기 화소 전극(PE)의 전기 전도율을 향상시킬 수 있습니다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 제1 기판 120: 게이트 절연막
130: 제1 보호막 140: 유기 절연막
150: 제2 보호막 200: 제2 기판
300: 영상 표시부 400: 게이트 구동부
500: 데이터 구동부 600: 타이밍 컨트롤러
700: 기준 전압 발생부 1000: 액정 표시 장치

Claims

복수의 화소를 갖는 제1 기판;
상기 제1 기판과 마주하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함하고,
각 화소는,
제1 절연 기판 상에 구비된 박막 트랜지스터;
상기 박막 트랜지스터를 커버하는 절연막; 및
상기 절연막 상에 구비된 화소 전극을 포함하며,
상기 절연막에는 상기 박막 트랜지스터의 출력 전극을 노출시키는 콘택홀이 형성되고, 상기 화소 전극은 상기 콘택홀을 통해 상기 출력 전극과 전기적으로 연결되며, 상기 화소 전극은 상기 콘택홀이 형성된 영역에서 단일막 구조를 갖고, 상기 절연막 상에서 이중막 구조를 갖는 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 화소 전극은,
상기 콘택홀이 형성된 영역에 대응하여 개구부가 형성된 제1 화소 전극; 및
상기 제1 화소 전극 상에 구비되고, 상기 콘택홀을 통해 상기 출력 전극과 전기적으로 연결된 제2 화소 전극을 포함하는 것을 특징으로 하는 액정 표시 장치.
제2항에 있어서, 상기 제1 및 제2 화소 전극은 투명성 도전 물질로 이루어진 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 절연막은 유기 절연막으로 이루어진 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 절연막은 컬러 필터를 포함하는 컬러 필터층으로 이루어진 것을 특징으로 하는 액정 표시 장치.
복수의 화소를 갖는 제1 기판;
상기 제1 기판과 마주하는 제2 기판; 및
상기 제2 기판과 상기 제2 기판 사이에 개재된 액정층을 포함하고,
각 화소는,
제1 절연 기판 상에 구비된 박막 트랜지스터;
상기 박막 트랜지스터를 커버하는 제1 보호막;
상기 제1 보호막 상에 구비된 절연막;
상기 절연막 상에 구비된 기준 전극;
상기 제1 전극을 커버하는 제2 보호막; 및
상기 제2 보호막 상에 구비된 화소 전극을 포함하며,
상기 제1 보호막, 상기 절연막 및 상기 제2 보호막에는 상기 박막 트랜지스터의 출력 전극을 노출시키는 콘택홀이 형성되고, 상기 화소 전극은 상기 콘택홀을 통해 상기 출력 전극과 전기적으로 연결되며, 상기 화소 전극은 상기 콘택홀이 형성된 영역에서 단일막 구조를 갖고, 상기 제2 보호막 상에서 이중막 구조를 갖는 것을 특징으로 하는 액정 표시 장치.
제6항에 있어서, 상기 화소 전극은,
상기 콘택홀이 형성된 영역에 대응하여 개구부가 형성된 제1 화소 전극; 및
상기 제1 화소 전극 상에 구비되고, 상기 콘택홀을 통해 상기 출력 전극과 전기적으로 연결된 제2 화소 전극을 포함하는 것을 특징으로 하는 액정 표시 장치.
제7항에 있어서, 상기 제1 및 제2 화소 전극은 투명성 도전 물질로 이루어진 것을 특징으로 하는 액정 표시 장치.
제6항에 있어서, 상기 기준 전극은 기준 전압을 수신하는 것을 특징으로 하는 액정 표시 장치.
복수의 화소를 갖는 제1 기판을 제조하는 단계;
상기 제1 기판과 마주하는 제2 기판을 제조하는 단계; 및
상기 제2 기판과 상기 제2 기판 사이에 액정층을 개재하는 단계를 포함하고,
상기 제1 기판을 제조하는 단계는,
제1 절연 기판 상에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터를 커버하는 절연막을 형성하는 단계;
상기 절연막 상에 개구부가 형성된 제1 화소 전극을 형성하는 단계;
상기 제1 화소 전극을 식각 마스크로하여 상기 절연막을 식각하여 상기 개구부에 대응하는 콘택홀을 형성하는 단계; 및
상기 제1 화소 전극 상에 상기 콘택홀을 통해 상기 박막 트랜지스터의 출력 전극과 전기적으로 연결되는 제2 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제10항에 있어서, 상기 콘택홀은 건식 식각 공정을 통해 형성되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제11항에 있어서, 상기 제1 및 제2 화소 전극은 투명성 도전 물질로 이루어진 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제10항에 있어서, 상기 절연막은 적어도 유기 절연막을 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
복수의 화소를 갖는 제1 기판을 제조하는 단계;
상기 제1 기판과 마주하는 제2 기판을 제조하는 단계; 및
상기 제2 기판과 상기 제2 기판 사이에 액정층을 개재하는 단계를 포함하고,
상기 제1 기판을 제조하는 단계는,
제1 절연 기판 상에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터를 커버하는 제1 보호막을 형성하는 단계;
상기 제1 보호막 상에 절연막을 형성하는 단계;
상기 절연막 상에 기준 전극을 형성하는 단계;
상기 기준 전극을 커버하는 제2 보호막을 형성하는 단계;
상기 제2 보호막 상에 개구부가 형성된 제1 화소 전극을 형성하는 단계,
상기 제1 화소 전극을 마스크로하여 상기 제2 보호막, 상기 절연막 및 상기 제1 보호막을 식각하여 상기 개구부에 대응하는 콘택홀을 형성하는 단계; 및
상기 제1 화소 전극 상에 상기 콘택홀을 통해 상기 박막 트랜지스터의 출력 전극과 전기적으로 연결되는 제2 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제14항에 있어서, 상기 콘택홀은 건식 식각 공정을 통해 형성되는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제15항에 있어서, 상기 제1 및 제2 화소 전극은 투명성 도전 물질로 이루어진 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제14항에 있어서, 상기 절연막은 적어도 유기 절연막을 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.