KR20130114998A

KR20130114998A - 액정 표시 장치 및 이의 제조 방법

Info

Publication number: KR20130114998A
Application number: KR1020120037507A
Authority: KR
Inventors: 김창옥; 유형석; 남지은; 서기성; 안재설; 안태영; 조정연
Original assignee: 삼성디스플레이 주식회사
Priority date: 2012-04-10
Filing date: 2012-04-10
Publication date: 2013-10-21
Also published as: US20130264571A1; CN103365008B; US8686427B2; CN103365008A

Abstract

액정 표시 장치는 복수의 화소를 갖는 제1 기판, 제1 기판과 마주하는 제2 기판, 및 제1 기판과 제2 기판 사이에 개재된 액정층을 포함한다. 각 화소는 제1 절연기판 상에 구비된 박막 트랜지스터, 박막 트랜지스터를 커버하고, SiOC 막을 포함하는 제1 보호막, 제1 보호막 상에 구비된 제1 전극, 제1 전극을 커버하는 제2 보호막, 및 제2 보호막 상에 구비된 제2 전극을 포함한다. 제1 보호막이 SiOC 막을 포함하므로, 공통 전극과 공통 전극의 하부에 구비되는 신호 배선들 사이의 이격 거리를 충분히 확보할 수 있어 신호 간섭을 감소시킬 수 있다. 또한, SiOC 막은 유기막에 비하여 내열성이 우수하여 잔상 등에 의한 표시 품질 저하 문제를 해소할 수 있다.

Description

액정 표시 장치 및 이의 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 액정 표시 장치 및 이의 제조 방법에 관한 것으로, 좀더 상세하게는 PLS(Plane to Line Switching) 모드 액정 표시 장치 및 이의 제조 방법에 관한 것이다.

액정 표시 장치는 액정층을 이용하여 영상을 표시하는 평판 표시 장치이다. 액정 표시 장치는 액정층을 구동하는 방법에 따라 IPS(In Plane Switching) 모드, VA(Vertical Alignment) 모드, 또는 PLS(Plane to Line Switching) 모드 액정 표시 장치 등으로 구분된다.

특히, PLS 모드 액정 표시 장치는 수평 전계 및 수직 전계를 이용하여 액정층을 구동하여 영상을 표시한다. PLS 모드 구동에서, 액정층의 액정 분자들은 강한 프린지(fringe) 전계에 의해 전극 위 영역에서 기판에 거의 평행하게 회전한다.

본 발명의 목적은 신호 간섭을 감소시키면서 잔상을 제거할 수 있는 액정 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기한 액정 표시 장치를 제조하는 방법을 제공하는 것이다.

본 발명의 일 측면에 따른 액정 표시 장치는 복수의 화소를 갖는 제1 기판; 상기 제1 기판과 마주하는 제2 기판; 및 상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함한다.

각 화소는 제1 절연기판 상에 구비된 박막 트랜지스터; 상기 박막 트랜지스터를 커버하고, SiOC 막을 포함하는 제1 보호막; 상기 제1 보호막 상에 구비된 제1 전극; 상기 제1 전극을 커버하는 제2 보호막; 및 상기 제2 보호막 상에 구비된 제2 전극을 포함한다.

본 발명의 다른 측면에 따른 액정 표시 장치는 복수의 화소를 갖는 제1 기판; 상기 제1 기판과 마주하는 제2 기판; 및 상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함한다.

상기 제1 기판을 형성하는 단계는, 제1 절연기판 상에 박막 트랜지스터를 형성하는 단계; 상기 박막 트랜지스터를 커버하고, SiOC 막을 포함하는 제1 보호막을 형성하는 단계; 상기 제1 보호막 상에 제1 전극을 형성하는 단계; 상기 제1 전극을 커버하는 제2 보호막을 형성하는 단계; 및 상기 제2 보호막 상에 제2 전극을 형성하는 단계를 포함한다.

이와 같은 액정 표시 장치 및 이의 제조 방법에 따르면, 제1 보호막이 2㎛ 이상의 두께를 갖는 SiOC 막을 포함하므로, 공통 전극과 상기 공통 전극 하부에 구비되는 신호 배선들 사이의 이격 거리를 충분히 확보할 수 있어 신호 간섭을 감소시킬 수 있다.

또한, SiOC 막은 유기막에 비하여 내열성이 우수하여, 막질 개선을 위하여 고온 공정을 진행할 수 있고, 그 결과 잔상 등에 의한 표시 품질 저하 문제를 해소할 수 있다.

도 1은 본 발명의 일 실시예에 따른 PLS 모드 액정 표시 장치의 블록도이다.
도 2는 도 1에 도시된 화소에 대한 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 액정표시패널의 평면도이다.
도 4는 도 3에 도시된 절단선 I-I`에 따라 절단한 단면도이다.
도 5a 내지 도 5d는 제1 기판의 제조 과정을 나타낸 평면도들이다.
도 6a 내지 도 6k는 제1 기판의 제조 과정을 나타낸 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 액정표시패널의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 액정표시패널의 단면도이다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

상술한 본 발명이 해결하고자 하는 과제, 과제 해결 수단, 및 효과는 첨부된 도면과 관련된 실시 예들을 통해서 용이하게 이해될 것이다. 각 도면은 명확한 설명을 위해 일부가 간략하거나 과장되게 표현되었다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 부호를 가지도록 도시되었음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 도 1에 도시된 화소에 대한 등가 회로도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치(1000)는 영상을 표시하는 영상 표시부(300), 영상 표시부(300)를 구동하는 게이트 구동부(400) 및 데이터 구동부(500), 상기 게이트 구동부(400)와 상기 데이터 구동부(500)의 구동을 제어하는 타이밍 컨트롤러(600)를 포함한다.

상기 영상 표시부(300)는 다수의 게이트 라인(G1~Gn), 다수의 데이터 라인(D1~Dm) 및 다수의 화소(PX)를 포함한다. 도 2에 도시한 바와 같이, 상기 영상 표시부(300)는 제1 기판(100), 상기 제1 기판(100)과 마주하는 제2 기판(200), 및 상기 제1 기판(100)과 제2 기판(200) 사이에 개재된 액정층(250)으로 이루어진 액정표시패널을 포함할 수 있다.

상기 다수의 게이트 라인(G1~Gn)과 상기 다수의 데이터 라인(D1~Dm)은 상기 제1 기판(100) 상에 구비된다. 상기 다수의 게이트 라인(G1~Gn)은 행 방향으로 연장되고 서로 평행하게 열 방향으로 배열된다. 상기 다수의 데이터 라인(D1~Dm)은 열 방향으로 연장되고, 서로 평행하게 행 방향으로 배열된다.

상기 다수의 화소 각각, 예를 들면 i번째(i는 1 이상의 정수) 게이트 라인(Gi)과 j번째(j는 1이상의 정수) 데이터 라인(Dj)에 연결된 화소는 박막 트랜지스터(Tr), 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 포함한다.

상기 박막 트랜지스터(Tr)는 상기 i번째 게이트 라인(Gi)에 연결된 게이트 전극, 상기 j번째 데이터 라인(Dj)에 연결된 소오스 전극, 및 상기 액정 커패시터(Clc)와 상기 스토리지 커패시터(Cst)에 연결된 드레인 전극을 구비한다.

상기 액정 커패시터(Clc)는 상기 제1 기판(100)에 구비된 화소 전극(PE)과 공통 전극(CE)을 두 단자로 하며, 상기 액정층(250)은 유전체 역할을 수행한다. 상기 화소 전극(PE)은 상기 박막 트랜지스터(Tr)의 드레인 전극과 전기적으로 연결되며, 상기 공통 전극(CE)은 기준 전압(Vcom)을 수신한다.

한편, 상기 각 화소(PX)는 상기 화소 전극(191)에 대응하는 상기 제2 기판(200)의 영역에 구비되어 기본색 중 하나를 나타내는 컬러 필터(230)를 포함한다. 도 2와는 달리, 상기 컬러 필터(230)는 상기 제1 기판(100)에 제공되는 상기 화소 전극(PE)의 상부 또는 하부에 형성될 수도 있다.

다시, 도 1을 참고하면, 상기 타이밍 컨트롤러(600)는 상기 액정 표시 장치(1000)의 외부로부터 다수의 영상신호(RGB) 및 다수의 제어신호(CS)를 수신한다. 상기 타이밍 컨트롤러(600)는 상기 데이터 구동부(500)와의 인터페이스 사양에 맞도록 상기 영상신호들(RGB)의 데이터 포맷을 변환하고, 변환된 영상신호들(R'G'B')을 상기 데이터 구동부(500)로 제공한다. 또한, 상기 타이밍 컨트롤러(600)는 상기 다수의 제어신호(CS)에 근거하여 데이터 제어신호D-CS, 예를 들어, 출력개시신호, 수평개시신호 등) 및 게이트 제어신호(G-CS, 예를 들어, 수직개시신호, 수직클럭신호, 및 수직클럭바신호)를 생성한다. 상기 데이터 제어신호(D-CS)는 상기 데이터 구동부(500)로 제공되고, 상기 게이트 제어신호(G-CS)는 상기 게이트 구동부(400)로 제공된다.

상기 게이트 구동부(400)는 상기 타이밍 컨트롤러(600)로부터 제공되는 상기 게이트 제어신호(G-CS)에 응답해서 게이트 신호를 순차적으로 출력한다. 따라서, 상기 다수의 화소(PX)는 상기 게이트 신호에 의해서 행 단위로 순차적으로 스캐닝될 수 있다.

상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(600)로부터 제공되는 상기 데이터 제어신호(D-CS)에 응답해서 상기 영상신호들(R'G'B')을 데이터 전압들로 변환하여 출력한다. 상기 출력된 데이터 전압들은 상기 영상 표시부(300)로 인가된다.

따라서, 각 화소(PX)는 상기 게이트 신호에 의해서 턴-온되고, 턴-온된 상기 화소(PX)는 상기 데이터 구동부(500)로부터 해당 데이터 전압을 수신하여 원하는 계조의 영상을 표시한다.

도 3은 본 발명의 일 실시예에 따른 액정표시패널의 평면도이고, 도 4는 도 3에 도시된 절단선 I-I`에 따라 절단한 단면도이다.

도 3 및 도 4를 참조하면, 상기 영상 표시부(300)에 포함되는 상기 액정표시패널은 상기 제1 기판(100), 상기 제1 기판(100)과 마주하는 제2 기판(200), 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 개재된 액정층(250)을 포함한다.

상기 제1 기판(100)은 투명한 유리 또는 플라스틱 따위로 만들어진 제1 절연 기판(110), 및 상기 제1 절연 기판(110) 상에 구비된 제1 게이트 라인(Gi-1), 제2 게이트 라인(Gi), 제1 데이터 라인(Dj-1) 및 제2 데이터 라인(Dj)을 포함한다.

상기 제1 및 제2 게이트 라인(Gi-1, Gi)은 제1 방향(A1)으로 연장되고, 상기 제1 방향(A1)과 직교하는 제2 방향(A2)으로 소정 간격 이격하여 배치된다. 상기 제1 및 제2 데이터 라인(Dj-1, Dj)은 상기 제2 방향(A2)으로 연장되고, 상기 제1 방향(A1)으로 소정 간격 이격하여 배치된다.

상기 제1 및 제2 게이트 라인(Gi-1, Gi)은 상기 제1 및 제2 데이터 라인(Dj-1, Dj)과 게이트 절연막(120)에 의해서 전기적으로 절연될 수 있다. 또한, 상기 제1 및 제2 데이터 라인(Dj-1, Dj)은 제1 보호막(130)에 의해서 커버될 수 있다. 본 발명의 일 예로, 상기 제1 보호막(130)은 적어도 실리콘 옥시 탄화물(silicon oxycarbide; 이하, SiOC) 막을 포함할 수 있다.

도 3에 도시된 바와 같이, 상기 제1 및 제2 데이터 라인(Dj-1, Dj) 각각은 상기 제1 및 제2 게이트 라인(Gi-1, Gi) 사이의 이격 거리의 중심 지점을 관통하는 중심선(CL)을 기준으로 대칭되게 절곡된 형상을 갖는다. 상기 제1 및 제2 데이터 라인(Dj-1, Dj) 각각이 절곡되는 방향은 한 행 단위로 반대 방향으로 전환될 수 있다.

한편, 상기 제1 기판(100)은 상기 제1 절연 기판(110) 상에 상기 제1 게이트 라인(Gi-1)과 평행하게 구비된 제1 스토리지 라인(Si-1) 및 상기 제2 게이트 라인(Gi)과 평행하게 구비된 제2 스토리지 라인(Si)을 더 구비한다.

상기 제1 절연 기판(110) 상에는 상기 박막 트랜지스터(Tr), 화소 전극(PE) 및 공통 전극(CE)이 더 구비된다. 구체적으로, 상기 박막 트랜지스터(Tr)는 상기 제2 게이트 라인(Gi)으로부터 분기된 게이트 전극(GE)), 상기 제2 데이터 라인(Dj)의 일 부분으로 이루어진 소오스 전극(SE) 및 상기 게이트 전극(GE) 상에서 상기 소오스 전극(SE)과 소정 간격 이격하여 배치되는 드레인 전극(DE)을 포함한다. 상기 드레인 전극(DE)은 상기 화소 전극(PE)과 전기적으로 연결된다.

본 발명의 일 예로, 상기 화소 전극(PE)은 다수의 가지 전극(PE1), 상기 다수의 가지 전극(PE1)의 제1 단부들을 서로 연결하는 제1 연결부(PE2), 및 상기 다수의 가지 전극(PE1)의 제2 단부들을 서로 연결하는 제2 연결부(PE3)를 포함한다. 상기 다수의 가지 전극(PE1)은 상기 제1 및 제2 데이터 라인(DL1, DL2) 사이의 공간에서 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다. 또한, 상기 다수의 가지 전극(PE1) 각각은 상기 중심선(CL)을 기준으로 대칭되게 절곡된 형상을 갖는다.

상기 중심선(CL)에 대해서 상기 다수의 가지 전극(PE1) 각각이 기울어진 각도는 상기 중심선(CL)에 대해서 상기 제1 및 제2 데이터 라인(Dj-1, Dj) 각각이 기울어진 각도와 동일하다.

상기 공통 전극(CE)은 상기 화소 전극(PE)의 상부 또는 하부에 구비되며, 상기 제1 및 제2 게이트 라인(Gi-1, Gi), 제1 및 제2 데이터 라인(Dj-1, Dj)에 의해서 정의된 화소 영역에 대응하는 크기로 형성될 수 있다. 도 4에 도시된 바와 같이, 상기 공통 전극(CE)은 상기 화소 전극(PE)의 하부에 구비된다. 그러나, 상기 공통 전극(CE)의 위치는 여기에 한정되지 않고, 상기 화소 전극(PE)의 상부에 위치할 수도 있다. 또한, 상기 공통 전극(CE)은 제2 보호막(140)을 사이에 두고 상기 화소 전극(PE)과 마주한다.

한편, 본 발명의 일 예로, 상기 제1 스토리지 라인(Si-1)으로부터 연장된 스토리지 전극(TE)은 상기 공통 전극(CE)과 전기적으로 연결될 수 있다. 따라서, 상기 공통 전극(CE)은 상기 제1 스토리지 라인(Si-1)으로 인가된 스토리지 전압을 상기 기준 전압(Vcom, 도 2에 도시됨)으로써 수신할 수 있다.

상기 제2 기판(200)은 투명한 유리 또는 플라스틱 따위로 만들어진 제2 절연 기판(210), 상기 제2 절연 기판(210) 상에 구비된 다수의 컬러 필터(230), 및 서로 인접하는 컬러 필터(230) 사이의 영역에 구비된 블랙 매트릭스(220)를 포함한다. 상기 제2 기판(200)은 상기 제1 기판(100)과 대향하여 결합하고, 상기 제1 및 제2 기판(100, 200) 사이에는 액정층(250)이 개재된다.

상기 화소(PX)에 상기 제2 게이트 라인(Gi)을 통해 상기 게이트 신호가 인가되면, 상기 게이트 신호에 응답하여 상기 박막 트랜지스터(Tr)가 턴-온된다. 상기 제2 데이터 라인(Dj)으로 인가된 데이터 전압은 상기 턴-온된 박막 트랜지스터(Tr)의 상기 드레인 전극(DE)으로 출력되어 상기 화소 전극(PE)으로 인가된다.

상기 데이터 전압을 수신한 상기 화소 전극(PE)은 상기 기준 전압(Vcom)을 수신하는 상기 공통 전극(CE)과 함께 전기장을 생성함으로써, 상기 화소 전극(PE)과 상기 공통 전극(CE) 위에 위치하는 상기 액정층(250)의 액정 분자의 방향을 결정한다. 이와 같이 결정된 액정 분자의 방향에 따라 액정층을 통과하는 빛의 편광이 변화된다.

상기 화소 전극(PE)과 상기 공통 전극(CE)은 상기 액정층(250)을 유전체로 액정 커패시터(Clc, 도 1에 도시됨)를 이루어 상기 박막 트랜지스터(Tr)가 턴-오프된 후에도 인가된 전압을 유지한다. 또한, 상기 제1 스토리지 라인(Si-1)은 상기 화소 전극(PE) 및 상기 공통 전극(CE)과 중첩되게 형성된다. 따라서, 상기 제1 스토리지 라인(Si-1)은 상기 게이트 절연막(120), 상기 제1 및 제2 보호막(130, 140)을 유전체로 상기 화소 전극(PE) 및 상기 공통 전극(CE)과 상기 스토리지 커패시터(Cst, 도 1에 도시됨)를 이루어 상기 액정 커패시터(Clc)의 전압 유지 능력을 강화시킨다.

도 5a 내지 도 5d는 제1 기판의 제조 과정을 나타낸 평면도들이다. 도 6a 내지 도 6k는 제1 기판의 제조 과정을 나타낸 단면도들이다.

도 5a 및 도 6a를 참조하면, 상기 제1 절연 기판(110) 상에는 제1 금속막이 형성되고, 상기 제1 금속막을 패터닝하여 상기 제1 및 제2 게이트 라인(Gi-1, Gi), 상기 제1 및 제2 스토리지 라인(Si-1, Si)이 형성된다. 상기 제1 금속막은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등으로 만들어질 수 있다. 도면에 도시하지는 않았으나, 상기 제1 금속막은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다.

상기 제1 및 제2 게이트 라인(Gi-1, Gi) 각각의 일부 영역은 연장되어 상기 게이트 전극(GE)으로 형성되고, 상기 제1 및 제2 스토리지 라인(Si-1, Si) 각각의 일부 영역은 연장되어 상기 스토리지 전극(TE)으로 형성된다.

도 6b에 도시된 바와 같이, 상기 제1 및 제2 게이트 라인(Gi-1, Gi), 상기 제1 및 제2 스토리지 라인(Si-1, Si)은 상기 게이트 절연막(120)에 의해서 커버된다. 상기 게이트 절연막(120)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)로 이루어질 수 있다.

상기 게이트 절연막(120) 위에는 수소화 비정질 실리콘(hydrogenated amorphous silicon) 또는 다결정 실리콘(polysilicon) 등으로 만들어진 반도체층(125)이 형성된다. 상기 반도체층(125)은 상기 게이트 전극(GE) 상부에 위치한다.

상기 반도체층(125) 상에는 제1 및 제2 저항성 접촉층(ohmic contact)(126, 127)이 형성된다. 상기 제1 및 제2 저항성 접촉층(126, 127)은 인(P)과 같은 n형 불순물이 고농도로 도핑된 n+ 수소화 비정질 실리콘 등으로 이루어지거나, 실리사이드(silicide)로 이루어질 수 있다. 상기 제1 및 제2 저항성 접촉층(126, 127)은 상기 반도체층(125) 상에서 서로 소정 간격 이격되어 위치한다.

도 5b 및 도 6c를 참조하면, 상기 게이트 절연막(120), 상기 제1 및 제2 저항성 접촉층(126, 127) 상에는 제2 금속막이 형성되고, 상기 제2 금속막을 패터닝하여 상기 제1 및 제2 데이터 라인(Dj-1, Dj)을 형성한다. 상기 제2 금속막은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 이루어질 수 있다.

상기 제1 및 제2 데이터 라인(Dj-1, Dj) 중 상기 게이트 전극(GE)과 마주하는 부분은 상기 소오스 전극(SE)으로 정의되며, 상기 제1 저항성 접촉층(126)과 접촉된다. 또한, 상기 드레인 전극(DE)은 상기 게이트 전극(GE) 상부에서 상기 소오스 전극(SE)과 소정 간격 이격되어 위치하고, 상기 제2 저항성 접촉층(127)과 접촉된다. 이로써, 상기 박막 트랜지스터(Tr)가 완성된다.

도 6d에 도시된 바와 같이, 상기 제1 및 제2 데이터 라인(Dj-1, Dj), 상기 소오스 및 드레인 전극(SE, DE)은 제1 보호막(130)에 의해서 커버된다. 상기 제1 보호막(130)은 순차적으로 적층된 버퍼막(131) 및 SiOC 막(132)을 포함할 수 있다. 구체적으로, 상기 버퍼막(131)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx)과 같은 무기 절연 물질로 이루어질 수 있다. 상기 SiOC 막(132)은 상기 버퍼막(131) 상에 구비된다.

상기 버퍼막(131) 및 상기 SiOC 막(132)은 서로 동일한 화학기상증착 공정을 통해서 증착될 수 있다. 또한, 상기 SiOC 막(132)은 화학기상증착 공정 시 최대 370℃ 온도까지 견딜 수 있다. 즉, 상기 SiOC 막(132)의 공정 온도는 유기 절연 물질에 비하여 상대적으로 높다. 상기 유기 절연 물질은 대략 220℃ 이하의 공정 온도를 갖는다. 본 발명의 일 예로, 상기 SiOC 막(132)을 형성하는 화학기상증착 공정은 270℃ 내지 370℃의 공정 온도에서 진행될 수 있다.

이처럼, SiOC 막은 유기막에 비하여 내열성이 우수하여, 막질 개선을 위하여 고온 공정을 진행할 수 있고, 그 결과 잔상 등에 의한 표시 품질 저하 문제를 해소할 수 있다.

또한, 상기 SiOC 막(132)은 1분에 대략 1000Å의 두께로 증착되는 무기 절연 물질들에 비하여 상대적으로 증착 속도가 높다. 즉, 상기 버퍼막(131)이 실리콘 질화물로 이루어진 경우, 화학기상증착 공정에서 2-3분의 공정 시간 동안 2000Å-5000Å의 두께로 증착되는 반면, 상기 SiOC 막(132)은 동일 공정 시간 동안 대략 2-3㎛의 두께로 증착될 수 있다. 상기 제1 보호막(130)을 2-3㎛ 이상의 두께로 형성하는데 있어서, 상기 제1 보호막(130)에 상기 SiOC 막(132)을 이용하는 것이 실리콘 질화물 또는 실리콘 산화물만을 이용하는 것보다 공정 시간의 단축 측면에서 유리하다.

또한, 상기 SiOC 막(132)은 공정 시 막이 받는 스트레스가 대략 15Mpa로 상기 유기 절연 물질(일반적으로, 유기 절연 물질은 수십Mpa의 스트레스를 받음)에 비해서 상대적으로 낮다. 따라서, 상기 SiOC 막(132)을 증착하는 공정 상에서 상기 SiOC 막(132)의 들뜸 현상 및 다른 막과의 결합력이 저하되는 현상 등을 방지할 수 있다. 또한, 상기 증착 공정을 통해 형성되는 상기 SiOC 막(132)의 두께 균일성은 6.2% 이상으로, 상기 유기 절연 물질로 형성되는 막의 두께 균일성(대략 3%)에 비하여 상대적으로 높다. 여기서, 상기 두께 균일성은 증착되는 막의 최대 두께에서 최소 두께를 뺀 값을 최대 두께와 최소 두께를 합한 값으로 나눈 값을 백분율로 나타낸 것이다.

상기 SiOC 막(132)은 공정 온도, 막 스트레스 및 두께 균일성 측면에서 상기 유기 절연 물질보다 유리하며, 다른 무기 절연 물질보다 짧은 공정 시간 동안 상기 유기 절연 물질에 상응하는 두께로 증착될 수 있다.

이처럼, 상기 제1 보호막(130)은 상기 SiOC 막(132)을 채용함으로써, 상기 제1 보호막(130)에 유기막을 채용하는 효과를 달성할 수 있다. 또한, 상기 SiOC 막(132)은 상기 유기막보다 막 스트레스가 상대적으로 낮고, 공정 온도 및 두께 균일성이 높기 때문에, 상기 유기막에 의해서 발생하던 잔상과 같은 표시 품질 등의 문제 등을 해소할 수 있다.

도 6e를 참조하면, 상기 제1 보호막(130) 상에는 감광성 수지(135)가 형성된다. 상기 감광성 수지(135)를 포토 리소그라피 공정을 통해서 패터닝하고, 패터닝된 감광성 수지를 이용하여 상기 제1 보호막(130)을 식각한다.

본 발명의 일 예로, 상기 감광성 수지(135)는 포지티브 타입으로 이루어질 수 있다. 구체적으로, 상기 감광성 수지(135) 상에는 상기 제1 보호막(130)이 제거될 위치에 대응하여 제1 및 제2 개구부(136a, 136b)가 제공된 제1 노광 마스크(136)가 구비된다. 상기 제1 노광 마스크(136)를 위치시킨 후 상기 감광성 수지(135)를 노광 및 현상하면, 상기 제1 보호막(130)의 식각할 위치를 노출시키는 감광성 수지 패턴이 형성된다. 상기 감광성 수지 패턴을 식각 마스크로하여 상기 제1 보호막(130)을 식각하면, 도 6f에 도시된 바와 같이, 상기 제1 보호막(130)에는 제1 및 제2 콘택홀(130a, 130b)이 형성된다.

구체적으로, 상기 제1 콘택홀(130a)은 상기 버퍼막(131) 및 상기 SiOC 막(132)이 제거되어 형성된 것으로, 상기 박막 트랜지스터(Tr)의 상기 드레인 전극(DE)을 노출시킨다. 상기 제2 콘택홀(130b)은 상기 게이트 절연막(120), 상기 버퍼막(131) 및 상기 SiOC 막(132)이 제거되어 형성된 것으로, 상기 스토리지 전극(TE)을 노출시킨다.

도 6e에서는 상기 감광성 수지(135)가 포지티브 타입인 경우를 예로 들어 설명하였으나, 상기 감광성 수지(135)는 네가티브 타입으로 이루어질 수 있다. 그러나, 상기 포지티브 타입 감광성 수지를 사용하여 상기 SiOC 막(132)을 패터닝할 경우, 상기 포지티브 타입 감광성 수지를 사용할 경우, 상기 제1 및 제2 콘택홀(130a, 130b)의 직경을 감소시킬 수 있다. 즉, 상기 제1 및 제2 콘택홀(130a, 130b)의 사이즈를 미세하게 제어할 수 있다. 이처럼, 상기 제1 및 제2 콘택홀(130a, 130b)의 사이즈가 감소되면, 상기 화소(PX)의 개구율이 증가되므로, 상기 액정 표시 장치(1000)의 전체적인 투과율이 향상될 수 있다.

도 5c 및 도 6g를 참조하면, 상기 제1 보호막(130) 상에는 제1 투명 도전막이 형성된다. 상기 제1 투명 도전막은 인듐 틴 옥사이드(Indium Tin Oxide)과 같은 투명 도전 물질로 이루어질 수 있다. 상기 제1 투명 도전막을 패터닝하여 상기 공통 전극(CE)을 형성한다. 상기 공통 전극(CE)은 상기 제2 콘택홀(130b)을 통해 상기 스토리지 전극(TE)에 전기적으로 연결된다. 따라서, 상기 공통 전극(CE)은 상기 스토리지 전극(TE)을 통해서 상기 스토리지 전압을 상기 기준 전압(Vcom, 도 2에 도시됨)으로써 수신할 수 있다.

이후, 도 6h를 참조하면, 상기 공통 전극(CE)은 상기 제2 보호막(140)에 의해서 커버된다. 상기 제2 보호막(140)은 실리콘 질화물 또는 실리콘 산화물과 같은 무기 절연 물질로 이루어지거나, SiOC 물질로 이루어질 수 있다.

도 6i를 참조하면, 상기 제2 보호막(140) 상에는 감광성 수지(143)가 형성된다. 상기 감광성 수지(143)를 포토 리소그라피 공정을 통해서 패터닝하고, 패터닝된 감광성 수지를 이용하여 상기 제2 보호막(140)을 식각한다.

상기 감광성 수지(143) 상에는 상기 제2 보호막(140)이 제거될 위치에 대응하여 제3 개구부(145a)가 제공된 제2 노광 마스크(145)가 구비된다. 상기 제2 노광 마스크(145)를 위치시킨 후 상기 감광성 수지(143)를 노광 및 현상하면, 상기 제2 보호막(140)의 식각할 위치를 노출시키는 감광성 수지 패턴이 형성된다. 상기 감광성 수지 패턴을 식각 마스크로하여 상기 제2 보호막(140)을 식각하면, 도 6j에 도시된 바와 같이, 상기 제2 보호막(140)에는 제3 콘택홀(140a)이 형성된다.

구체적으로, 상기 제3 콘택홀(140a)은 상기 제1 콘택홀(130a)이 형성된 영역에 대응하여 상기 제2 보호막(140)이 제거되어 형성된 것으로, 상기 박막 트랜지스터(Tr)의 상기 드레인 전극(DE)을 노출시킨다.

도 5d 및 도 6k를 참조하면, 상기 제2 보호막(140) 상에는 제2 투명 도전막이 형성된다. 상기 제2 투명 도전막은 인듐 틴 옥사이드와 같은 투명 도전 물질로 이루어질 수 있다. 상기 제2 투명 도전막을 패터닝하여 상기 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 상기 제1 및 제3 콘택홀(130a, 140a)을 통해 상기 박막 트랜지스터(Tr)의 상기 드레인 전극(DE)에 전기적으로 연결된다. 따라서, 상기 화소 전극(PE)은 상기 드레인 전극(DE)을 통해 상기 데이터 전압을 수신할 수 있다.

도 6k에 도시된 바와 같이, 상기 화소 전극(PE)은 다수의 가지 전극(PE1), 상기 다수의 가지 전극(PE1)의 제1 단부들을 서로 연결하는 제1 연결부(PE2), 및 상기 다수의 가지 전극(PE1)의 제2 단부들을 서로 연결하는 제2 연결부(PE3)를 포함한다. 상기 화소 전극(PE)의 구조에 대해서는 이미 도 3을 참조하여 구체적으로 설명하였으므로 생략한다.

도 7은 본 발명의 다른 실시예에 따른 액정표시패널의 단면도이다. 도 7의 액정표시패널은 도 4에 도시된 액정표시패널과 제1 보호막 구조만 다를 뿐 나머지 구조는 동일하다. 따라서, 도 7을 참조하여 제1 보호막의 구조만을 구체적으로 설명하고, 나머지 구성요소에 대한 설명은 생략하기로 한다.

도 7을 참조하면, 본 발명의 다른 실시예에 따른 액정표시패널(300)은 상기 게이트 절연막(120) 상에 구비되어 제1 및 제2 데이터 라인(Dj-1, Dj), 소오스 및 드레인 전극(SE, DE)을 커버하는 제1 보호막(130)을 포함한다.

상기 제1 보호막(130)은 순차적으로 적층된 SiOC 막(132) 및 캐핑막(133)을 포함한다. 상기 SiOC 막(132)은 2-3㎛ 이상의 두께를 가지며, 상기 캐핑막(133)은 상기 SiOC 막(132) 상에 구비되고, 상기 SiOC 막(132)보다 얇은 두께로 형성될 수 있다. 본 발명의 일 예로, 상기 캐핑막(133)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.

상기 제1 보호막(130) 상에는 상기 공통 전극(CE)이 형성된다. 상기 제1 보호막(130)은 상기 SiOC 막(132) 및 상기 캐핑막(133)에 의해서 상기 제1 및 제2 데이터 라인(Dj-1, Dj)과 상기 공통 전극(CE)을 충분히 이격시킴으로써, 상기 제1 및 제2 데이터 라인(Dj-1, Dj)과 상기 공통 전극(CE) 사이에서 신호 간섭이 발생하는 것을 감소시킬 수 있다.

도 8은 본 발명의 다른 실시예에 따른 액정표시패널의 단면도이다. 도 8의 액정표시패널은 도 4에 도시된 액정표시패널과 제1 보호막 구조만 다를 뿐 나머지 구조는 동일하다. 따라서, 도 8을 참조하여 제1 보호막의 구조만을 구체적으로 설명하고, 나머지 구성요소에 대한 설명은 생략하기로 한다.

도 8을 참조하면, 본 발명의 다른 실시예에 따른 액정표시패널(300)은 상기 게이트 절연막(120) 상에 구비되어 제1 및 제2 데이터 라인(Dj-1, Dj), 소오스 및 드레인 전극(SE, DE)을 커버하는 제1 보호막(130)을 포함한다.

상기 제1 보호막(130)은 순차적으로 적층된 버퍼막(131), SiOC 막(132) 및 캐핑막(133)을 포함한다. 상기 SiOC 막(132)은 2-3㎛ 이상의 두께를 가지며, 상기 버퍼막(131) 및 상기 캐핑막(133)은 상기 SiOC 막(132)보다 얇은 두께로 형성될 수 있다. 본 발명의 일 예로, 상기 버퍼막(131) 및 상기 캐핑막(133)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.

상기 제1 보호막(130) 상에는 상기 공통 전극(CE)이 형성된다. 상기 제1 보호막(130)은 상기 버퍼막(131), 상기 SiOC 막(132) 및 상기 캐핑막(133)에 의해서 상기 제1 및 제2 데이터 라인(Dj-1, Dj)과 상기 공통 전극(CE)을 충분히 이격시킴으로써, 상기 제1 및 제2 데이터 라인(Dj-1, Dj)과 상기 공통 전극(CE) 사이에서 신호 간섭이 발생하는 것을 감소시킬 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

1000: 액정 표시 장치 300: 영상 표시부
400: 게이트 구동부 500: 데이터 구동부
600: 타이밍 컨트롤러 100: 제1 기판
200: 제2 기판 250: 액정층
130: 제1 보호막 131: 버퍼막
132: SiOC 막 133: 캐핑막
140: 제2 보호막

Claims

복수의 화소를 갖는 제1 기판;
상기 제1 기판과 마주하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함하며,
각 화소는
제1 절연기판 상에 구비된 박막 트랜지스터;
상기 박막 트랜지스터를 커버하고, SiOC 막을 포함하는 제1 보호막;
상기 제1 보호막 상에 구비된 제1 전극;
상기 제1 전극을 커버하는 제2 보호막; 및
상기 제2 보호막 상에 구비된 제2 전극을 포함하는 액정 표시 장치.
제1항에 있어서, 상기 제1 보호막은 상기 SiOC 막을 커버하는 캐핑막을 더 포함하는 것을 특징으로 하는 액정 표시 장치.
제2항에 있어서, 상기 캐핑막은 실리콘 질화물 또는 실리콘 산화물로 이루어진 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 제1 보호막은 상기 박막 트랜지스터와 상기 SiOC막 사이에 개재된 버퍼막을 더 포함하는 것을 특징으로 하는 액정 표시 장치.
제4항에 있어서, 상기 제1 보호막은 상기 SiOC 막을 커버하는 캐핑막을 더 포함하는 것을 특징으로 하는 액정 표시 장치.
제5항에 있어서, 상기 버퍼막 및 상기 캐핑막은 실리콘 질화물 또는 실리콘 산화물로 이루어진 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 SiOC 막은 2㎛ 이상의 두께를 갖는 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 SiOC 막은 2.8 내지 3.0의 유전율을 갖는 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 제2 보호막은 실리콘 질화물 또는 실리콘 산화물로 이루어진 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 제1 및 제2 전극은 투명성 도전 물질로 이루어진 것을 특징으로 하는 액정 표시 장치.
제1항에 있어서, 상기 제1 기판은,
상기 제1 절연기판 상에 구비된 다수의 게이트 라인;
상기 다수의 게이트 라인과 절연되게 교차하는 다수의 데이터 라인; 및
상기 다수의 게이트 라인과 평행하게 연장된 다수의 스토리지 라인을 포함하는 것을 특징으로 하는 액정 표시 장치.
제11항에 있어서, 상기 박막 트랜지스터는 상기 게이트 라인들 중 대응하는 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인들 중 대응하는 데이터 라인으로부터 연장된 소오스 전극, 및 상기 제2 전극에 전기적으로 연결된 드레인 전극을 포함하고,
상기 각 화소는 상기 스토리지 라인들 중 대응하는 스토리지 라인으로부터 연장된 스토리지 전극을 더 포함하는 것을 특징으로 하는 액정 표시 장치.
제12항에 있어서, 상기 제1 전극은 상기 스토리지 전극에 전기적으로 연결되어 기준 전압을 수신하고, 상기 제2 전극은 상기 박막 트랜지스터의 드레인 전극에 전기적으로 연결되어 데이터 전압을 수신하는 것을 특징으로 하는 액정 표시 장치.
복수의 화소를 갖는 제1 기판;
상기 제1 기판과 마주하는 제2 기판; 및
상기 제1 기판과 상기 제2 기판 사이에 개재된 액정층을 포함하는 액정 표시 장치를 제조하는 방법에서,
상기 제1 기판을 형성하는 단계는,
제1 절연기판 상에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터를 커버하고, SiOC 막을 포함하는 제1 보호막을 형성하는 단계;
상기 제1 보호막 상에 제1 전극을 형성하는 단계;
상기 제1 전극을 커버하는 제2 보호막을 형성하는 단계; 및
상기 제2 보호막 상에 제2 전극을 형성하는 단계를 포함하는 액정 표시 장치의 제조방법.
제14항에 있어서, 상기 제1 보호막은 화학 기상 증착 공정을 통해 형성되고,
상기 증착 공정은 270℃ 내지 370℃의 온도에서 진행되는 것을 특징으로 하는 액정 표시 장치의 제조 방법
제14항에 있어서, 상기 제1 기판은,
상기 제1 절연기판 상에 구비된 다수의 게이트 라인;
상기 다수의 게이트 라인과 절연되게 교차하는 다수의 데이터 라인; 및
상기 다수의 게이트 라인과 평행하게 연장된 다수의 스토리지 라인을 더 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제16항에 있어서, 상기 박막 트랜지스터는 상기 게이트 라인들 중 대응하는 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인들 중 대응하는 데이터 라인으로부터 연장된 소오스 전극, 및 상기 제2 전극에 전기적으로 연결된 드레인 전극을 포함하고,
상기 각 화소는 상기 스토리지 라인들 중 대응하는 스토리지 라인으로부터 연장된 스토리지 전극을 더 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제17항에 있어서, 상기 제1 기판을 형성하는 단계는 상기 제1 보호막에 상기 드레인 전극을 노출시키는 제1 콘택홀 및 상기 스토리지 전극을 노출시키는 제2 콘택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제18항에 있어서, 상기 제1 및 제2 콘택홀을 형성하는 단계는,
상기 제1 보호막 상에 감광성 수지를 형성하는 단계;
상기 감광성 수지를 패터닝하는 단계;
상기 패터닝된 감광성 수지를 마스크로 하여 제1 보호막을 식각하여 상기 제1 및 제2 콘택홀을 형성하는 단계; 및
상기 감광성 수지를 제거하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
제19항에 있어서, 상기 감광성 수지는 포지티브 타입인 것을 특징으로 하는 액정 표시 장치의 제조 방법.