KR20110017785A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000010408 film Substances 0.000 claims abstract description 126
- 239000004065 semiconductor Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 230000001681 protective effect Effects 0.000 claims abstract description 8
- 229920002120 photoresistant polymer Polymers 0.000 claims description 71
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 32
- 239000002184 metal Substances 0.000 claims description 30
- 238000002161 passivation Methods 0.000 claims description 24
- 238000005530 etching Methods 0.000 claims description 22
- 239000012535 impurity Substances 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 claims description 12
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 claims description 8
- 239000004642 Polyimide Substances 0.000 claims description 8
- 229920001721 polyimide Polymers 0.000 claims description 8
- 239000011521 glass Substances 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 5
- GUHKMHMGKKRFDT-UHFFFAOYSA-N 1785-64-4 Chemical compound C1CC(=C(F)C=2F)C(F)=C(F)C=2CCC2=C(F)C(F)=C1C(F)=C2F GUHKMHMGKKRFDT-UHFFFAOYSA-N 0.000 claims description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000010432 diamond Substances 0.000 claims description 4
- 229940104869 fluorosilicate Drugs 0.000 claims description 4
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 claims description 4
- 229920000052 poly(p-xylylene) Polymers 0.000 claims description 4
- 229920000412 polyarylene Polymers 0.000 claims description 4
- 229920000642 polymer Polymers 0.000 claims description 4
- 229910052681 coesite Inorganic materials 0.000 claims description 2
- 229910052906 cristobalite Inorganic materials 0.000 claims description 2
- 235000012239 silicon dioxide Nutrition 0.000 claims description 2
- 229910052682 stishovite Inorganic materials 0.000 claims description 2
- 229910052905 tridymite Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 98
- 239000004973 liquid crystal related substance Substances 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- Engineering & Computer Science (AREA)
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Abstract
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 위치하며 게이트 전극을 가지는 게이트선, 게이트선 위에 위치하는 보조 절연막, 보조 절연막 및 절연 기판 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체, 반도체와 중첩하는 소스 전극을 가지는 데이터선, 반도체와 중첩하며 소스 전극과 마주하는 드레인 전극, 데이터선 및 드레인 전극 위에 위치하는 보호막, 드레인 전극과 연결되는 화소 전극을 포함하고, 보조 절연막의 경계선은 게이트선의 경계선 내에 위치한다.
저유전율, 기생용량, 게이트선
Description
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
박막 트랜지스터(Thin Film Transistor, TFT) 표시판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다.
박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연층 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 층간 절연층 등으로 이루어져 있다.
이러한 액정 표시 장치는 점점 대형화 고정세화 됨에 따라 게이트 배선의 길이가 길어지고 폭이 좁아짐으로 인해서 게이트 배선과 데이터선의 중첩으로 인한 기생 용량이 증가하고 이로 인한 게이트 신호가 왜곡되는 문제가 발생된다. 이를 해결하기 위해서 두꺼운 저 저항 배선을 사용하거나, 게이트 절연막의 두께를 증가시켜 기생 용량을 최소화하고 있다.
그러나 게이트 배선을 두껍게 형성할 경우 후속 공정시에 박막이 끊어지는 불량이 발생할 수 있고, 게이트 절연막의 두께를 증가시키기 위해서는 많은 시간이 소요되며 박막 트랜지스터의 채널의 전기적 특성이 떨어지는 문제점이 있다.
따라서 본 발명이 해결하고자 하는 기술적 과제는 게이트 배선 및 게이트 절연막의 두께를 증가시키지 않으면서도 기생 용량으로 인한 신호 지연을 최소화할 수 있는 박막 트랜지스터 표시판을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 절연 기판, 절연 기판 위에 위치하며 게이트 전극을 가지는 게이트선, 게이트선 위에 위치하는 보조 절연막, 보조 절연막 및 절연 기판 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체, 반도체와 중첩하는 소스 전극을 가지는 데이터선, 반도체와 중첩하며 소스 전극과 마주하는 드레인 전극, 데이터선 및 드레인 전극 위에 위치하는 보호막, 드레인 전극과 연결되는 화소 전극을 포함하고, 보조 절연막의 경계 선은 게이트선의 경계선 내에 위치한다.
보조 절연막은 소스 전극과 드레인 전극 사이의 게이트 전극을 노출하는 개구부를 포함할 수 있다.
보조 절연막과 게이트선은 개구부를 제외하고 실질적으로 동일한 평면 패턴을 가질 수 있다.
게이트 절연막은 개구부를 통해 드러난 게이트 전극과 접촉할 수 있다.
보조 절연막의 유전율은 2.5~3.5일 수 있다.
보조 절연막은 SiOC:H, SiO2, FSG(Fluorosilicate Glass), DLC(Diamond-Like Carbon), SiOC(Black Diamond), Parylene-N, Fluorinated DLC, Parylene-F, Polyimides, HSQ(Hydrogen Silsesquioxane), B-stage Polymer, Fluorinated Polyimides, MSQ(Methyl Silsesquioxane) PAE(Poly Arylene Ether), PTFF, Porous silica(Aerdogels/Xerogels), Porous HSQ, porous SiLK, porous MSQ, Porous PAE 중 어느 하나를 포함할 수 있다.
보조 절연막의 두께는 1,000Å~1㎛일 수 있다.
반도체는 데이터선과 드레인 전극 아래에 존재하고, 소스 전극과 드레인 전극 사이에 위치하는 채널부를 포함할 수 있다.
반도체는 진성 비정질 규소막을 포함할 수 있다. n형 불순물로 도핑된 비정질 규소막은 데이터선 및 드레인 전극과 실질적으로 동일한 평면 패턴을 가질 수 있다.
보호막은 드레인 전극과 게이트 절연막을 드러내는 화소 개구부를 가지며, 화소 전극은 화소 개구부 내부에 위치하여 드레인 전극 및 게이트 절연막과 접촉할 수 있다.
화소 전극의 평면 모양은 화소 개구부의 평면 모양과 실질적으로 동일할 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 게이트선 위에 게이트선이 점유하는 면적 안쪽에 위치하도록 보조 절연막을 형성하는 단계, 보조 절연막을 덮도록 게이트 절연막을 형성하는 단계, 게이트 절연막 위에 반도체를 형성하는 단계, 반도체 위에 쌍을 이루도록 배치되어 있는 저항성 접촉 부재를 형성하는 단계, 저항성 접촉 부재 위에 소스 전극을 가지는 데이터선 및 드레인 전극을 형성하는 단계, 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계, 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
게이트선을 형성하는 단계와 보조 절연막을 형성하는 단계는 절연 기판 위에 게이트 금속막 및 제1 절연막을 형성하는 단계, 제1 절연막 위에 제1 부분과 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 하여 제1 절연막 및 게이트 금속막을 식각하여 절연막 패턴 및 게이트 전극을 가지는 게이트선을 형성하는 단계, 제1 감광막 패턴을 에치백하여 제1 부분이 제거된 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 하여 절연막 패턴을 식각하여 보조 절연막을 형성하는 단계를 포함한다.
상기 감광막의 제1 부분은 게이트 전극과 대응하는 위치에 배치될 수 있다.
반도체를 형성하는 단계, 저항성 접촉 부재를 형성하는 단계, 데이터선 및 드레인 전극을 형성하는 단계는 게이트 절연막 위에 진성 비정질 규소막, 불순물이 도핑된 비정질 규소막 및 데이터 금속막을 적층하는 단계, 금속막 위에 제3 부분, 제3 부분보다 두께가 두꺼운 제4 부분을 가지는 제3 감광막 패턴을 형성하는 단계, 제3 감광막 패턴을 마스크로 하여 데이터 금속막, 불순물이 도핑된 비정질 규소막 및 진성 비정질 규소막을 식각하여 금속막 패턴, 비정질 규소막 패턴 및 반도체를 형성하는 단계, 제3 감광막 패턴을 에치백하여 제3 부분이 제거된 제4 감광막 패턴을 형성하는 단계, 제4 감광막 패턴을 마스크로 하여 비정질 규소막 패턴 및 금속막 패턴을 식각하여 저항성 접촉 부재, 데이터선 및 드레인 전극을 형성하는 단계를 포함할 수 있다.
상기 감광막 패턴의 제3 부분은 소스 전극과 드레인 전극 사이의 채널부와 대응하는 위치에 배치될 수 있다.
보호막을 형성하는 단계와 화소 전극을 형성하는 단계는 데이터선 및 드레인 전극 위에 제2 절연막을 형성하는 단계, 제2 절연막 위에 제5 감광막 패턴을 형성하는 단계, 제5 감광막 패턴을 마스크로 하여 제2 절연막을 식각하여 보호막을 형성하는 단계, 상기 보호막 위에 도전막을 형성하고 이를 패터닝하여 화소 전극을 형성하는 단계를 포함할 수 있다.
보조 절연막의 유전율은 2.5~3.5일 수 있다.
본 발명의 실시예에 따르면 보조 절연막을 형성함으로써 게이트 배선 및 게이트 절연막을 두껍게 형성하지 않으면서도 신호 지연을 감소시킬 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1에 도시한 바와 같이, 투명한 절연 기판(110) 위에 게이트 전극(124)이 형성되어 있고, 게이트 전극(124) 위에 보조 절연막(30)이 형성되어 있다.
보조 절연막(30)은 쌍을 이루어 마주하며, 2.5~3.5의 유전율값을 가지는 물질로 예를 들어, 예를 들어, SiOC:H, SiO2, FSG(Fluorosilicate Glass), DLC(Diamond-Like Carbon), SiOC(Black Diamond), Parylene-N, Fluorinated DLC, Parylene-F, Polyimides, HSQ(Hydrogen Silsesquioxane), B-stage Polymer, Fluorinated Polyimides, MSQ(Methyl Silsesquioxane) PAE(Poly Arylene Ether), PTFF, Porous silica(Aerdogels/Xerogels), Porous HSQ, porous SiLK, porous MSQ, Porous PAE 중 어느 하나를 포함할 수 있다. 보조 절연막(30)은 1,000Å~1㎛의 두께로 형성될 수 있다.
보조 절연막(30) 위에는 게이트 절연막(gate insulating layer)(140)이 형성되어 있고, 게이트 절연막(140)은 하부의 게이트 전극(124)과 접촉한다. 게이트 절연막(140)은 보조 절연막(30)보다 유전율 값이 높을 수 있으나, 게이트 전극(124)과의 계면특성이 우수한 물질로 예를 들면 SiNx, HfOx, AlOx, ZrOx, AlN, AlNO, TiOx 또는 강유전체인 BaTiO3, PbTiO3, Pb[ZrTi]O3, [PbLa][ZrTi]O3로 형성할 수 있다.게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 또는 다결정 규소(polysilicon) 등으로 만들어진 반도체(154)가 형성되어 있다.
반도체(154) 위에는 저항성 접촉 부재(ohmic contact)(163, 165)가 형성되어 있다. 저항성 접촉 부재(163, 165)는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 저항성 접촉 부재(163, 165) 및 게이트 절연막(140) 위에는 소스 전극(source electrode)(173) 및 드레인 전극(drain electrode)(175)이 형성되어 있다.
소스 전극(173)과 드레인 전극(175) 사이의 반도체(154)에는 채널(channel) 이 형성된다. 본 발명의 실시예에서는 채널을 이루는 부분에는 게이트 전극과 계면 특성이 우수한 물질로 형성된 게이트 절연막(140)이 형성되고, 그 외 부분에는 유전율이 낮은 보조 절연막(30)이 위치한다. 따라서 채널의 전기적 특성이 감소되지 않으면서도 채널을 제외한 부분에서는 소스 전극 및 드레인 전극과 게이트 전극의 중첩 거리가 증가함으로써 이들 사이에 형성되는 기생 용량(Cgs)을 감소시킬 수 있다.
그럼 도 1의 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판에 대해서 도 2 및 도 3을 참조하여 구체적으로 설명한다.
도 2는 본 발명에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이고, 도 3은 도 2의 III-III'-III''-III'''에 따라 잘라 도시한 단면도이다.
도 2 및 도 5를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 게이트선(121)으로부터 돌출한 복수의 게이트 전극(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다.
게이트선(121) 위에는 보조 절연막(30)이 형성되어 있다. 보조 절연막(30)은 쌍을 이루어 마주하며, 2.5~3.5의 유전율값을 가지는 물질로 예를 들어, SiOC:H, SiO2, FSG(Fluorosilicate Glass), DLC(Diamond-Like Carbon), SiOC(Black Diamond), Parylene-N, Fluorinated DLC, Parylene-F, Polyimides, HSQ(Hydrogen Silsesquioxane), B-stage Polymer, Fluorinated Polyimides, MSQ(Methyl Silsesquioxane) PAE(Poly Arylene Ether), PTFF, Porous silica(Aerdogels/Xerogels), Porous HSQ, porous SiLK, porous MSQ, Porous PAE 중 어느 하나를 포함할 수 있다. 보조 절연막(30)은 1,000Å~1㎛의 두께로 형성될 수 있다.
보조 절연막(30)은 게이트 전극(124)을 드러내는 개구부(31)를 가지며, 보조 절연막(30)은 개구부(31)를 제외하고 게이트선(121)과 실질적으로 동일한 평면 패턴을 가진다. 이는 두께가 다른 감광막 패턴을 이용하여 보조 절연막(30)과 게이트선(121)을 함께 형성하기 때문으로 이후에 제조 방법과 함께 상세히 설명한다.
보조 절연막(30) 위에는 도 1의 게이트 절연막과 동일한 물질로 형성될 수 있으며, 본 발명의 실시예에서는 질화 규소로 만들어진 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140) 위에는 수소화 비정질 규소 또는 다결정 규소 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다.
반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(161, 165)가 형성되어 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 데이터 선(data line)(171)과 복수의 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 이들 사이의 접촉 저항을 낮추어 준다. 반도체(151)의 돌출부(154)에는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)으로 가리지 않고 노출된 부분이 있다.
반도체(151)는 돌출부(154)의 노출된 부분을 제외하고 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 패턴을 가지며, 저항성 접촉 부재(161, 165)는 데이터선(171) 및 드레인 전극(175)과 실질적으로 동일한 평면 패턴을 가진다. 이는 두께가 다른 감광막 패턴을 이용하여 데이터선(171), 드레인 전극(175), 반도체(151) 및 저항성 접촉 부재(161, 165)를 함께 형성하기 때문으로 이후에 제조 방법과 함께 상세히 설명한다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다. 보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다.
보호막(180)에는 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(185)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191)과 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 “액정 축전기(liquid crystal capacitor)”라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극선(도시하지 않음)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121) 및 데이터선(171)의 끝 부분(129, 179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
화소 전극(191) 및 접촉 보조 부재(81, 82)는 ITO 또는 IZO 따위의 투명 도전체로 만들어질 수 있다.
본 발명의 실시예에서와 같이 게이트선 위에 보조 절연막을 형성하면 게이트선과 데이터선이 중첩하는 부분의 거리가 증가하여 기생 용량(Cgs)을 감소시킬 수 있다. 따라서 이로 인한 게이트선의 신호 지연이 줄어든다. 또한 보조 절연막에 게이트 전극을 노출하는 개구부를 형성함으로써 게이트 전극과 반도체 사이에 게이트 절연막만이 놓이도록 한다. 이를 통해 게이트 전극에 인가되는 온오프 전압을 변경하지 않고도 박막 트랜지스터의 스위칭을 원활히 할 수 있다.
따라서 채널의 크기를 증가시키지 않으면서도 전기적 특성을 향상시킬 수 있으므로 박막 트랜지스터의 크기를 작게 형성하여 화소의 개구율을 증가시킬 수 있다.
또한, 게이트선과 함께 보조 절연막을 형성하므로 별도의 사진 식각 공정 없이 용이하게 보조 절연막을 형성할 수 있다.
그러면, 도 2 및 도 3에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 4 내지 8과 기 설명한 도 3을 참고로 하여 상세히 설명한다.
도 4 내지 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 2의 III-III'-III''-III'''선을 따라 잘라 도시한 단면도이다.
도 4에 도시한 바와 같이, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 금속막(120) 및 저유전율 물질로 절연막(130)을 형성한다.
그리고 절연막(130) 위에 감광막을 도포한 후 노광 및 현상하여 두께가 다른 감광막 패턴(52, 54)을 형성한다. 감광막 패턴(52, 54)은 채널이 형성될 부분의 절연막(130) 및 금속막(120)을 제1 채널 부분(A)이라 하고, 게이트선과 같이 배선이 형성될 부분의 절연막(130) 및 금속막(120)을 제1 배선 부분(B)이라 하고, 제1 배선 부분(B) 및 제1 채널 부분(A)을 제외한 영역을 제1 나머지 부분(C)이라 한다.
감광막 패턴(52, 54) 중에서 제1 배선 부분(B)에 위치한 감광막(52)은 제1 채널 부분(A)에 위치한 감광막(54)보다 두껍게 형성하며, 제1 나머지 부분(C)의 감광막은 모두 제거한다. 이 때, 제1 배선 부분(B)에 위치한 감광막(52)의 두께와 제1 채널 부분(A)에 위치한 감광막(54)의 두께의 비는 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 채널 부분(A)의 감광막(54) 두께를 제1 배선 부분의 감광막(52) 두께의 1/2 이하로 하는 것이 바람직하다.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다. 다른 예로는 리플로우(reflow)가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
도 5에 도시한 바와 같이, 감광막 패턴(52, 54)을 마스크로 하여 절연막(130) 및 금속막(120)을 식각하여 게이트 전극(124)을 가지는 게이트선(121)을 형성한다.
이후 감광막 패턴(52, 54)을 에치백(etch back)하여 제1 채널 부분(A)의 감광막 패턴(54)을 제거하여 제1 배선 부분(B)의 감광막(52)이 두께가 얇아진 상태로 잔류하는 감광막 패턴(52)을 형성한다. 감광막 패턴(52)을 마스크로 하여 절연막(130)을 식각함으로써 보조 절연막(30)을 형성한다. 제1 채널 부분(A)의 감광막 패턴(54)을 제거하는 과정에서 보조 절연막(30)과 게이트선(121) 사이의 식각차로 인해서 보조 절연막(30) 아래에 언더컷이 발생할 수 있다. 그러나 이후 보조 절연막(30)을 다시 식각하므로 언더컷은 제거된다.
게이트 전극(124)의 소정 영역을 노출하는 개구부(31)를 제외하고 보조 절연막(30)은 게이트선(121)은 동일한 평면 패턴을 가진다.
도 6에 도시한 바와 같이, 감광막 패턴(52)을 제거하고 게이트선(121)을 덮도록 게이트 절연막(140)을 형성한다. 이때, 게이트 절연막(140)은 게이트 전 극(124)의 채널 부분과 접촉한다.
그리고 게이트 절연막(140) 위에 진성 비정질 규소막 및 불순물 비정질 규소막을 화학 기상 증착법(CVD) 등으로 연속하여 적층한다. 다음, 데이터용 금속층을 스퍼터링 등의 방법으로 증착한다.
이후 데이터용 금속층 위에 감광막을 도포한 후, 도 4에서와 같이 노광 및 현상하여 두께가 다른 감광막 패턴(56, 58)을 형성한다. 배선이 형성될 부분의 데이터 금속층, 불순물이 도핑된 비정질 규소막, 진성 비정질 규소막을 제2 배선 부분(D)이라 하고, 게이트 전극(124) 위에 채널이 형성되는 부분을 제2 채널 부분(E)이라 하고, 제2 배선 부분(D) 및 제2 채널 부분(E)을 제외한 영역을 제2 나머지 부분(F)이라 한다.
감광막 패턴(56, 58) 중에서 제2 배선 부분(D)에 위치한 감광막(56)은 제2 채널 부분(E)에 위치한 감광막(58)보다 두껍게 형성하며, 제2 나머지 부분(F)의 감광막은 모두 제거한다.
이후, 감광막 패턴(56, 58)을 식각 마스크로 하여 노출된 하부층을 모두 식각하여, 데이터용 금속 패턴(70), 저항성 접촉층 패턴(60), 돌출부(154)를 가지는 선형 반도체(151)를 형성한다.
다음, 도 7에 도시한 바와 같이, 감광막 패턴(56, 58)을 에치백하여 제2 채널 부분의 감광막(58)을 제거한다. 이때 제2 배선 부분(D)에 위치한 감광막(56)도 두께가 줄어든다. 그리고 남은 감광막 패턴(56)을 마스크로 하여 노출된 데이터용 금속 패턴, 저항성 접촉 패턴을 제거하여 소스 전극(173)을 가지는 데이터선(171) 및 드레인 전극(175)과 저항성 접촉 부재(163, 165)를 형성한다.
데이터선(171)과 드레인 전극(175)은 저항성 접촉 부재(163, 165)와 실질적으로 동일한 평면 패턴을 가지며, 드레인 전극(175)과 소스 전극(173) 사이의 노출된 부분을 제외하고 반도체(151)와도 실질적으로 동일한 평면 패턴을 가진다.
도 8에 도시한 바와 같이, 반도체의 돌출부(154)의 노출된 부분을 덮도록 보호막(180)을 형성하고, 사진 식각하여 드레인 전극(175)을 노출하는 접촉 구멍(185)을 형성한다.
이후 도 2 및 도 3에서와 같이, 보호막(180) 위에 접촉 구멍(185)을 통해서 드레인 전극(175)과 연결되는 화소 전극(191)을 형성한다.
도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 9의 박막 트랜지스터 표시판은 도 2 및 도 3의 박막 트랜지스터 표시판과 비교하여 보호막(180)과 화소 전극(191)의 모양이 다르다.
도 9의 박막 트랜지스터 표시판에서는 보호막(180)이 드레인 전극(175)과 게이트 절연막(140)을 드러내는 화소 개구부(186)을 가지며, 화소 전극(191)은 화소 개구부(186)의 내부에 위치하여 드레인 전극(175) 및 게이트 절연막(140)과 접촉한다. 화소 전극(191)의 평면 모양은 화소 개구부(186)의 평면 모양과 실질적으로 동일하다. 또한, 보호막(180)은 게이트선의 끝부분(129)과 데이터선의 끝부분(179)을 드러내는 접촉 구멍(181, 182)를 가진다. 접촉 구멍(181, 182) 내부에는 접촉 구멍(181, 182)과 평면 모양이 실질적으로 동일한 접촉 보조 부재(81, 82)가 형성되어 있다.
이러한 구조는 보호막(180)을 패터닝하기 위하여 형성한 감광막 패턴을 그대로 두고, 그 위에 화소 전극용 도전막을 증착한 후, 감광막 패턴을 제거함으로써 감광막 패턴 위에 증착된 도전막도 함께 제거하는 리프트 오프(lift off) 방법을 사용함으로써 얻어진다.
좀 더 구체적으로 설명하면, 보호막(180) 형성용 절연막을 증착 또는 도포하여 형성하고, 보호막(180) 형성용 절연막 위에 감광막 패턴을 형성한다. 감광막 패턴은 데이터선(171)과 게이트선(121)을 따라 매트릭스 모양으로 형성될 수 있으며, 게이트선의 끝부분(129)과 데이터선의 끝부분(179)과 대응하는 위치의 보호막(180) 형성용 절연막을 노출한다.
다음, 감광막 패턴을 마스크로 하여 보호막(180) 형성용 절연막을 식각함으로써 개구부(186)와 접촉 구멍(181, 182)을 가지는 보호막(180)을 형성한다.
다음, 감광막 패턴 위에 화소 전극용 도전막을 증착하고, 감광막 패턴을 제거함으로써 보호막(180)의 개구부(186)와 접촉 구멍(181, 182) 내부에 화소 전극(191)과 접촉 보조 부재(81, 82)를 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명에 따른 박막 트랜지스터 표시판의 한 화소를 도시한 배치도이다.
도 3은 도 2의 III-III'-III''-III'''에 따라 잘라 도시한 단면도이다.
도 4 내지 8은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 차례대로 도시한 단면도로 도 2의 III-III'-III''-III'''선을 따라 잘라 도시한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
30: 보조 절연막
52, 54, 56, 58: 감광막 패턴
110: 절연 기판 121: 게이트선
124: 게이트 전극 140: 게이트 절연막
151, 154: 반도체
161, 163, 165: 저항성 접촉 부재
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
185: 접촉 구멍 191: 화소 전극
Claims (23)
- 절연 기판,상기 절연 기판 위에 위치하며 게이트 전극을 가지는 게이트선,상기 게이트선 위에 위치하는 보조 절연막,상기 보조 절연막 및 상기 절연 기판 위에 위치하는 게이트 절연막,상기 게이트 절연막 위에 위치하는 반도체,상기 반도체와 중첩하는 소스 전극을 가지는 데이터선,상기 반도체와 중첩하며 상기 소스 전극과 마주하는 드레인 전극,상기 데이터선 및 드레인 전극 위에 위치하는 보호막,상기 드레인 전극과 연결되는 화소 전극을 포함하고,상기 보조 절연막의 경계선은 상기 게이트선의 경계선 내에 위치하는 박막 트랜지스터 표시판.
- 제1항에서,상기 보조 절연막은 상기 소스 전극과 상기 드레인 전극 사이의 상기 게이트 전극을 노출하는 개구부를 포함하는 박막 트랜지스터 표시판.
- 제2항에서,상기 보조 절연막과 상기 게이트선은 상기 개구부를 제외하고 실질적으로 동 일한 평면 패턴을 가지는 박막 트랜지스터 표시판.
- 제3항에서,상기 게이트 절연막은 상기 개구부를 통해 드러난 상기 게이트 전극과 접촉하는 박막 트랜지스터 표시판.
- 제1항에서,상기 보조 절연막의 유전율은 2.5~3.5인 박막 트랜지스터 표시판.
- 제5항에서,상기 보조 절연막은 SiOC:H, SiO2, FSG(Fluorosilicate Glass), DLC(Diamond-Like Carbon), SiOC(Black Diamond), Parylene-N, Fluorinated DLC, Parylene-F, Polyimides, HSQ(Hydrogen Silsesquioxane), B-stage Polymer, Fluorinated Polyimides, MSQ(Methyl Silsesquioxane) PAE(Poly Arylene Ether), PTFF, Porous silica(Aerdogels/Xerogels), Porous HSQ, porous SiLK, porous MSQ, Porous PAE 중 어느 하나를 포함하는 박막 트랜지스터 표시판.
- 제5항에서,상기 보조 절연막의 두께는 1,000Å~1㎛인 박막 트랜지스터 표시판.
- 제1항에서,상기 반도체는 상기 데이터선과 상기 드레인 전극 아래에 항상 존재하고, 상기 소스 전극과 상기 드레인 전극 사이에 위치하는 채널부를 포함하는 박막 트랜지스터 표시판.
- 제8항에서,상기 반도체는 진성 비정질 규소막과 n형 불순물로 도핑된 비정질 규소막을 포함하고, 상기 n형 불순물로 도핑된 비정질 규소막은 상기 데이터선 및 상기 드레인 전극과 실질적으로 동일한 평면 패턴을 가지는 박막 트랜지스터 표시판.
- 제9항에서,상기 보호막은 상기 드레인 전극과 상기 게이트 절연막을 드러내는 화소 개구부를 가지며, 상기 화소 전극은 상기 화소 개구부 내부에 위치하여 상기 드레인 전극 및 상기 게이트 절연막과 접촉하는 박막 트랜지스터 표시판.
- 제10항에서,상기 화소 전극의 평면 모양은 상기 화소 개구부의 평면 모양과 실질적으로 동일한 박막 트랜지스터 표시판.
- 제1항에서,상기 보호막은 상기 드레인 전극과 상기 게이트 절연막을 드러내는 화소 개구부를 가지며, 상기 화소 전극은 상기 화소 개구부 내부에 위치하여 상기 드레인 전극 및 상기 게이트 절연막과 접촉하는 박막 트랜지스터 표시판.
- 제12항에서,상기 화소 전극의 평면 모양은 상기 화소 개구부의 평면 모양과 실질적으로 동일한 박막 트랜지스터 표시판.
- 절연 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,상기 게이트선 위에 상기 게이트선이 점유하는 면적 안쪽에 위치하도록 보조 절연막을 형성하는 단계,상기 보조 절연막을 덮도록 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 반도체를 형성하는 단계,상기 반도체 위에 쌍을 이루도록 배치되어 있는 저항성 접촉 부재를 형성하는 단계,상기 저항성 접촉 부재 위에 소스 전극을 가지는 데이터선 및 드레인 전극을 형성하는 단계,상기 데이터선 및 드레인 전극 위에 보호막을 형성하는 단계,상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에서,상기 게이트선을 형성하는 단계와 상기 보조 절연막을 형성하는 단계는상기 절연 기판 위에 게이트 금속막 및 제1 절연막을 형성하는 단계,상기 제1 절연막 위에 제1 부분과 상기 제1 부분보다 두께가 두꺼운 제2 부분을 가지는 제1 감광막 패턴을 형성하는 단계,상기 제1 감광막 패턴을 마스크로 하여 상기 제1 절연막 및 게이트 금속막을 식각하여 절연막 패턴 및 게이트 전극을 가지는 게이트선을 형성하는 단계,상기 제1 감광막 패턴을 에치백하여 상기 제1 부분이 제거된 제2 감광막 패턴을 형성하는 단계,상기 제2 감광막 패턴을 마스크로 하여 상기 절연막 패턴을 식각하여 보조 절연막을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제15항에서,상기 제1 부분은 상기 게이트 전극과 대응하는 위치에 배치되는 박막 트랜지스터 표시판의 제조 방법.
- 제16항에서,상기 반도체를 형성하는 단계, 상기 저항성 접촉 부재를 형성하는 단계, 상 기 데이터선 및 드레인 전극을 형성하는 단계는상기 게이트 절연막 위에 진성 비정질 규소막, 불순물이 도핑된 비정질 규소막 및 데이터 금속막을 적층하는 단계,상기 금속막 위에 제3 부분, 상기 제3 부분보다 두께가 두꺼운 제4 부분을 가지는 제3 감광막 패턴을 형성하는 단계,상기 제3 감광막 패턴을 마스크로 하여 상기 데이터 금속막, 불순물이 도핑된 비정질 규소막 및 진성 비정질 규소막을 식각하여 금속막 패턴, 불순물이 도핑된 비정질 규소막 패턴 및 상기 반도체를 형성하는 단계,상기 제3 감광막 패턴을 에치백하여 상기 제3 부분이 제거된 제4 감광막 패턴을 형성하는 단계,상기 제4 감광막 패턴을 마스크로 하여 상기 불순물이 도핑된 비정질 규소막 패턴 및 금속막 패턴을 식각하여 상기 저항성 접촉 부재, 데이터선 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제17항에서,상기 제3 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널부와 대응하는 위치에 배치되는 박막 트랜지스터 표시판의 제조 방법.
- 제18항에서,상기 보호막을 형성하는 단계와 상기 화소 전극을 형성하는 단계는상기 데이터선 및 드레인 전극 위에 제2 절연막을 형성하는 단계,상기 제2 절연막 위에 제5 감광막 패턴을 형성하는 단계,상기 제5 감광막 패턴을 마스크로 하여 상기 제2 절연막을 식각하여 상기 보호막을 형성하는 단계,상기 제5 감광막 패턴 위에 도전막을 형성하는 단계,상기 제5 감광막 패턴을 제거함으로써 상기 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에서,상기 반도체를 형성하는 단계, 상기 저항성 접촉 부재를 형성하는 단계, 상기 데이터선 및 드레인 전극을 형성하는 단계는상기 게이트 절연막 위에 진성 비정질 규소막, 불순물이 도핑된 비정질 규소막 및 데이터 금속막을 적층하는 단계,상기 금속막 위에 제3 부분, 상기 제3 부분보다 두께가 두꺼운 제4 부분을 가지는 제3 감광막 패턴을 형성하는 단계,상기 제3 감광막 패턴을 마스크로 하여 상기 데이터 금속막, 불순물이 도핑된 비정질 규소막 및 진성 비정질 규소막을 식각하여 금속막 패턴, 비정질 규소막 패턴 및 상기 반도체를 형성하는 단계,상기 제3 감광막 패턴을 에치백하여 상기 제3 부분이 제거된 제4 감광막 패 턴을 형성하는 단계,상기 제4 감광막 패턴을 마스크로 하여 상기 비정질 규소막 패턴 및 금속막 패턴을 식각하여 상기 저항성 접촉 부재, 데이터선 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제20항에서,상기 제3 부분은 상기 소스 전극과 상기 드레인 전극 사이의 채널부와 대응하는 위치에 배치되는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에서,상기 보호막을 형성하는 단계와 상기 화소 전극을 형성하는 단계는상기 데이터선 및 드레인 전극 위에 제2 절연막을 형성하는 단계,상기 제2 절연막 위에 제5 감광막 패턴을 형성하는 단계,상기 제5 감광막 패턴을 마스크로 하여 상기 제2 절연막을 식각하여 상기 보호막을 형성하는 단계,상기 제5 감광막 패턴 위에 도전막을 형성하는 단계,상기 제5 감광막 패턴을 제거함으로써 상기 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에서,상기 보조 절연막의 유전율은 2.5~3.5인 박막 트랜지스터 표시판의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090075435A KR101627726B1 (ko) | 2009-08-14 | 2009-08-14 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US12/820,461 US20110037070A1 (en) | 2009-08-14 | 2010-06-22 | Thin film transistor array panel and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090075435A KR101627726B1 (ko) | 2009-08-14 | 2009-08-14 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110017785A true KR20110017785A (ko) | 2011-02-22 |
| KR101627726B1 KR101627726B1 (ko) | 2016-06-08 |
Family
ID=43588065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020090075435A KR101627726B1 (ko) | 2009-08-14 | 2009-08-14 | 박막 트랜지스터 표시판 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20110037070A1 (ko) |
| KR (1) | KR101627726B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130114998A (ko) * | 2012-04-10 | 2013-10-21 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 이의 제조 방법 |
| KR101325452B1 (ko) * | 2011-11-08 | 2013-11-04 | 주식회사 포스코 | Ｄｌｃ층이 형성된 유기 박막 트랜지스터 및 그 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120124126A (ko) * | 2011-05-03 | 2012-11-13 | 삼성디스플레이 주식회사 | 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법 및 산화물 반도체소자를 포함하는 표시 장치 |
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Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0145900B1 (ko) * | 1995-02-11 | 1998-09-15 | 김광호 | 박막 트랜지스터 액정디스플레이 소자 및 그 제조방법 |
| TWI267196B (en) * | 2005-07-07 | 2006-11-21 | Au Optronics Corp | Switching device for a pixel electrode and methods for fabricating the same |
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| TWI481029B (zh) * | 2007-12-03 | 2015-04-11 | 半導體能源研究所股份有限公司 | 半導體裝置 |
| KR101479140B1 (ko) * | 2008-03-13 | 2015-01-08 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
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2009
- 2009-08-14 KR KR1020090075435A patent/KR101627726B1/ko active IP Right Grant
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2010
- 2010-06-22 US US12/820,461 patent/US20110037070A1/en not_active Abandoned
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Also Published As
| Publication number | Publication date |
|---|---|
| KR101627726B1 (ko) | 2016-06-08 |
| US20110037070A1 (en) | 2011-02-17 |
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