CN110782825B - 解决电磁干扰讯号的电路 - Google Patents

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Abstract

本发明专利提供一种解决电磁干扰讯号的电路，包括：源极驱动芯片、若干第一开关单元以及延迟控制单元，其中:所述源极驱动芯片包括若干输出通道，所述若干输出通道分别通过数据线与玻璃基板中对应行的像素电极连接，用于输出充电信号，为所述对应行的像素电极充电；所述第一开关单元，对应设置在每一所述输出通道上，并连接相应的所述延迟控制单元，用于根据所述延迟控制单元产生的延迟控制信号，控制该第一开关单元所在的输出通道，将所述充电信号按预定延时输出；而所述延迟控制单元与所述源极驱动芯片内部群组的连接方式，能兼顾在面板上降低成本和减少电磁干扰在显示面板电路上的影响。

Description

解决电磁干扰讯号的电路
技术领域
本发明专利涉及显示技术领域，特别是涉及一种解决电磁干扰讯号的电路。
背景技术
为了减少电磁场干扰(Electromagnetic Interference,EMI)能量，源极驱动芯片内部会让所有的源极输出点(Source output)分成不同的群体(group)推出来，并且各个群体(group)之间会在时间上错开。源极输出点(Source output)所分成的群体(group)数越多，能量越分散，电磁场干扰能量越低，电磁场干扰更加容易降低。但是群体(group)分得越多，芯片冲模(IC die)面积会增加。
随着显示面板行业竞争越来越激烈，降低成本成为各大厂商重要的发展方向。为了配合厂商降低成本，缩die成为薄膜覆晶封装(COF)厂商降低成本的重要方向。但是，薄膜覆晶封装(COF)厂商在缩die的过程中，出现了一些边际效应(side effect)，包括电磁场干扰问题变差的问题。冲模缩边(Die shrink)之前，由于冲模(die)面积足够，源极输出点(Source output)分成10组推出来，缩冲模(die)后仅分为4组推出，这样可以少掉6组延迟电路单元，冲模(die)面积降低可以实现降低成本。但是缩成4组后将导致电磁场干扰问题变差。
因此，本发明专利的主要目的在于提供一种解决电磁干扰讯号的电路，以更优化上述所提之问题。
发明内容
为了解决上述技术问题，本发明专利的目的在于，提供一种解决电磁干扰讯号的电路，包括：源极驱动芯片、若干第一开关单元以及延迟控制单元，其中:所述源极驱动芯片包括若干输出通道，所述若干输出通道分别通过数据线与玻璃基板中对应行的像素电极连接，用于输出充电信号，为所述对应行的像素电极充电；所述第一开关单元，对应设置在每一所述输出通道上，并连接相应的所述延迟控制单元，用于根据所述延迟控制单元产生的延迟控制信号，控制该第一开关单元所在的输出通道，将所述充电信号按预定延时输出；所述延迟控制单元，用于根据对应的所述数据线的阻抗值产生对应的延迟控制信号，控制对应的所述第一开关单元按预定延时开启，使每一所述像素电极的充电时间相等。
本发明专利的目的及解决其技术问题是采用以下技术方案来实现的。
在本发明专利的一实施例中，所述延迟控制单元的一第一端电性耦接一第一群体单元,所述延迟控制单元的一第二端电性耦接一第二群体单元,所述延迟控制单元的一第三端电性耦接一第三群体单元,所述延迟控制单元的一第四端电性耦接一第四群体单元,所述延迟控制单元的一第五端电性耦接一第五群体单元,所述延迟控制单元的一第六端电性耦接一第六群体单元,所述延迟控制单元的一第七端电性耦接一第七群体单元,所述延迟控制单元的一第八端电性耦接一第八群体单元,所述延迟控制单元的一第九端电性耦接一第九群体单元,所述延迟控制单元的一第十端电性耦接一第十群体单元。
在本发明专利的一实施例中，所述第一群体单元的一第一端电性耦接一第1输出节点，所述第一群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于1且小于144。
在本发明专利的一实施例中，所述第二群体单元的一第一端电性耦接一第144输出节点，所述第二群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于144且小于288。
在本发明专利的一实施例中，所述第三群体单元的一第一端电性耦接一第288输出节点，所述第三群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于288且小于432。
在本发明专利的一实施例中，所述第四群体单元的一第一端电性耦接一第432输出节点，所述第四群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于432且小于576。
在本发明专利的一实施例中，所述第五群体单元的一第一端电性耦接一第576输出节点，所述第五群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于576且小于720。
在本发明专利的一实施例中，所述第六群体单元的一第一端电性耦接一第720输出节点，所述第六群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于720且小于864。
在本发明专利的一实施例中，所述第七群体单元的一第一端电性耦接一第864输出节点，所述第七群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于864且小于1008。
在本发明专利的一实施例中，所述第八群体单元的一第一端电性耦接一第1008输出节点，所述第八群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于1008且小于1152。
在本发明专利的一实施例中，所述第九群体单元的一第一端电性耦接一第1152输出节点，所述第九群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于1152且小于1296。
在本发明专利的一实施例中，所述第十群体单元的一第一端电性耦接一第1296输出节点，所述第十群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于1296且小于1440。
本发明专利透过解决电磁干扰讯号的电路，能够兼顾在面板上降低成本和减少电磁干扰在显示面板电路上的影响。
附图说明
图1a为范例性的源极驱动芯片里的群组数量与电磁干扰能量关系数据分析图。
图1b为本发明一实施例的源极驱动芯片里的群组数量与电磁干扰能量关系数据分析图。
图2为本发明一实施例的源极驱动芯片通过数据线连接像素区域的结构示意图。
图3为本发明一实施例的具有延迟控制单元的解决电磁干扰讯号的电路示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明专利可用以实施的特定实施例。本发明专利所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明专利，而非用以限制本发明专利。
附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本发明专利不限于此。
在附图中，为了清晰起见，夸大了层、膜、面板、区域等的厚度。在附图中，为了理解和便于描述，夸大了一些层和区域的厚度。将理解的是，当例如层、膜、区域或基底的组件被称作“在”另一组件“上”时，所述组件可以直接在所述另一组件上，或者也可以存在中间组件。
另外，在说明书中，除非明确地描述为相反的，否则词语“包括”将被理解为意指包括所述组件，但是不排除任何其它组件。此外，在说明书中，“在......上”意指位于目标组件上方或者下方，而不意指必须位于基于重力方向的顶部上。
为更进一步阐述本发明专利为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体的实施例，对依据本发明专利提出的解决电磁干扰讯号的电路，其具体实施方式、结构、特征及其功效，详细说明如后。
图1a为范例性的源极驱动芯片里的群组数量与电磁干扰能量关系数据分析图、图1b为本发明一实施例的源极驱动芯片里的群组数量与电磁干扰能量关系数据分析图、图2为本发明一实施例的源极驱动芯片通过数据线连接像素区域的结构示意图及图3为本发明一实施例的具有延迟控制单元的解决电磁干扰讯号的电路示意图，请参考图1a、图1b及图3，如图1a所示源极驱动芯片为了降低电磁干扰能量，将1440ch源极输出点(sourceoutput)分成10个群组(group)依次推出，这样会有9个延时单元造成冲模(die)面积比较大。为了缩小冲模(die)，将群组(group)数量从10个降到4个，尽管冲模(die)缩小了，但是由于能量过于集中，造成电磁干扰余量不足，电磁干扰测试失败(fail)。为此，如图1b及图3所示将延迟控制单元进行复用，在仅用1个延迟控制单元的基础上，1440ch分成10个群组(group)推出，分散了电磁干扰能量，使得低频电磁干扰有足够的余量，最终结果是电磁干扰测试通过(pass)。
请参考图2及图3，在本发明专利的一实施例中，源极驱动芯片30通过多条数据线(图中以n表示，n为自然数)20连接像素区域10，给像素区域10内的像素电极充电，且藉由通过延迟控制单元40控制每个输出通道的输出的时间，使每个输出通道的输出时间与对应数据线20的阻抗值匹配，保证每个输出通道在像素区域10某一行的像素电极的充电时间一致，从而得到显示均匀的画面。
请参考图2及图3，在本发明专利的一实施例中，一种解决电磁干扰讯号的电路100，包括：源极驱动芯片30、若干第一开关单元(图未示)以及延迟控制单元40，其中:所述源极驱动芯片30包括若干输出通道，所述若干输出通道分别通过数据线20与玻璃基板中对应行的像素电极10连接，用于输出充电信号，为所述对应行的像素电极10充电；所述第一开关单元，对应设置在每一所述输出通道上，并连接相应的所述延迟控制单元40，用于根据所述延迟控制单元40产生的延迟控制信号，控制该第一开关单元所在的输出通道，将所述充电信号按预定延时输出；所述延迟控制单元40，用于根据对应的所述数据线20的阻抗值产生对应的延迟控制信号，控制对应的所述第一开关单元按预定延时开启，使每一所述像素电极10的充电时间相等；其中所述延迟控制单元40的一第一端110电性耦接一第一群体单元G1,所述延迟控制单元40的一第二端120电性耦接一第二群体单元G2,所述延迟控制单元40的一第三端130电性耦接一第三群体单元G3,所述延迟控制单元40的一第四端140电性耦接一第四群体单元G4,所述延迟控制单元40的一第五端150电性耦接一第五群体单元G5,所述延迟控制单元40的一第六端160电性耦接一第六群体单元G6,所述延迟控制单元40的一第七端电性170耦接一第七群体单元G7,所述延迟控制单元40的一第八端180电性耦接一第八群体单元G8,所述延迟控制单元40的一第九端190电性耦接一第九群体单元G9,所述延迟控制单元40的一第十端200电性耦接一第十群体单元G10。
请参考图3，在本发明专利的一实施例中，所述第一群体单元G1的一第一端电性耦接一第1输出节点，所述第一群体单元G1的一第N+1端电性耦接一第N+1输出节点，N为大于等于1且小于144。
请参考图3，在本发明专利的一实施例中，所述第二群体单元G2的一第一端电性耦接一第144输出节点，所述第二群体单元G2的一第N+1端电性耦接一第N+1输出节点，N为大于等于144且小于288。
请参考图3，在本发明专利的一实施例中，所述第三群体单元G3的一第一端电性耦接一第288输出节点，所述第三群体单元G3的一第N+1端电性耦接一第N+1输出节点，N为大于等于288且小于432。
请参考图3，在本发明专利的一实施例中，所述第四群体单元G4的一第一端电性耦接一第432输出节点，所述第四群体单元G4的一第N+1端电性耦接一第N+1输出节点，N为大于等于432且小于576。
请参考图3，在本发明专利的一实施例中，所述第五群体单元G5的一第一端电性耦接一第576输出节点，所述第五群体单元G5的一第N+1端电性耦接一第N+1输出节点，N为大于等于576且小于720。
请参考图3，在本发明专利的一实施例中，所述第六群体单元G6的一第一端电性耦接一第720输出节点，所述第六群体单元G6的一第N+1端电性耦接一第N+1输出节点，N为大于等于720且小于864。
请参考图3，在本发明专利的一实施例中，所述第七群体单元G7的一第一端电性耦接一第864输出节点，所述第七群体单元G7的一第N+1端电性耦接一第N+1输出节点，N为大于等于864且小于1008。
请参考图3，在本发明专利的一实施例中，所述第八群体单元G8的一第一端电性耦接一第1008输出节点，所述第八群体单元G8的一第N+1端电性耦接一第N+1输出节点，N为大于等于1008且小于1152。
请参考图3，在本发明专利的一实施例中，所述第九群体单元G9的一第一端电性耦接一第1152输出节点，所述第九群体单元G9的一第N+1端电性耦接一第N+1输出节点，N为大于等于1152且小于1296。
请参考图3，在本发明专利的一实施例中，所述第十群体单元G10的一第一端电性耦接一第1296输出节点，所述第十群体单元G10的一第N+1端电性耦接一第N+1输出节点，N为大于等于1296且小于1440。
本发明专利透过解决电磁干扰讯号的电路，能够兼顾在面板上降低成本和减少电磁干扰在显示面板电路上的影响。
“在一些实施例中”及“在各种实施例中”等用语被重复地使用。所述用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。
以上所述，仅是本发明专利的实施例，并非对本发明专利作任何形式上的限制，虽然本发明专利已以具体的实施例揭露如上，然而并非用以限定本发明专利，任何熟悉本专业的技术人员，在不脱离本发明专利技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明专利技术方案的内容，依据本发明专利的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明专利技术方案的范围内。

Claims (10)

1.一种解决电磁干扰讯号的电路，其特征在于，包括：
源极驱动芯片、若干第一开关单元以及延迟控制单元，其中:所述源极驱动芯片包括若干输出通道，所述若干输出通道分别通过数据线与玻璃基板中对应行的像素电极连接，用于输出充电信号，为所述对应行的像素电极充电；所述若干第一开关单元，对应设置在每一所述输出通道上，并连接所述延迟控制单元，用于根据所述延迟控制单元产生的延迟控制信号，控制所述第一开关单元所在的输出通道，将所述充电信号按预定延时输出；所述延迟控制单元，用于根据对应的所述数据线的阻抗值产生对应的延迟控制信号，控制对应的所述第一开关单元按预定延时开启，使每一所述像素电极的充电时间相等；
所述延迟控制单元将1440个输出节点复用为10组群体单元，以分散电磁干扰能量。
2.如权利要求1所述的解决电磁干扰讯号的电路，其特征在于，所述延迟控制单元的一第一端电性耦接一第一群体单元,所述延迟控制单元的一第二端电性耦接一第二群体单元,所述延迟控制单元的一第三端电性耦接一第三群体单元,所述延迟控制单元的一第四端电性耦接一第四群体单元,所述延迟控制单元的一第五端电性耦接一第五群体单元,所述延迟控制单元的一第六端电性耦接一第六群体单元,所述延迟控制单元的一第七端电性耦接一第七群体单元,所述延迟控制单元的一第八端电性耦接一第八群体单元,所述延迟控制单元的一第九端电性耦接一第九群体单元,所述延迟控制单元的一第十端电性耦接一第十群体单元。
3.如权利要求2所述的解决电磁干扰讯号的电路，其特征在于，所述第一群体单元的一第一端电性耦接一第1输出节点，所述第一群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于1且小于144。
4.如权利要求2所述的解决电磁干扰讯号的电路，其特征在于，所述第二群体单元的一第一端电性耦接一第144输出节点，所述第二群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于144且小于288。
5.如权利要求2所述的解决电磁干扰讯号的电路，其特征在于，所述第三群体单元的一第一端电性耦接一第288输出节点，所述第三群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于288且小于432。
6.如权利要求2所述的解决电磁干扰讯号的电路，其特征在于，所述第四群体单元的一第一端电性耦接一第432输出节点，所述第四群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于432且小于576。
7.如权利要求2所述的解决电磁干扰讯号的电路，其特征在于，所述第五群体单元的一第一端电性耦接一第576输出节点，所述第五群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于576且小于720。
8.如权利要求2所述的解决电磁干扰讯号的电路，其特征在于，所述第六群体单元的一第一端电性耦接一第720输出节点，所述第六群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于720且小于864。
9.如权利要求2所述的解决电磁干扰讯号的电路，其特征在于，所述第七群体单元的一第一端电性耦接一第864输出节点，所述第七群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于864且小于1008。
10.如权利要求2所述的解决电磁干扰讯号的电路，其特征在于，所述第八群体单元的一第一端电性耦接一第1008输出节点，所述第八群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于1008且小于1152；所述第九群体单元的一第一端电性耦接一第1152输出节点，所述第九群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于1152且小于1296；所述第十群体单元的一第一端电性耦接一第1296输出节点，所述第十群体单元的一第N+1端电性耦接一第N+1输出节点，N为大于等于1296且小于1440。
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