JPH0289373A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体に関し、特に基準電圧（電源、接地）に
ノイズが発生する事による特性劣化を防止して高速動作
を実現する半導体メモリに関する。

［従来の技術］ 従来、この種の半導体メモリは、半導体メモリと一緒に
用いられるＣＰＵ　（マイクロプロセッサ−）の出力数
と同じ製品使用で決定する出力ビツト数に対応して出力
ビツト数と同数のメモリセルを同時に読み出す様に構成
される。この出力ビツト数は１ビツト、４ビツト、８ビ
ツト、１６ビツトといろいろ存在するが、−船釣には８
ビツトマイコンと対応して８ビツト出力が大部分を占め
ている。ここでは８ビツト出力の例を説明する。

第４図は上述の使用を実現するＥＰＲＯＭ半導体メモリ
の例を示す回路図である。同図において半導体メモリは
デコーダ出力×ｉをゲート入力とするＥＰＲＯＭメモリ
セルＭＯの情報を読み出すセンスアンプＳＡＯをＭＯの
ドレインに接続し、ＳＡＯの出力ＳＯを反転器ＩＯによ
って反転する出力ＢＯをゲート入力とするＰ−チャンネ
ル絶縁ゲート電界効果トランジスタＰＯ１およびＮ−チ
ャンネル絶縁ゲート電界効果トランジスタＮＯで構成さ
れる出力回路とその出力が外部端子００よりなる回路部
ＡＯを８個（ＡＯ−Ａ？”）設ける。

第８個目の回路部Ａ７を説明すると、Ｘｉを同じくゲー
ト入力とするメモリセルＭ？、センスアンプＳＡ７．Ｓ
７，１７，０７によって構成され、電源ＶＣＣ（＋５Ｖ
）を半導体基板上にアルミ電極でＰＯ，Ｒ７のソースに
配線接続し、同様に基準電位ＶＳ　（ＯＶ）をアルミ配
線でＮＯ，Ｓ７のソースおよびメモリセルＭＯ，Ｍ７の
ソースを共通接続する。

ここでセンスアンプＳＡＯ，ＳＡ７及び反転器Ｔｏ、Ｉ
７は電源及び基準電位に接続されて構成される。ここで
電源側のアルミ配線のボンディングワイヤの抵抗および
アルミ配線抵抗等の寄生抵抗をＲＣとし、ボンディング
ワイヤおよびパッケージの自己インダクタンスＬＣとし
ＶＣＣとＰＯ２Ｒ７のソース節点ＶＣＣｒとの間に等価
的に接続する。また接地電位側のアルミ配線のボンディ
ングワイヤの抵抗およびアルミ配線抵抗等の寄生抵抗を
Ｒ３とし、ボンディングワイヤおよびパッケージの自己
インダクタンスＬＳとし等価的に■ＳとＮＯ，Ｓ７．Ｍ
Ｏ，Ｓ７のソース共通接続点との間に接続する。

第５図は上記のメモリの動作を示すタイミングチャート
である。まずＸｉを低レベルから高レベルにしてメモリ
セルＭＯ〜Ｍ７（８個）選択する。

この時ＭＯ〜Ｍ６はオフピット、Ｓ７はオンピットであ
るとする。またＭＯ−Ｓ６についてはＭＯを代表して説
明する。このＭＯ−Ｓ７の情報に従ってＢＯは低レベル
を）ら高レベル、Ｓ７は高レベルから低レベルに変化す
る。ＢＯが高レベルになることによってＰＯはオフ、Ｎ
Ｏはオンになり出力ＯＯは高レベルから低レベルに放電
する。この時の放電スピードはＮＯのｇｍによって決定
される。同様にＳ７が低レベルになることによってＲ７
はオン、Ｓ７はオフになり出力０７は低レベルから高レ
ベルに充電する。この時の充電スピードはＲ７のｇｍに
よって決定される。これは高レベルとして必要な出力電
圧ＶＨにするために蓄積しなければならない電荷量Ｑを
トランジスタＰ７の電流値Ｉて充電するためて、この時
の充電時間ｔは次式で表される。

Ｑ＝ＶＨＸＣＬ＝Ｉ　−ｔ ■＃β（ＶＣＣ−ＶＴＰ）ＸＶＣＣ １＝ ■ ここで、ＣＬ：負荷容量、 ＶＴＰ：　Ｌ／きい値電圧、 ｖＨ：出力電圧（高レベル）、 β：トランジスタのｇｍ、 この式より高速化を要求され充電時間を短くするには、
トランジスタのｇｍを大きくして電流を大きくする必要
がある。しかし電流を大きくすると次の弊害が生じる危
険性が出てくる。すなわちＶＣＣから流出する電’＜Ｆ
Ｚ　Ｉ　ＣＣは■と同して、この時の半導体基板上のア
ルミ配線での基準電圧■ＣＣ−ｒはＩＣＣＸＲＣの電位
分降下する。この時のＲＣはワイヤー抵抗及びアルミ配
線抵抗の総和である。ＶＣＣ−ｒの電位降下はＲＣによ
る分のほかに自己インダクタンスＬＣによっても生じる
。自己インダクタンスＬＣによる電位降下はＬ・ｄＩＣ
Ｃ／ｄｔ、で表され、ＩＣＣの時間的に増加する加速度
が大きいほど大きい。更にインダクタンス成分によりｄ
ＩＣＣ／ｄｔが大きくなった後、ＩＣＣが定常化し、ｄ
ｌｃｃ／ｄｔが０になるとＶＣＣ−ｒは降下した後、反
動的に大きくなり振動する（第５図）。このように電源
ＶＣＣ−ｒが振動することにより、０７はＯＶから上昇
し、次に一旦降下し再び上昇する。このような経過から
出力０７のスピードは結果的に遅くなる。以上のように
高速化を実現するために出力回路の電流を増加させスピ
ードを速くしようとすると、アルミ配線の電源電位が変
動し結果的にはかえって遅くなってしまうという現象が
発生する。したがって高速動作を実現する半導体メモリ
を開発することは非常に困難であった。

［発明が解決しようとする問題点］ 上述した従来の半導体メモリは高速性を実現するために
出力回路の高速化を図ると、最終段のＮチャンネル及び
Ｐチャンネルトランジスタのｇｍを大きくしなければな
らないが、この反面充放電時に流れる電流によりアルミ
配線上の電源または接地が変動し、これをアルミ配線で
共通接続しているセンスアンプ回路やメモリセルの電源
または接地も同様に変動し誤動作を起こす。

したがって高速化が容易に実現できないという欠点があ
る。特に最近はメモリの大容量化、高密度化による素子
の微細化のためメモリセルのｇｍが小さくなり、メモリ
セルの安定な読み出しを実現するためセンスアンプのゲ
インを大きくしなければならない。ゲインを大きくする
と微小の電源、接地電圧の変動によってセンスアンプが
誤動作しやすくなるという欠点がある。

ざらにＥＰＲＯＭやマスクＲＯＭはマイクロプロセッサ
−の多ビット化に沿って多ビット化が促進されている。

これにともない充・放電電流の合計も大きくなり電源、
接地電位の変動が更に大きくなる。以上のように高速化
を実現するためには最終段のトランジスタのｇｍを大き
くしなければならない反面、アルミ配線の基準電圧にノ
イズを発生する原因でもあるため、高速で安定な半導体
メモリを実現できないという欠点があった。

本発明の目的は出力端子と電源との間に設けるトランジ
スタを分割し、それぞれのトランジスタのゲートに入力
される信号の一方を遅延回路を介して遅延させ、電流増
加１１ｄｉ／ｄｔを低減し、自己インダクタンスによる
電源の変動を抑制するとともに電荷量５Ｉｄｔを低減さ
せず高速性を保ち上記欠点を改善した半導体メモリを提
供することにある。

［発明の従来技術に対する相違点コ 上述した従来の半導体メモリに対し、本発明は出力トラ
ンジスタを分割し、一方の出力トランジスタの入力信号
を遅延させる手段を設は電源電流の増加量を抑制させる
という相違点を有する。

［問題点を解決するための手段］ 本発明の半導体は絶縁ゲート電界効果トランジスタを素
子とするメモリセルと前記メモリセルの読み出しセンス
アンプ回路と、前記センスアンプ回路出力を入力とする
出力回路と出力端子を具備し、前記出力端子と電源との
間に設けた第１の絶縁ゲート電界効果トランジスタと前
記出力端子と接地電位との間に設けた第２の絶縁ゲート
電界効果トランジスタのゲートを共通接続し、前記出力
回路出力に接続し、前記センスアンプ回路出力を入力と
する偶数段の反転器と、前記反転器出力と前記センスア
ンプ回路出力をそれぞれ入力とする２入力論理回路で構
成される遅延回路を有し、前記遅延回路の出力をゲート
とする前記出力端子と電源との間に設ける第３の絶縁ゲ
ート電界効果トランジスタによって構成される。

［実施例コ 次に本発明の実施例について図面を参照して説明する。

第１図は本発明の第１実施例を示す回路図である。同図
において半導体メモリはメモリセルＭＯとメモリセルの
読み出し回路（センスアンプ）ＳＡＯ及び反転器ＩＯと
ＰＯ，Ｎｏで反転器（インバータ）を構成する出力回路
と出力端子ＯＯとＳＡＯの出力ＳＯを入力とする２段の
反転器ＩＡＯ。

ＩＢＯとこの２段の反転器の出力ＥＯとＳＯを入力とす
る２入力論理回路＝２ＮＡＮＤ回路ＮＡＯとこのＮＡＯ
の出力ＦＯをゲート入力とするＰチャンネルトランジス
タＰｂＯで構成される回路部ＡＯを複数個（ＡＯ〜Ａ７
）有する。

第２図は上記の半導体メモリの動作を示すタイミング・
チャートである。まずＸｉを低レベルから高レベルにし
てメモリセルＭＯ〜Ｍ７（８個）を選択する。この時Ｍ
Ｏ−Ｍ６はオフピット、Ｍ７はオンピットであるとする
。このＭＯ＝Ｍ７の情報に従ってＳＯ〜Ｓ６は高レベル
から低レベル、Ｓ７は低レベルから高レベルに変化する
。この反転信号であるＢＯ〜Ｂ６は低レベルから高レベ
ル、Ｓ７は高レベルから低レベルに変化する。ＢＯ〜Ｂ
６が高レベルになることによりＰＯ〜Ｐ６はオフ、ＮＯ
〜Ｎ６はオンになる。ＦＯ〜Ｆ６はＳＯ〜Ｓ６が低レベ
ルになることによりＥＯ−Ｓ７のデータに依存せず高レ
ベルになり、これによりＰｂｏ−Ｐｂ６はオフになる。

ＰＯ〜Ｐ６、ＰｂＯ〜ＰｂＯ〜Ｐｂ６はオフ、Ｎｏ−Ｎ
６はオンになることにより出力ＯＯ〜０６は高レベルか
ら低レベルに放電する。次に出力０７について述べる。

従来例でＳ７を６００１５て設計していたとすると本実
施例ではＳ７は３００１５、Ｐｂ７は３００１５に設計
する。Ｓ７が低レベルになることによりＳ７はオン、Ｎ
７はオフになり出力Ｏ７は低レベルから高レベルに放電
する。この時の充電電流はＳ７のｇｍを従来の１／２に
設定されているため１／２になり、ｄｉ／ｄｔも１／２
になる。

Ｐｂ７はＳ７が低レベルになるまでの期間オフであり、
Ｓ７とＳ７の低レベルになる時間差はＩＡ７、ＩＢ７の
スイッチングスピードによフて決定され、容易に設定で
きる。Ｓ７が低レベルになることによりＰｂ７はオンに
なりＳ７．Ｐｂ７が同時にオンして、この時の充電電流
は従来通りになる。Ｓ７が低レベルになるＰｂ７がオン
するときにはＳ７のｄｊ／ｄｔは急速に０に近づいてお
り、Ｐｂ７がオンしてｄ　ｉ／ｄ　ｔが大きくなっても
総ｄ　ｉ／ｄ　ｔは従来の１／２になる。このようにし
てｄ　ｉ／ｄ　ｔを小さくすることによりＶＣＣ−ｒの
変動が小さくなり誤動作が起こり難くなる。

第３図は本発明の第２実施例の回路図である。

同図において半導体メモリは遅延回路を２種類設け、Ｐ
チャンネルトランジスタの分割を３つにすることによっ
てｄｊ／ｄｔを更に減少することができ、電源電圧の変
動を抑制し、誤動作を防止する効果は更に大きくなると
いう利点がある。

ＳＡＯ〜ＳＡ７・・・・・・読み出し回路、［発明の効
果］ 以上説明したように本発明は、出力端子と電源との間に
トランジスタを設け、このゲート電圧を高レベルから低
しベルζこ変化するときのみ遅延する回路を設けること
により、電源電流の増加度ｄｉ／ｄｔを小さくし、半導
体基板上の基準電圧配線の変動を抑えることができる効
果がある。また上記のようにして高速動作の半導体メモ
リを実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例の回路図、第２図は第１実
施例の回路動作を示すタイミングチャート、第３図は本
発明の第２実施例の回路図、第４図は従来の回路図、第
５図は従来の回路の動作を示すタイミングチャートであ
る。 ＰＯ〜Ｐ７．ＰｂＯ〜Ｐ　ｂ　７゜ ＰＣＯ〜ＰＣ７，ＮＯ〜Ｎ７・・・トランジスタ、００
〜０７・・・・・・・・・出力端子、ＡＯ−Ａ７・・・
・・・　・・・回路部、ＮＡＯ〜ＮＡ７゜ ＮＢＯ〜ＮＢ７・・・・・・２入力ＮＡＮＤ回路、ＩＡ
Ｏ〜ＩＡ７．　　ＩＢＯ−ＩＢ？。 ＩＣＯ〜Ｉｃｅ、　　ＩＤＯ〜Ｉ　Ｄ　７゜ＩＯ〜エフ
・φ・・・令・舎・・φ反転器。

Claims (1)

【特許請求の範囲】
1. 絶縁ゲート電界効果トランジスタを素子とするメモリセ
   ルと、前記メモリセルの読み出しセンスアンプ回路と、
   前記センスアンプ回路出力を入力とする出力回路と、出
   力端子とを具備し、前記出力端子と電源との間に設けら
   れた第１の絶縁ゲート電界効果トランジスタと前記出力
   端子と接地電位との間に設けた第２の絶縁ゲート電界効
   果トランジスタを有し、前記第１及び第２の絶縁ゲート
   電界効果トランジスタのゲートを共通接続し、前記出力
   回路出力に接続される半導体装置において、前記センス
   アンプ回路出力を入力とする偶数段の反転器と、前記反
   転器出力と前記センスアンプ回路出力をそれぞれ入力と
   する２入力論理回路で構成される遅延回路を有し、前記
   遅延回路の出力をゲートとする前記出力端子と電源との
   間に設ける第３の絶縁ゲート電界効果トランジスタを有
   することを特徴とする半導体メモリ。