JPS6066520A - 半導体回路 - Google Patents
半導体回路Info
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- JPS6066520A JPS6066520A JP58174112A JP17411283A JPS6066520A JP S6066520 A JPS6066520 A JP S6066520A JP 58174112 A JP58174112 A JP 58174112A JP 17411283 A JP17411283 A JP 17411283A JP S6066520 A JPS6066520 A JP S6066520A
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- transistor
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- drain
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、半導体メモリなどの大規模集積回路装置に
使用される半導体回路に関する。
使用される半導体回路に関する。
（従来技術）
第１図に従来の半導体回路の一例として相補型ＭＯＳイ
ンバータを示す。なお、ここで用いられるトランジスタ
はすべてエンハンスメント型電界効果トランジスタであ
り、矢印がＰ−）側に向いているものはＮタイプ、反対
のものはＰタイｆを表わす。インバータはトランジスタ
ＴＩ、Ｔ２Ｊ：り成り、出力点Ｂは入力点Ａの情報のレ
ベルを反転して出力する。
ンバータを示す。なお、ここで用いられるトランジスタ
はすべてエンハンスメント型電界効果トランジスタであ
り、矢印がＰ−）側に向いているものはＮタイプ、反対
のものはＰタイｆを表わす。インバータはトランジスタ
ＴＩ、Ｔ２Ｊ：り成り、出力点Ｂは入力点Ａの情報のレ
ベルを反転して出力する。
現在、半導体集積回路などで構成される電子機器に一般
に使用されている電源電圧は５ｖであり、したがって集
積回路を構成するトランジスタも５Ｖで駆動されること
になる。
に使用されている電源電圧は５ｖであり、したがって集
積回路を構成するトランジスタも５Ｖで駆動されること
になる。
しかしながら、半導体回路装置の藁集積化にともない、
ＭＯＳ）ランソスタ素子の微測化が進むと、これまでに
問題とならなかった諸物理現象がトランジスタ・デバイ
スの特性に悪い影響を及はすようになる。
ＭＯＳ）ランソスタ素子の微測化が進むと、これまでに
問題とならなかった諸物理現象がトランジスタ・デバイ
スの特性に悪い影響を及はすようになる。
たとえば、いま、第１図のインパーク回路の人力点Ａが
Ｌ（接地）レベルとすると、トランジスタＴ１がオンし
、ｉた、トランジスタＴ２がオフし、出力点ＢはＨ（電
源電圧、たとえば５Ｖ）レベルとなる。
Ｌ（接地）レベルとすると、トランジスタＴ１がオンし
、ｉた、トランジスタＴ２がオフし、出力点ＢはＨ（電
源電圧、たとえば５Ｖ）レベルとなる。
このとき、オフしているトランジスタＴ２のソース・ド
レイン間に社、電源電圧と接地電圧との差分が直接印加
されることになり、トランジスタの微細化にともない、
耐圧の低下、パンチスル−現象などを生じさせる。
レイン間に社、電源電圧と接地電圧との差分が直接印加
されることになり、トランジスタの微細化にともない、
耐圧の低下、パンチスル−現象などを生じさせる。
また、入力点ＡがＨ（電源電圧、たとえば５Ｖ）レベル
のときも同様にトランジスタＴ１のソース番ドレイン間
に電源電圧と接地電圧との差分が印加され、同様に耐圧
の低下、パンチスルー現象などを生じさせることになる
。
のときも同様にトランジスタＴ１のソース番ドレイン間
に電源電圧と接地電圧との差分が印加され、同様に耐圧
の低下、パンチスルー現象などを生じさせることになる
。
これらの影響を防ぐための一つの手段として電源電圧を
低下させることが考えられている。
低下させることが考えられている。
しかしながら、システム側において従来からのＴＴＬレ
ベルを保証しなければならないことや、電源の種類を増
やしたくないなどの理由により、電源電圧は５ｖに制約
されているのが現状である。
ベルを保証しなければならないことや、電源の種類を増
やしたくないなどの理由により、電源電圧は５ｖに制約
されているのが現状である。
したがって、外部電源電圧は従来の５ｖのままに保ち半
導体回路装置の中で、上述したような物理現象が影響を
及はさない程度の電圧で内部回路を駆動させる新たな半
導体回路の駆動方式が必要と々る。
導体回路装置の中で、上述したような物理現象が影響を
及はさない程度の電圧で内部回路を駆動させる新たな半
導体回路の駆動方式が必要と々る。
（発明の目的）
この発明は、上記の点に鑑みなされたもので、従来の電
源電圧を使用しながら半導体回路の実質的にトランジス
タのソース・ドレイン間の電圧を減少させることのでき
る半導体回路を提供することを目白りとする。
源電圧を使用しながら半導体回路の実質的にトランジス
タのソース・ドレイン間の電圧を減少させることのでき
る半導体回路を提供することを目白りとする。
（発明の構成）
この発明の半導体回路は、相補型ＭＯＳイン・ｆ−夕の
少なくとも一端に出力点の期待レベルに合わせてこの相
補型ＭＯＳインバータのオフしているトランジスタのソ
ース囃ドレイン間の印加電圧を制御する回路を接続した
ものである。
少なくとも一端に出力点の期待レベルに合わせてこの相
補型ＭＯＳインバータのオフしているトランジスタのソ
ース囃ドレイン間の印加電圧を制御する回路を接続した
ものである。
（実施例）
以下、この発明の半導体回路の実施例について図面に基
づき説明する。第２図はその第１の実施例の回路図でお
る。この第２図において、第１図と同一部分には同一符
号を付して述べることにする。
づき説明する。第２図はその第１の実施例の回路図でお
る。この第２図において、第１図と同一部分には同一符
号を付して述べることにする。
この第１の実施例では、第１図のインノ々−夕に新たに
トランジスタＴ３とＴ４ 、Ｔ５とｒ６とによる供給電
圧制御用として付加したものである。
トランジスタＴ３とＴ４ 、Ｔ５とｒ６とによる供給電
圧制御用として付加したものである。
すなわち、トランジスタＴｌ、Ｔ３．Ｔ６はＰチャネル
トランジスタ、また、トランジスタＴ２゜Ｔ４．Ｔ５は
Ｎチャネルトランジスタである。
トランジスタ、また、トランジスタＴ２゜Ｔ４．Ｔ５は
Ｎチャネルトランジスタである。
トランジスタＴ１〜Ｔ６のダートは入力点Ａに接続され
、トランジスタＴ１とＴ４のドレインは電源に接続され
、トランジスタＴ５とＴ６のソースは接地されている。
、トランジスタＴ１とＴ４のドレインは電源に接続され
、トランジスタＴ５とＴ６のソースは接地されている。
トランジスタＴ３とＴ４のソースはトランジスタＴ１の
ドレインに接続され、トランジスタＴ１のソースとトラ
ンジスタＴ２のドレインは出力点Ｂに接続され、トラン
ジスタＴ２のソースはトランジスタＴ５．Ｔ６のドレイ
ンに接続されている。
ドレインに接続され、トランジスタＴ１のソースとトラ
ンジスタＴ２のドレインは出力点Ｂに接続され、トラン
ジスタＴ２のソースはトランジスタＴ５．Ｔ６のドレイ
ンに接続されている。
このように構成された半導体回路において、いまインバ
ータ回路への入力点ＡのレベルがＬ（接地）レベルとす
ると、トランジスタＴ３．ＴＩがオンし、１トランソス
タＴ２．Ｔ５およびＴ４がオフとなρ、出力点Ｂにはト
ランジスタＴ３．Ｔｌ全通して電源電圧レベル（たとえ
ば５Ｖ）が出力される。
ータ回路への入力点ＡのレベルがＬ（接地）レベルとす
ると、トランジスタＴ３．ＴＩがオンし、１トランソス
タＴ２．Ｔ５およびＴ４がオフとなρ、出力点Ｂにはト
ランジスタＴ３．Ｔｌ全通して電源電圧レベル（たとえ
ば５Ｖ）が出力される。
このとき、ＰチャネルトランソスタＴ６は飽和領域でオ
ンしているためトランジスタＴ６とＴ２＋ ＋？＋、ｗ
ｙ ＪＪｌ、、、ｂ 八Ｉ＋ Ｌ ３ ＋／ −＋ｙ
−ｚ Ｊ ｍ ｃ ｔｒ＋ ｈ謹ｋ ｌ ゴ］脣圧より
しきい値Ｉ ＶＴＰ ｌ だけ低い電圧に保持される。
ンしているためトランジスタＴ６とＴ２＋ ＋？＋、ｗ
ｙ ＪＪｌ、、、ｂ 八Ｉ＋ Ｌ ３ ＋／ −＋ｙ
−ｚ Ｊ ｍ ｃ ｔｒ＋ ｈ謹ｋ ｌ ゴ］脣圧より
しきい値Ｉ ＶＴＰ ｌ だけ低い電圧に保持される。
したがって、オンしているトランジスタＴ２のソース・
ドレイン間には電源電圧とトランジスタＴ２のダート電
圧よ、Ｑ Ｉ ＶＴＰ ＋ だけ低い電圧との差分が印
加されることになる。
ドレイン間には電源電圧とトランジスタＴ２のダート電
圧よ、Ｑ Ｉ ＶＴＰ ＋ だけ低い電圧との差分が印
加されることになる。
一方インパータ回路への入力点Ａのレベルが■（電源電
圧、たとえば５Ｖ）レベルとすると、今度はトランジス
タＴ２．Ｔ５がオンし、トランジスタＴ３．ＴＩおよび
Ｔ６がオフと々り、出力点Ｂには接地レベルが出力され
る。
圧、たとえば５Ｖ）レベルとすると、今度はトランジス
タＴ２．Ｔ５がオンし、トランジスタＴ３．ＴＩおよび
Ｔ６がオフと々り、出力点Ｂには接地レベルが出力され
る。
このとき、ＮチャネルトランソスタＴ４は飽和領域でオ
ンしているため、トランジスタＴ１とＴ４との接地点Ｐ
はＰ−）入力電圧よりトランジスタＴ４のしきい値Ｉ
ＶＴＮ ｌ だけ低い電圧に保持される。
ンしているため、トランジスタＴ１とＴ４との接地点Ｐ
はＰ−）入力電圧よりトランジスタＴ４のしきい値Ｉ
ＶＴＮ ｌ だけ低い電圧に保持される。
したがって、オフしているトランジスタＴＩのソース・
ドレイン間には電源電圧とトランジスタＴ４のダート電
圧よ５＋ｖＴＮ＋ だけ低い電圧との差分が印加される
ことになる。
ドレイン間には電源電圧とトランジスタＴ４のダート電
圧よ５＋ｖＴＮ＋ だけ低い電圧との差分が印加される
ことになる。
以上説明したように、この発明による第１の実施例では
、インバータを構成する半導体回路の両端に入力点Ａの
情報ツーなわち、出力点Ｂの期待レベルに合わせインバ
ータ回路内のオフしているトランジスタのソース・ドレ
イン間への印力０電圧を制御し、レベルダウンする回路
を持っているため、上記半導体回路内には、ソース・ド
レイン間に電源電圧と接地電圧の電位差が直接印加する
トランジスタは存在せず、トランジスタの微細化にとも
なうソース・ドレイン耐圧の低下、パンテスルニ現象な
どのトランジスタ特性を劣化させる諸現象を回避するこ
とができる。
、インバータを構成する半導体回路の両端に入力点Ａの
情報ツーなわち、出力点Ｂの期待レベルに合わせインバ
ータ回路内のオフしているトランジスタのソース・ドレ
イン間への印力０電圧を制御し、レベルダウンする回路
を持っているため、上記半導体回路内には、ソース・ド
レイン間に電源電圧と接地電圧の電位差が直接印加する
トランジスタは存在せず、トランジスタの微細化にとも
なうソース・ドレイン耐圧の低下、パンテスルニ現象な
どのトランジスタ特性を劣化させる諸現象を回避するこ
とができる。
第１の実施例ではインバータを構成する一つの半導体回
路の両端に電圧制御回路を持ち、入力点Ａの情報により
制御されているが、電圧制御回路は各インバータごとに
持つ必要もなく、また制御のだめの信号も入力信号に限
定されない。
路の両端に電圧制御回路を持ち、入力点Ａの情報により
制御されているが、電圧制御回路は各インバータごとに
持つ必要もなく、また制御のだめの信号も入力信号に限
定されない。
第３図は多段のインバータ回路に対する第２の実施例で
ある。インバータ１はトランジスタＴＩ。
ある。インバータ１はトランジスタＴＩ。
Ｔ２から底り、インバータ２はトランジスタＴ７゜Ｔ８
かう底り、インバータ３はトランジスタＴ１３゜Ｔ１４
から成夛、インバータ４はトランジスタＴ１５、Ｔ１６
から底シ、トランジスタＴ３．Ｔ４゜Ｔ５．Ｔ６はイン
バータ１，３に対する電圧制御回路を構成し、トランジ
スタＴ９ 、 ＴＩ Ｏ、ＴＪｌ。
かう底り、インバータ３はトランジスタＴ１３゜Ｔ１４
から成夛、インバータ４はトランジスタＴ１５、Ｔ１６
から底シ、トランジスタＴ３．Ｔ４゜Ｔ５．Ｔ６はイン
バータ１，３に対する電圧制御回路を構成し、トランジ
スタＴ９ 、 ＴＩ Ｏ、ＴＪｌ。
Ｔ１２はインバータ２．４に対する電圧制御回路を構成
する。
する。
動作原理は第１の実施例と同じであり、インバータ１，
３の出力点Ｂ、ＤがＨレベルのとき、すなわちインバー
タ２．４の出力点Ｃ，ＥがＬレベルのとき、オフとなる
トランジスタＴ２ 、 Ｔ７ 。
３の出力点Ｂ、ＤがＨレベルのとき、すなわちインバー
タ２．４の出力点Ｃ，ＥがＬレベルのとき、オフとなる
トランジスタＴ２ 、 Ｔ７ 。
Ｔ１４ 、Ｔ１５のソースΦドレイン間には電源′電圧
と、トランジスタＴ６あるいはＴ１００ケ９−ト入力電
圧よりしきい値だけ低い電圧との差分が印加される。
と、トランジスタＴ６あるいはＴ１００ケ９−ト入力電
圧よりしきい値だけ低い電圧との差分が印加される。
また、インバータ１，３の出力点Ｂ、ＤがＬレベルのと
き、すなわちインバータ２．４の出力点Ｃ，ＥがＨレベ
ルのとき、オフとなるトランジスタＴＩ 、Ｔ８ 、Ｔ
１３ 、Ｔ１６のソース・ドレイン間には電源電圧とト
ランジスタＴ４．Ｔ１２のゲート入力電圧よりしきい値
だけ低い電圧との差分が印加されることとなる。
き、すなわちインバータ２．４の出力点Ｃ，ＥがＨレベ
ルのとき、オフとなるトランジスタＴＩ 、Ｔ８ 、Ｔ
１３ 、Ｔ１６のソース・ドレイン間には電源電圧とト
ランジスタＴ４．Ｔ１２のゲート入力電圧よりしきい値
だけ低い電圧との差分が印加されることとなる。
この第２の実施例において、インバータ１，３に対する
電圧制御回路を構成するトランジスタＴ３〜Ｔ６に対し
ては、インバータ１，３の入力点Ａ、Ｃが制御信号とし
て入力し、インバータ２゜４に対する電圧制御回路を構
成するトランジスタＴ９〜Ｔ１２に対してはインバータ
２，４の入力点Ｂ、Ｄが制御信号として入力している。
電圧制御回路を構成するトランジスタＴ３〜Ｔ６に対し
ては、インバータ１，３の入力点Ａ、Ｃが制御信号とし
て入力し、インバータ２゜４に対する電圧制御回路を構
成するトランジスタＴ９〜Ｔ１２に対してはインバータ
２，４の入力点Ｂ、Ｄが制御信号として入力している。
また、第１の実施例では、インバータを構成する半導体
回路の両端の電圧制御回路をＰチャネルトランヅスタと
Ｎチャネルトランジスタとで構成しているが、この電圧
制御回路もまた第１の実施例に限定されるものではない
。
回路の両端の電圧制御回路をＰチャネルトランヅスタと
Ｎチャネルトランジスタとで構成しているが、この電圧
制御回路もまた第１の実施例に限定されるものではない
。
第４図は電源電圧側の電圧制御回路の一つをダイオード
で構成した例である。トランジスタＴ３およびダイオー
ドＤ４はインバータ回路を構成するトランジスｊＩＴ１
．Ｔ２への電源電圧側からの電圧制御回路を構成する。
で構成した例である。トランジスタＴ３およびダイオー
ドＤ４はインバータ回路を構成するトランジスｊＩＴ１
．Ｔ２への電源電圧側からの電圧制御回路を構成する。
また、トランジスタＴ５ 、 ’ｒ ６は接地電圧側か
らの電圧制御回路を構成する。
らの電圧制御回路を構成する。
第４図に示されたインバータ回路の入力点Ａのレベルが
Ｈ（電源電圧たとえば５Ｖ）レベルとすると、トランジ
スタＴＩ、Ｔ３がオフするが、ダイオードＤ４によシト
ランジスタＴＩとダイオードＤ４との接続点Ｐが電源電
圧よりダイオードＤ４のＶＦ分だけ低下し、したがって
、オフしているトランジスタＴ１のソース・ドレイン間
には電源電圧よＪ −Ｉ ＶＦ ｌだけ低い電位差が印
加されることになる。
Ｈ（電源電圧たとえば５Ｖ）レベルとすると、トランジ
スタＴＩ、Ｔ３がオフするが、ダイオードＤ４によシト
ランジスタＴＩとダイオードＤ４との接続点Ｐが電源電
圧よりダイオードＤ４のＶＦ分だけ低下し、したがって
、オフしているトランジスタＴ１のソース・ドレイン間
には電源電圧よＪ −Ｉ ＶＦ ｌだけ低い電位差が印
加されることになる。
ここで、レベルシフトのためのダイオードは一つだけで
なくともよく、多段になる程より低い電位差の印力口が
可能となる。
なくともよく、多段になる程より低い電位差の印力口が
可能となる。
（発明の効果〕
以上のように、この発明の半導体回路によれば、従来の
電源電圧を半導体回路に供給しながら、内部のインバー
タの両端に電源電圧を制御する回路を接続し、オフして
いる側のトランジスタのソース◆ドレイン間の印加電圧
を制御するようにしたので、実質的にトランジスタのソ
ース・ドレイン間の印加電圧を減少させることができ、
トランジスタの微細化にともなうソース・ドレイン間の
耐圧の低下およびパンチスルー現象などのトランジスタ
特性の劣化全防止できる。
電源電圧を半導体回路に供給しながら、内部のインバー
タの両端に電源電圧を制御する回路を接続し、オフして
いる側のトランジスタのソース◆ドレイン間の印加電圧
を制御するようにしたので、実質的にトランジスタのソ
ース・ドレイン間の印加電圧を減少させることができ、
トランジスタの微細化にともなうソース・ドレイン間の
耐圧の低下およびパンチスルー現象などのトランジスタ
特性の劣化全防止できる。
これにともない、高集積化および微細化をめざす大容量
半導体メモリや大容量論理回路内の半導体回路の電源駆
動方式として使用することができる。
半導体メモリや大容量論理回路内の半導体回路の電源駆
動方式として使用することができる。
第１図は従来のインバータ回路を示す回路図、第２図は
この発明の半導体回路の第１の実施例を示す回路図、第
３図および第４図はそれぞれこの発明の半導体回路の他
の実施例を示す回路図である。 １〜４・・・インバータ、Ｔ１〜Ｔ１６・・・トランジ
スタ、Ｄ４・・・ダイオード。 手続補正書 昭和５！］年６月１２日 特許庁長官若 杉 和 夫殿 ■、事件の表示 昭和５８年 特 許 願第１７４１１２ 号２、発明の
名称 半導体回路 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、油止命令の１丁１刊 昭和 年 月 日（自発）６
．６０正の対象 明細１．０特許請求の範囲および発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細書の［２％許請求の範囲Ｊ全別紙の通り訂正す
る。 ２）明＃Ｉ］豊４頁６行Ｆ夕の少なくともｊを［りの電
源側の少なくとも」と訂正する。 ３）同１０頁９行「−」？削除する。 ２、特許請求の範囲
この発明の半導体回路の第１の実施例を示す回路図、第
３図および第４図はそれぞれこの発明の半導体回路の他
の実施例を示す回路図である。 １〜４・・・インバータ、Ｔ１〜Ｔ１６・・・トランジ
スタ、Ｄ４・・・ダイオード。 手続補正書 昭和５！］年６月１２日 特許庁長官若 杉 和 夫殿 ■、事件の表示 昭和５８年 特 許 願第１７４１１２ 号２、発明の
名称 半導体回路 ３、補正をする者 事件との関係 特 許 出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、油止命令の１丁１刊 昭和 年 月 日（自発）６
．６０正の対象 明細１．０特許請求の範囲および発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７ 補正の内容 １）明細書の［２％許請求の範囲Ｊ全別紙の通り訂正す
る。 ２）明＃Ｉ］豊４頁６行Ｆ夕の少なくともｊを［りの電
源側の少なくとも」と訂正する。 ３）同１０頁９行「−」？削除する。 ２、特許請求の範囲
Claims (1)
- 相補型ＭＯＳインバータの少なくとも一端に出力点の期
待レベルに合わせてこの相補型ＭＯＳインバータのオフ
しているトランジスタのソース・ドレイン間の印加電圧
を制御する回路を接続してなる半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174112A JPS6066520A (ja) | 1983-09-22 | 1983-09-22 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58174112A JPS6066520A (ja) | 1983-09-22 | 1983-09-22 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066520A true JPS6066520A (ja) | 1985-04-16 |
Family
ID=15972848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58174112A Pending JPS6066520A (ja) | 1983-09-22 | 1983-09-22 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066520A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4785203A (en) * | 1986-03-20 | 1988-11-15 | Kabushiki Kaisha Toshiba | Buffer circuit having decreased current consumption |
| JPH05145215A (ja) * | 1991-11-19 | 1993-06-11 | Taiyo Yuden Co Ltd | プリント配線板用部品位置決めマークの形成法 |
| JPH06291431A (ja) * | 1993-04-01 | 1994-10-18 | Nec Corp | 印刷配線板 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51123533A (en) * | 1975-04-21 | 1976-10-28 | Fujitsu Ltd | Transistor circuit |
| JPS5478069A (en) * | 1977-12-03 | 1979-06-21 | Nec Corp | Dual complementary mos transistor circuit |
-
1983
- 1983-09-22 JP JP58174112A patent/JPS6066520A/ja active Pending
Patent Citations (2)
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| JPH05145215A (ja) * | 1991-11-19 | 1993-06-11 | Taiyo Yuden Co Ltd | プリント配線板用部品位置決めマークの形成法 |
| JPH06291431A (ja) * | 1993-04-01 | 1994-10-18 | Nec Corp | 印刷配線板 |
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