JP2824780B2 - 論理回路 - Google Patents

論理回路

Info

Publication number
JP2824780B2
JP2824780B2 JP1097763A JP9776389A JP2824780B2 JP 2824780 B2 JP2824780 B2 JP 2824780B2 JP 1097763 A JP1097763 A JP 1097763A JP 9776389 A JP9776389 A JP 9776389A JP 2824780 B2 JP2824780 B2 JP 2824780B2
Authority
JP
Japan
Prior art keywords
current
logic circuit
current switching
threshold
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1097763A
Other languages
English (en)
Other versions
JPH02276310A (ja
Inventor
豊 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Kagaku Gijutsu Shinko Jigyodan
Original Assignee
Hitachi Ltd
Kagaku Gijutsu Shinko Jigyodan
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd, Kagaku Gijutsu Shinko Jigyodan filed Critical Hitachi Ltd
Priority to JP1097763A priority Critical patent/JP2824780B2/ja
Priority to US07/510,183 priority patent/US5053645A/en
Publication of JPH02276310A publication Critical patent/JPH02276310A/ja
Application granted granted Critical
Publication of JP2824780B2 publication Critical patent/JP2824780B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
    • H03K17/6242—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only and without selecting means
    • H03K17/625—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only and without selecting means using current steering means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/0813—Threshold logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/086—Emitter coupled logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 （発明の利用分野） 本発明は半導体回路、特にトランジスタによる電流切
換回路を用いたしきい値論理回路の回路構成に係わる。
（発明の背景） 従来の計算機はANDまたはOR回路を組み合わせた論理
回路システムで構築されている。これらの計算機は極め
て高速に動作し、人間の計算能力を遥かに上回る性能を
発揮し、社会に貢献していることは周知の事実である。
しかし、従来の計算機は、人間が日常行なっている認識
動作、判断動作には不適当であることも次第に明らかに
なってきた。このため、認識、判断に好適な計算機を構
築する目的で、人間の脳細胞（ニューロン）を手本にし
たしきい値論理回路とそれを使った計算機システム技術
が例えば、甘利俊一「神経回路網の数理」産業図書、昭
和53年、L.D.Jacklel,R.E.Howerd,H.P.Graf,B.Straugh
n,and J.D.Denker,“Artificial neural networks for
computing",Journal of Vacuum Society Technology B4
（１）,Jan/Fed.1986,pp.61-63に開示されている。
以下に、しきい値論理回路の動作説明を行い、本発明
の位置付けを明らかにする。第２図はしきい値論理回路
の動作を示す図である。しきい値論理回路１は、複数個
の入力端子２と少なくとも１個の出力端子３を持つ回路
である。しきい値論理回路１では、複数の入力端子２に
は“0"または“1"のデジタル信号Xiが印加され、そのデ
ジタル信号Xiの重み加算和ΣWiXiがしきい値Ｔを超えれ
ば出力は“1"に、それ以外は“0"になる論理動作を行な
う。ここで、Wiは重みを表わす。しきい値論理回路の特
徴は学習機能にある。即ち、学習により、重みWiを変化
させ、最終的に目的に適応した回路システムを構築す
る。従って、しきい値論理回路を構成するには、入力信
号の重み加算を行なう機能だけでなく、重みWiを変化さ
せる機能を持たなければならない。
従来技術では、この目的のかために、計算機上にしき
い値回路モデルをソフトウエアで構成し、乗算や加算演
算は計算機の演算の一部としてソフトウエアによる方法
か、または専用の乗算器をハーバウエアとして備えた複
雑な回路形式を採用していた。これら従来技術によるし
きい値論理回路では以下の欠点がある。即ち、ソフトウ
エアに依る回路表現では演算速度が遅く、乗算器を用い
た回路では回路数が多く、回路システムの規模が大きく
なる。脳細胞の例を見れば明らかなように、しきい値論
理回路で計算機を構成する場合、回路数の多いほど機能
を多くでき、精度も高くなる。従って、しきい値論理回
路は簡単な構成のもので、高い集積度の上げられるもの
でなければならない。また、高速で学習、認識、判断を
行なうためには、しきい値論理回路自体が高速のスイッ
チング回路で構成されていなければならない。
（発明の目的） 本発明の目的は、高速のスイッチング回路で重みを任
意に変えられるしきい値論理回路を提供し、しきい値論
理回路を使った高速かつ多機能の学習を行なう認識、判
断機能に優れた計算機を実現することにある。
（発明の概要） この目的の為に、本発明ではスイッチング回路として
高速性能に優れた、電流切換回路を用い、重みを変える
手段として該電流切換回路の供給電流値を変える方法を
提案した。
（発明の実施例） 以下に実施例を用いて本発明を説明する。第３図に本
発明で用いる電流切換回路100の構成を示す。電流切換
回路100は第１のバイポーラトランジスタ101と第２のバ
イポーラトランジスタ102のエミッタを接続し、該接続
点に供給する電流Icsが可変の可変電流源103を接続した
構成をしている。該可変電流源103は制御線104によって
供給電流Icsが外部より制御される。該第１のバイポー
ラトランジスタ101のベースには入力端子２を介して入
力信号Vinが印加され、該第２のバイポーラトランジス
タ102のベースには第１の基準電圧VBB1が印加される。
この電流切換回路100の入力信号の電圧Vinが第１の基準
電圧VBB1より高ければ、該第１のバイポーラトランジス
タ101は活性であり、該第２のバイポーラトランジスタ1
02はカットオフし、このため該可変電流源103の供給電
流Icsは該第１のバイポーラトランジスタ101に流れる。
他方、電流切換回路100の入力信号の電圧Vinが基準電圧
VBB1より低ければ、該可変電流源103の供給電流Icsは該
第２のバイポーラトランジスタ102に流れる。この様
に、入力信号の値に応じて、出力電流の値がオン−オフ
的に切り換わる。該第１、第２のバイポーラトランジス
タのコレクタはコレクタ抵抗120、120′を介して電源Vc
cに接続されている。従って、該第１、第２のバイポー
ラトランジスタを流れる電流はコレクタ抵抗120、また
は120′を介して電源Vccに流れ込む。この時、抵抗12
0、120′の電圧降下を出力信号として検出する。この回
路構成で、コレクタ抵抗120′側の信号は入力信号と同
じ極性を持ち、コレクタ抵抗120の出力は入力信号の否
定信号に相当する。また、出力信号振幅はコレクタ抵抗
120の抵抗値Rcと供給電流Icsの積である。従って、供給
電流Icsの値を変えれば出力信号の値を変えることがで
きる。この方法を使ってしきい値論理回路の重みを変化
させる事が出来る。更に、学習効果により、電流切換回
路の供給電流を変化させ、最適な重みを持つ回路構成と
することができる。
第１図は本発明によるしきい値論理回路の第１の実施
例である。このしきい値論理回路では複数の第３図に示
した電流切換回路100a、100b、100c、100dを使い、各々
の電流切換回路の第１または第２のバイポーラトランジ
スタ101、102の一方のコレクタを一つのコレクタ抵抗12
0に接続した構成をもつ。電流切換回路の第１または第
２のバイポーラトランジスタ101、102のどちらを運ぶか
は、第３図で説明したごとく、重み加算されるデジタル
入力信号の値による。例えば、肯定信号を重み加算する
場合は第のバイポーラトランジスタ101を、また否定信
号の重み加算をする場合は第２のバイポーラトランジス
タ102を選択する。また、該電流切換回路の第２バイポ
ーラトランジスタ102のベース端子は基準電圧源125に接
続され、第１の基準電圧VBB1が印加される。この回路構
成であれば、入力端子２に入力された信号に応じて、重
みを付けた信号に相当する供給電流Icsa、Icsb、Icsc、
Icsdが該電流切換回路100a、100b、100c、100d内で切り
換えられ、結線状態により該コレクタ抵抗120を介して
接地に流れるか、直接接地に流れる。コレクタ抵抗120
に流れる電流は各電流切換回路100a、100b、100c、100d
で切り換えられた供給電流の和である。従って、コレク
タ抵抗120に流れる電流は、入力信号の重み加算和に相
当する。この重み加算和信号をコレクタ抵抗120の電圧
降下として検出する。この検出された重み加算和信号は
判別回路130で判別される。判別回路130は２個のバイポ
ーラトランジスタ131、132のエミッタを接続し、該接続
点に電流源133から供給電流Icsrを供給し、該バイポー
ラトランジスタ131、132のコレクタは他のコレクタ抵抗
134、135を介して接地された構成を持つ、電流切換回路
から構成される。該判断回路130のバイポーラトランジ
スタ131のベースは該コレクタ抵抗120に接続されてい
る。この為、該入力端子２に印加された入力信号の重み
加算和信号が該バイポーラトランジスタ131のベースに
印加される。一方、該判別回路130のバイポーラトラン
ジスタ132のベースには可変電圧源136に接続され、第２
の基準電圧VBB2が印加される。この回路構成では、バイ
ポーラトランジスタ131のベースに入力される重み加算
和信号が第２の基準電圧VBB2と比較され、比較結果に従
って該供給電流Icsrが電流切換回路で切り換えられる。
この切り換えられた供給電流Icsrはコレクタ抵抗134、1
35で検出され、そのまま出力端子3a、3a′に出力される
か、またはバイポーラトランジスタ141、142を使ったエ
ミッタフォロワ回路で出力端子3b、3b′に出力される。
第１図の実施例で、該判別回路130の第２の基準電圧VBB
2は第１図のしきい値論理回路のしきい値Ｔを決めてい
る。従って、学習効果により、電圧源136を制御する事
により、しきい値論理回路のしきい値Ｔを変化させ、最
適な回路構成にすることが出来る。
第４図は該電流切換回路100の供給電流Icsを可変にす
る手段を開示している。この回路構成では、可変電流源
103は、バイポーラトランジスタ201と抵抗202の直列接
続から構成されている。該バイポーラトランジスタ201
のベース電位は可変電圧源203で制御され、電圧Vcsが印
加される。この回路構成で供給電流Icsは下式で表わさ
れる。
Ics＝（Vcs−VBE−VEE）/Rcs ここで、VEEは抵抗202の一端の電位、VBEはバイポー
ラトランジスタ201のベース・エミッタ電圧、Rcsは抵抗
202の抵抗値である。従って、供給電流Icsは可変電圧源
203の電位Vcsで制御される。第４図で、可変電圧源203
はアナログ方式でも、デジタル方式でも制御できること
は明か。第５図は他の可変電流源の例である。この回路
は複数個の電流切換回路を結合した構成である。この回
路では、ベースに第３の基準電圧VBB3が印加されたマル
チエミッタトランジスタ300とトランジスタ301、302、3
03と定電流源311、312、313で複数の電流切換回路を構
成し、該定電流源311、312、313の供給電流の流れる方
向を該バイポーラトランジスタ301、302、303のベース
に、端子321、322、323を介して印加する電圧で制御す
る構成である。該定電流源311、312、313の供給電流を
変えて置けば、端子321、322、323に印加する電圧パタ
ーンを変えることにより該電流切換回路の供給電流を制
御できることは明かである。第５図の例では、マルチエ
ミッタトランジスタを使って回路構成を簡単にしたが、
他に複数の電流切換回路を個別に接続して、第５図と同
じ機能を実現出来ることは明か。
第６図は本発明による他の実施例である。この実施例
は第１図の第１の実施例と異なり、NPNトランジスタを
使って複数の電流切換回路100とPNPトランジスタを使っ
た複数の電流切換回路100′をコレクタ抵抗120に接続し
た構成である。各々の電流切換回路の基準電圧はVBB1、
VBB1′である。この構成では、電流切換回路100の入力
信号と電流切換回路100′の入力信号は反対の作用を行
なう。従って、この回路構成では、脳細胞における興奮
作用と鎮静作用の２種類の作用を実現できる。
本発明では、バイポーラトランジスタを使った電流切
換回路による実施例を示したが、他にガリウム・ヒ素等
による電界効果トランジスタを用いて本実施例と同じ機
能を実現出来る事は明らかである。
（本発明の効果） 以上説明したごとく、本発明を用いれば、高速のスイ
ッチング回路で、学習機能を有する、しきい値論理回路
を構成できる。従って、本発明により、しきい値論理回
路を使った、認識判断を実行するのに好適な高速計算機
を実現できる。従って、本発明はこの高度の認識判断を
行なう高速計算機の実現に必要不可欠である。
【図面の簡単な説明】
第１図は本発明によるしきい値論理回路の第１の実施例
の回路図、第２図はしきい値論理回路の動作を説明する
図、第３図は本発明で用いる電流切換回路の構成図、第
４図はは電流切換回路の電流源の供給電流を制御する第
１の手段を示す図、第５図は電流源の供給電流を制御す
る第２の手段を示す図、第６図は本発明によるしきい値
論理回路の第２の実施例の回路図である。 １……しきい値論理回路、２……入力端子、３……出力
端子、100,100′……電流切換回路、101、102……バイ
ポーラトランジスタ、103……可変電流源、104……制御
線、110……制御端子、120,120′……コレクタ抵抗、12
5,125′……定電圧源、130……判別回路、131,132……
バイポーラトランジスタ、133……定電流源、134,135…
…コレクタ抵抗、141,142……エミッタフォロア用バイ
ポーラトランジスタ、201……バイポーラトランジス
タ、202……抵抗、203……可変電圧源、300……マルチ
エミッタトランジスタ、301,302,303……バイポーラト
ランジスタ、305……定電流源、311,312,313……定電流
源、321,322,323……制御端子。

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】デジタル入力信号の重み付け線型加算和を
    しきい値で判定し、デジタル信号を出力するしきい値論
    理回路であって、 前記入力信号の重み付け線型加算和を行う手段が、 前記デジタル入力信号の値に応じて出力電流の値がオン
    −オフ的に切り換わる複数の電流切換回路であり、これ
    ら電流切換回路は各々制御可能な可変電流源を有し、こ
    の可変電流源は、外部からの制御信号によりその供給電
    流値を変化し、これによって、前記出力電流の値が変化
    されて前記デジタル入力信号に付けられる重みが変化さ
    れる複数の電流切換回路、および これら電流切換回路からの出力電流を加算して、前記デ
    ジタル入力信号の重み付け線型加算和を発生する手段か
    らなることを特徴とするしきい値論理回路。
  2. 【請求項２】前記複数の電流切換回路からの出力電流が
    共通の抵抗器を介して流れて前記出力電流が加算される
    ことを特徴とする請求項１記載のしきい値論理回路。
  3. 【請求項３】前記線型加算和のしきい値を判定する回路
    が、前記共通の抵抗器の電圧降下値に応じて出力電流の
    値が切り換わる別の電流切換回路からなることを特徴と
    する請求項２記載のしきい値論理回路。
  4. 【請求項４】前記電流切換回路は、２個のトランジスタ
    のエミッタまたはソースを接続し、この接続点に前記制
    御可能な可変電流源を接続した構成を有することを特徴
    とする請求項１記載のしきい値論理回路。
  5. 【請求項５】前記可変電流源は、トランジスタと抵抗の
    直列接続からなり、前記トランジスタのベースまたはゲ
    ートの電圧を変化させる手段を有することを特徴とする
    請求項４記載のしきい値論理回路。
  6. 【請求項６】前記可変電流源は、複数の電流切換回路か
    ら構成されることを特徴とする請求項４記載のしきい値
    論理回路。
  7. 【請求項７】前記入力信号の重み付け線型加算和を行う
    ための前記複数の電流切換回路が、極性の異なる電流切
    換回路から構成され、該極性の異なる電流切換回路の電
    流の流れる向きが反対であることを特徴とする請求項１
    記載のしきい値論理回路。
JP1097763A 1989-04-18 1989-04-18 論理回路 Expired - Fee Related JP2824780B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP1097763A JP2824780B2 (ja) 1989-04-18 1989-04-18 論理回路
US07/510,183 US5053645A (en) 1989-04-18 1990-04-17 Threshold logic circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1097763A JP2824780B2 (ja) 1989-04-18 1989-04-18 論理回路

Publications (2)

Publication Number Publication Date
JPH02276310A JPH02276310A (ja) 1990-11-13
JP2824780B2 true JP2824780B2 (ja) 1998-11-18

Family

ID=14200909

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1097763A Expired - Fee Related JP2824780B2 (ja) 1989-04-18 1989-04-18 論理回路

Country Status (2)

Country Link
US (1) US5053645A (ja)
JP (1) JP2824780B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1244910B (it) * 1991-01-31 1994-09-13 Texas Instruments Italia Spa Cella convertitrice tensione-corrente, regolabile, realizzata mediante uno stadio differenziale, a transistori mos. in particolare per formare sinapsi di reti neuroniche e combinazione di tali celle per formare il corredo di sinapsi di un nucleo neuronico.
US5656948A (en) * 1991-05-17 1997-08-12 Theseus Research, Inc. Null convention threshold gate
US6900658B1 (en) * 1991-05-17 2005-05-31 Theseus Logic Inc. Null convention threshold gate
US5227678A (en) * 1991-05-22 1993-07-13 Illinois Institute Of Technology Fast digital comparison circuit for fuzzy logic operations
US5479579A (en) * 1992-09-04 1995-12-26 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Cascaded VLSI neural network architecture for on-line learning
US5350953A (en) * 1993-05-28 1994-09-27 Swenson Richard M Digitally weighted neuron for artificial neural network
DE69426713T2 (de) * 1993-06-16 2001-09-06 Koninklijke Philips Electronics N.V., Eindhoven Integrierte Logikschaltung mit Logikgattern mit einem einzigen Eingang
DE19521089C1 (de) * 1995-06-09 1996-08-08 Siemens Ag Schaltungsanordnung zur Realisierung von durch Schwellenwertgleichungen darstellbaren Logikelementen
FR2735890B1 (fr) * 1995-06-23 1997-08-29 Suisse Electronique Microtech Cellule pour reseau electronique de diffusion permettant de creer des champs recepteurs dans des reseaux pseudo-axonique et reseau en comportant application
US6430585B1 (en) 1998-09-21 2002-08-06 Rn2R, L.L.C. Noise tolerant conductance-based logic gate and methods of operation and manufacturing thereof
US9356598B2 (en) 2014-07-03 2016-05-31 Arizona Board Of Regents On Behalf Of Arizona State University Threshold logic gates with resistive networks
JP5903471B2 (ja) * 2014-08-29 2016-04-13 株式会社日立製作所 半導体装置および情報処理装置
US10102180B2 (en) 2015-11-25 2018-10-16 Hitachi, Ltd. Majority circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63171023A (ja) * 1987-01-08 1988-07-14 Nec Corp 多数決論理回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3378695A (en) * 1964-07-30 1968-04-16 Sperry Rand Corp Integrated majority logic circuit utilizing base-connected parallel-transistor pairsand multiple-emitter transistor
US3916215A (en) * 1974-03-11 1975-10-28 Hughes Aircraft Co Programmable ECL threshold logic gate
US4593249A (en) * 1982-07-13 1986-06-03 Hitachi, Ltd. Middle value selection circuit
US4617475A (en) * 1984-03-30 1986-10-14 Trilogy Computer Development Partners, Ltd. Wired logic voting circuit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63171023A (ja) * 1987-01-08 1988-07-14 Nec Corp 多数決論理回路

Also Published As

Publication number Publication date
US5053645A (en) 1991-10-01
JPH02276310A (ja) 1990-11-13

Similar Documents

Publication Publication Date Title
JP2824780B2 (ja) 論理回路
Yamakawa High-speed fuzzy controller hardware system: The mega-FIPS machine
Wilamowski et al. Neuro-fuzzy architecture for CMOS implementation
JPH0682396B2 (ja) メンバーシップ関数合成装置およびファジィ・システム
US3988595A (en) High-gain differential input comparator with emitter feedback input hysteresis
US3519810A (en) Logic element (full adder) using transistor tree-like configuration
EP0255172A2 (en) Switching circuit with hysteresis
EP0623997A1 (en) Hysteresis comparator working with a low voltage supply
US3154691A (en) Transistor exclusive or logic circuit
US3535546A (en) Current mode logic
US6104226A (en) Circuit configuration for digitally setting analog parameters
US3430071A (en) Logic circuit
US5281871A (en) Majority logic circuit
EP0028292B1 (en) All-npn transistor driver and logic circuit
US4871929A (en) ECL logic gate
US3597626A (en) Threshold logic gate
US4281317A (en) Masked hysteresis in dual-slope analog-to-digital converter
US3648061A (en) All transistor logic employing transistors of a single-conductivity-type
JPS6120151B2 (ja)
US6559706B2 (en) Mixer circuitry
US4954738A (en) Current source technology
JP2633058B2 (ja) 多値２値信号変換回路
SU1001479A1 (ru) Интегральна логическа схема
JP3282907B2 (ja) 基準電圧発生回路
EP0399126B1 (en) Current source technology

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees