以下に添付図面を参照して、本発明にかかる液晶表示装置の実施の形態を詳細に説明する。
(実施の形態1)
(実施の形態1にかかる液晶表示回路の一例)
図1および図2は、実施の形態1にかかる液晶表示回路の一例を示す図である。図1,図2に示すように、実施の形態1にかかる液晶表示回路100は、複数の画素回路110と、制御回路130と、を備える。また、液晶表示回路100は、液晶セルを用いた各画素を駆動することにより画像を表示する回路である。また、液晶表示回路100は、画素回路110のそれぞれに設けられた第1SRAMセル111および第2SRAMセル116を用いて画像を表示するダブルバッファの構成である。
図1は、液晶表示回路100が第1SRAMセル111へのデータの入力および第2SRAMセル116のデータの表示を行う第1期間の状態を示している。図2は、液晶表示回路100が第1SRAMセル111から第2SRAMセル116へのデータの転送を行う第2期間の状態を示している。液晶表示回路100は、図1に示す第1期間の状態と、図2に示す第2期間の状態と、を交互に切り替えながら動作する(たとえば図4参照)。
画素回路110は、液晶表示回路100における表示画面の画素ごとに設けられた回路である。図1,図2においては画素ごとに設けられた画素回路110のうちの1つの画素回路110の構成について説明するが、画素ごとに設けられた画素回路110のうちの他の画素回路110の構成についても同様である。画素回路110は、第1SRAMセル111と、第2SRAMセル116と、液晶画素119と、MOSトランジスタ120,121と、を備える。
第1SRAMセル111および第2SRAMセル116のそれぞれは、たとえばCMOS(Complementary Metal−Oxide−Semiconductor:相補型金属酸化膜半導体)型のSRAMセルである。このようなSRAMセルは、たとえば完全CMOS型のSRAMセルや、フルCMOS型のSRAMセルと呼ばれる場合もある。
第1SRAMセル111は、第1期間(図1参照)において、画素回路110の外部の回路から、ビット線(bit)および反転ビット線(/bit)からなる入力回路を介して表示用のデータが入力される第1メモリセルである。外部の回路は、たとえば図3に示す周辺回路330である。第1SRAMセル111に保持されたデータは、次の第2期間(図2参照)において第2SRAMセル116へ転送される。
第1SRAMセル111は、インバータ112,113およびMOSトランジスタ114,115(Metal−Oxide−Semiconductorトランジスタ)によって構成されている。インバータ112,113のそれぞれは、たとえば2個のMOSトランジスタにより構成される。インバータ112の入力はインバータ113の出力と接続されている。インバータ112の出力はインバータ113の入力と接続されている。
ラッチノードAは、インバータ113の出力であり、インバータ112の入力である。ラッチノードBは、インバータ112の出力であり、インバータ113の入力である。MOSトランジスタ114,115は選択用トランジスタとして用いられる。
対になったビット線(bit)および反転ビット線(/bit)は、互いに逆の論理状態(たとえば“H”および“L”)となる各ビット線である。“H”は、“L”よりも高い電圧である。“L”は、“H”よりも低い電圧である。たとえば“H”および“L”は互いに極性が異なる各信号である。
ラッチノードAが“H”の場合にはインバータ112によってラッチノードBに“L”が出力される。これにより、インバータ113はラッチノードAを元の“H”に保つ。一方、ラッチノードAが“L”の場合にはインバータ112によってラッチノードBに“H”が出力される。これにより、インバータ113はラッチノードAを元の“L”に保つ。
第1SRAMセル111に“H”を書き込むには、ワード線(word line)を“H”にすることによりMOSトランジスタ114,115のゲートを開いた状態(オンにした状態)でビット線(bit)を“H”にする。これにより、反転ビット線(/bit)は“L”となり、ラッチノードBは“L”、ラッチノードAは“H”となる。
逆に、第1SRAMセル111に“L”を書き込むには、ワード線を“H”にすることによりMOSトランジスタ114,115のゲートを開いた状態でビット線(bit)を“L”にする。これにより、反転ビット線(/bit)は“H”となり、ラッチノードBは“H”、ラッチノードAは“L”となる。
第1SRAMセル111に値を書き込んだ後は、ワード線を“L”にすることによりMOSトランジスタ114,115のゲートを閉じた状態(オフにした状態)とする。これにより、書き込まれた値がフリップフロップにより安定して保持される。
第2SRAMセル116は、第2期間(図2参照)において、第1SRAMセル111から転送されたデータを保持する第2メモリセルである。また、第2SRAMセル116は、液晶画素119と直接接続されている。第2SRAMセル116が保持するデータは、次の第1期間(図1参照)において液晶画素119により表示される。
第2SRAMセル116は、インバータ117,118によって構成されている。インバータ117,118のそれぞれは、たとえば2個のMOSトランジスタにより構成される。インバータ117の入力はインバータ118の出力と接続されている。インバータ117の出力はインバータ118の入力と接続されている。
ラッチノードCは、インバータ118の出力であり、インバータ117の入力である。ラッチノードDは、インバータ117の出力であり、インバータ118の入力である。液晶表示回路100においては、MOSトランジスタ120,121が第2SRAMセル116の選択用トランジスタとなる。
ラッチノードCが“H”の場合にはインバータ117によりラッチノードDに“L”が出力される。これにより、インバータ118はラッチノードCを元の“H”に保つ。一方、ラッチノードCが“L”の場合にはインバータ117によりラッチノードDに“H”が出力される。これにより、インバータ118はラッチノードCを元の“L”に保つ。
MOSトランジスタ120,121は、第1SRAMセル111の出力部と、第2SRAMセル116の入力部と、の間に設けられた転送素子である。MOSトランジスタ120は、ラッチノードAとラッチノードCとの間に設けられている。MOSトランジスタ121は、ラッチノードBとラッチノードDとの間に設けられている。MOSトランジスタ120,121の各ゲートは制御回路130のスイッチ131の出力に接続されている。
第1SRAMセル111のデータを第2SRAMセル116へ転送する第2期間(図2参照)においては、MOSトランジスタ120,121のゲート電圧を“H”にすることによりMOSトランジスタ120,121のゲートを開いた状態(オンにした状態)とする。これにより、第1SRAMセル111と第2SRAMセル116との間が接続され、第1SRAMセル111に保持されたデータが第2SRAMセル116へ転送される。MOSトランジスタ120,121のゲート電圧の“H”は、図1に示す例では後述する電圧VDDHである。ただし、MOSトランジスタ120,121のゲート電圧の“H”は、電圧VDDHに限らず、MOSトランジスタ120,121をオンにすることができる電圧であればよい。
第2期間において第1SRAMセル111から第2SRAMセル116へデータを転送した後は、第1SRAMセル111へのデータの入力および第2SRAMセル116のデータの表示を行う第1期間へ移行する。第1期間においては、MOSトランジスタ120,121のゲート電圧を“L”(たとえば0[V])にすることによりMOSトランジスタ120,121のゲートを閉じた状態(オフにした状態)とする。これにより、第1SRAMセル111と第2SRAMセル116との間が遮断され、第2SRAMセル116へ転送された値がフリップフロップにより安定して保持される。また、第1SRAMセル111に対して新たなデータを書き込むことが可能になる。
液晶画素119は、インバータ118の出力とインバータ117の入力との間(ラッチノードC)に接続されている。第2SRAMセル116に書き込まれた値は、駆動信号として、液晶画素119へ出力される。液晶画素119は、第2SRAMセル116から出力された駆動信号に応じた表示を行う。この駆動信号の電圧は、第1期間においてインバータ117,118のトランジスタのソースに接続される電圧源の電圧VDDHとなる。電圧VDDHは、液晶画素119における液晶駆動に要する高電圧である。液晶画素119は、一例としてはFLC(強誘電性液晶)により実現することができる。
次に、第1SRAMセル111および第2SRAMセル116などに用いられる素子について説明する。第2SRAMセル116を構成するトランジスタおよびMOSトランジスタ120,121には、高電圧への耐性(劣化耐性や破壊耐性)が比較的高いトランジスタを用いる。また、第1SRAMセル111には、高電圧への耐性(破壊耐性)が第2SRAMセル116を構成するトランジスタおよびMOSトランジスタ120,121より低いトランジスタを用いる。トランジスタの高電圧への耐性は、たとえばゲート酸化膜厚やウェルなどの濃度といった素子構造や、ゲートの幅などの設計によって調整することができる。
たとえば、第2SRAMセル116を構成するトランジスタおよびMOSトランジスタ120,121は、液晶画素119へ出力される駆動信号の最大の電圧VDDHに十分に耐えられる高耐圧素子とする。これにより、駆動信号の最大の電圧VDDHによる第2SRAMセル116およびMOSトランジスタ120,121の破壊を回避しつつ、液晶画素119へ出力される駆動信号は、電圧VDDHとGND(0[V])との間をスイングする高電圧の信号とすることができる。
また、たとえば第2SRAMセル116と液晶画素119との間にレベル変換回路などを設けなくても、液晶画素119を第2SRAMセル116から電圧VDDHで直接駆動することが可能になる。このため、たとえば液晶表示回路100の小型化を図ることができる。また、液晶表示回路100の消費電力の増加を抑えることができる。
一方、第1SRAMセル111を構成するトランジスタは、液晶画素119へ出力される駆動信号の最大の電圧VDDHに十分に耐えられないが小型の標準耐圧素子とする。これにより、第1SRAMセル111を構成するトランジスタは、第2SRAMセル116を構成するトランジスタおよびMOSトランジスタ120,121よりも小型の素子によって実現することが可能になる。このため、たとえば第1SRAMセル111および第2SRAMセル116を構成する各トランジスタの全てに高耐圧素子を用いる場合に比べて高耐圧素子の数を少なくし、画素回路110を小型化することができる。
また、MOSトランジスタ120,121を設け、液晶画素119による表示を行う第1期間においては第1SRAMセル111と第2SRAMセル116との間を遮断することで、表示の駆動信号の最大の電圧VDDHが、標準耐圧素子によって構成される第1SRAMセル111へ入力されないようにすることができる。これにより、第1SRAMセル111を構成するトランジスタの破壊を回避することができる。
したがって、液晶画素119を高電圧(電圧VDDH)で駆動しつつ、第1SRAMセル111を構成するトランジスタを小型化することが可能になる。このため、複数の画素回路110のそれぞれを小型化し、液晶表示回路100を小型化することができる。
また、液晶表示回路100のビット線やワード線へ入力される制御信号の最大の電圧を、電圧VDDHより低い電圧VDDとすることが可能になる。これにより、液晶表示回路100のビット線やワード線へ制御信号を転送する周辺回路(たとえば図3に示す周辺回路330)に低い電圧VDDの電源を用いることができる。このため、液晶表示回路100のビット線やワード線へ制御信号を転送する周辺回路における消費電力を低減することができる。
このように、液晶表示回路100によれば、第1SRAMセル111および第2SRAMセル116を用いたダブルバッファの構成とすることで、液晶画素119による液晶表示の切り替えに要する時間を短縮することができる。また、液晶表示に要する高電圧の駆動信号により液晶画素119を駆動しつつ、第1SRAMセル111を構成するトランジスタに印加される最大電圧を低くし、第1SRAMセル111を構成するトランジスタに小型の素子を用いることが可能になる。このため、液晶表示の切り替えに要する時間を短縮しつつ、1画素あたりの面積および消費電力の低減を図ることができる。
また、第2SRAMセル116は、制御端子122を備える。第2SRAMセル116の制御端子122へ入力する制御電圧VCにより、第2SRAMセル116の出力能力(出力インピーダンス)を変化させることができる。具体的には、制御端子122へ入力された制御電圧VCは、インバータ117,118のトランジスタ(たとえばソース)へ入力される。これにより、インバータ117,118のそれぞれが出力する値(たとえば“H”)の電圧は、制御端子122からインバータ117,118へ入力された制御電圧VCとなるように制御される。制御端子122に入力される制御電圧VCは、たとえば、第1SRAMセル111および第2SRAMセル116の出力能力の比が所定値となるように、制御回路130によって制御される。
制御回路130は、MOSトランジスタ120,121のオン/オフの切り替えと、第2SRAMセル116の出力能力と、を制御する制御回路である。具体的には、制御回路130は、スイッチ131と、MOSトランジスタ132と、インバータ133,134,135と、制御端子136と、差動アンプ137と、バッファ138と、スイッチ139と、を備える。
スイッチ131は、MOSトランジスタ120,121のゲートへ入力される電圧を、電圧VDDHと0[V]とのいずれかに切り替える。たとえば、第1期間においては、図1に示すように、MOSトランジスタ120,121のゲートへ入力される電圧が0[V]となるようにスイッチ131が設定される。これにより、MOSトランジスタ120,121がオフとなり、第1SRAMセル111と第2SRAMセル116との間が遮断される。第2期間においては、図2に示すように、MOSトランジスタ120,121のゲートへ入力される電圧が電圧VDDHとなるようにスイッチ131が設定される。これにより、MOSトランジスタ120,121がオンとなり、第1SRAMセル111と第2SRAMセル116との間が接続される。
MOSトランジスタ132は、MOSトランジスタ120,121(転送素子)と同じ電気的特性を有するレプリカ回路である。具体的には、MOSトランジスタ132は、ゲートに対して電圧VDDHが常に入力されることにより、オン状態のMOSトランジスタ120,121を模した回路である。MOSトランジスタ132は、差動アンプ137の入力(−)およびインバータ133とインバータ135との間に設けられている。
インバータ133,134は、インバータ112,113と同じ電気的特性を有するレプリカ回路、すなわち第1SRAMセル111のレプリカ回路である。インバータ133は、入力が接地されており、電圧VDD(一例としては1.8[V])を出力する。インバータ133の出力はMOSトランジスタ132および差動アンプ137の入力(−)に接続されている。
インバータ134は、出力が入力に接続され、入力および出力が差動アンプ137の入力(+)に接続されている。そして、インバータ134は、差動アンプ137の入力(+)に対してたとえばVTH+Δの電圧を出力する。VTHは論理閾値であり、一例としてはVTH=VDD/2=0.9[V]である。Δは、安全余裕分の値であり、一例としては0.1[V]である。
インバータ135は、インバータ117,118と同じ電気的特性を有するレプリカ回路、すなわち第2SRAMセル116のレプリカ回路である。インバータ135は、入力に定電圧源VDDが接続されており、たとえば0[V]の電圧を出力する。また、インバータ135は、制御端子122のレプリカ回路として制御端子136を備える。制御端子136には、差動アンプ137から出力される電圧VFBが入力される。インバータ135の制御端子136へ入力される電圧VFBによりインバータ135の出力能力(出力インピーダンス)が変化する。
差動アンプ137は、インバータ133およびインバータ135からの出力電圧と、インバータ134からの出力電圧と、の差分を示す電圧VFBを出力する。差動アンプ137から出力された電圧VFBは、制御端子136およびバッファ138へ入力される。バッファ138は、差動アンプ137から出力された電圧VFBを保持し、保持した電圧VFBをスイッチ139へ出力する。
スイッチ139は、制御端子122へ入力される制御電圧VCを、定電圧源の電圧VDDHと、バッファ138から出力される電圧VFBと、のいずれかに切り替える。たとえば、第1期間においては、図1に示すように、制御端子122へ入力される制御電圧VCが電圧VDDHとなるようにスイッチ139が設定される。これにより、第2SRAMセル116から液晶画素119へ出力される駆動信号を高電圧の電圧VDDHとし、液晶画素119を駆動することができる。
また、第2期間においては、図2に示すように、制御端子122へ入力される制御電圧VCが電圧VFBとなるようにスイッチ139が設定されている。これにより、第2SRAMセル116の出力能力が第1SRAMセル111の出力能力より弱く(出力インピーダンスが高く)なるように制御することができる。したがって、複数の画素回路110におけるSRAMセルの製造誤差(たとえばウエハ間やロット間のばらつき)や電源電圧の変動による、第1SRAMセル111および第2SRAMセル116の各出力能力の比の誤差や変動を抑えることができる。このため、第1SRAMセル111から第2SRAMセル116へのデータ転送をより確実に行うことができる。
このように、制御回路130は、スイッチ139を制御することにより、第2期間において、第2SRAMセル116の出力インピーダンスを、第1SRAMセル111の出力インピーダンスより高い第1インピーダンスにする。これにより、第1SRAMセル111から第2SRAMセル116へのデータ転送を確実に行うことができる。このとき、制御回路130は、第1SRAMセル111、第2SRAMセル116およびMOSトランジスタ120,121のレプリカ回路によって生成した電圧VFBで第2SRAMセル116を駆動することによって、複数の画素回路110におけるSRAMセルの製造誤差や電源電圧の変動があっても第2SRAMセル116の出力インピーダンスを精度よく第1インピーダンスにし、データ転送をより確実に行うことができる。
また、制御回路130は、スイッチ139を制御することにより、第1期間において、第2SRAMセル116の出力インピーダンスを、第1期間における第2SRAMセル116の出力インピーダンス(第1インピーダンス)より低い第2インピーダンスにする。これにより、第2SRAMセル116から液晶画素119を高電圧により駆動することができる。このとき、制御回路130は、液晶画素119を駆動可能な電圧VDDHで第2SRAMセル116を駆動することによって第2SRAMセル116の出力インピーダンスを第2インピーダンスに制御することができる。
また、制御回路130は、液晶表示回路100における複数の画素回路110において共有される。すなわち、1個の制御回路130は、複数の画素回路110のそれぞれについて、MOSトランジスタ120,121のオン/オフの切り替えと、第2SRAMセル116の出力能力と、を制御する。
たとえば、液晶表示回路100の全ての画素回路110に対して1個の制御回路130が設けられる。または、液晶表示回路100の画素回路110を複数のグループに分け、グループごとに制御回路130が設けられてもよい。これにより、制御回路130を設けることによる装置の大型化や消費電力の増加を抑えることができる。
このように、液晶表示回路100によれば、第2SRAMセル116によって画像の表示を行っている期間(第1期間)において、第1SRAMセル111へのデータ書き込みを行うことができる。このため、現在の表示内容から次の表示内容に切り替わるまでに要する時間を短くすることができる。また、周辺回路から第1SRAMセル111までの回路を低電圧で動作させることができるため、画素回路110の動作に要する消費電力を抑えることができる。また、高耐圧素子の数を少なくすることができるため、面積効率の悪化を抑えることができる。
(実施の形態1にかかる液晶表示回路を適用した液晶表示装置)
図3は、実施の形態1にかかる液晶表示回路を適用した液晶表示装置の一例を示す図である。図1に示した液晶表示回路100は、たとえば図3に示す液晶表示装置300に適用することができる。図3に示すように、液晶表示装置300は、液晶表示部310と、バイアス回路320と、周辺回路330と、を備える。
液晶表示部310は、たとえば、複数の信号線および複数の走査線を有し、複数の信号線および複数の走査線の交差に対応してマトリクス状に画素回路110が配置された液晶表示部である。また、液晶表示部310は、複数の信号線および複数の走査線へ入力された各信号に応じた画像をマトリクス状の画素回路110により表示する。
たとえば、液晶表示部310には、LCOS等の液晶パネルを用いることができる。また、たとえば、液晶表示部310における列方向のカラム(Column)ラインが信号線であり、液晶表示部310における行方向のロウ(Row)ラインが走査線である。
バイアス回路320においては、液晶表示部310のロウ(行)ごとに、そのロウに設けられた複数の画素回路110と接続するように制御回路130が設けられている。たとえば、液晶表示部310の第n行目における複数の画素回路110には、バイアス回路320における第nの制御回路130が接続される。
ただし、画素回路110と制御回路130との関係はこれに限らず、たとえばバイアス回路320には制御回路130を1個だけ設け、その制御回路130に液晶表示部310の全ての画素回路110を接続してもよい。また、液晶表示部310のカラム(列)ごとに制御回路130を設けてもよい。
周辺回路330には、液晶表示部310に画像を表示させるためのデータおよびクロックが入力される。たとえば、周辺回路330は、タイミング制御部331と、ロウ選択部/ロウドライバ332と、カラム選択部333と、カラムドライバ334と、スイッチ制御部335と、を備える。
タイミング制御部331は、周辺回路330へ入力されたクロックに基づいて、ロウ選択部/ロウドライバ332、カラム選択部333およびカラムドライバ334における各動作タイミングを制御する。
ロウ選択部/ロウドライバ332は、タイミング制御部331からの制御に基づいて、液晶表示部310の行(Row)ごとに設けられた走査線のいずれかに信号を入力することにより、液晶表示部310における書き換え対象の行を設定する。
カラム選択部333は、周辺回路330へ入力されたデータに基づいて、液晶表示部310の列(Column)ごとに設けられた信号線へ入力する各データ信号をカラムドライバ334へ出力する。カラムドライバ334は、カラム選択部333から出力された各データ信号を、液晶表示部310の列ごとに設けられた信号線へ入力する。これにより、液晶表示部310に対して各列の書き換えが指示される。このとき、実際に書き換えられる液晶表示部310の画素回路110は、ロウ選択部/ロウドライバ332によって書き換え対象として設定された行における各列の画素回路110である。
スイッチ制御部335は、制御回路130におけるスイッチ131,139(図1,図2参照)の制御を行う。具体的には、スイッチ制御部335は、第1期間においてはスイッチ131,139を図1に示した状態に設定する。また、スイッチ制御部335は、第2期間においてはスイッチ131,139を図2に示した状態に設定する。
液晶表示部310には、たとえば画素回路110のインバータ112,113のMOSトランジスタなどを駆動するための電圧VDDが供給される。電圧VDDは、たとえば図1に示したインバータ112,113のMOSトランジスタやMOSトランジスタ114,115を破壊しない程度の電圧(一例としては1.8[V])である。
バイアス回路320には、スイッチ131,139やMOSトランジスタ132へ入力される電圧VDDHと、たとえば制御回路130のインバータ133を駆動するための電圧VDDと、が供給される。電圧VDDHは、画素回路110の液晶駆動に要する電圧であって、電圧VDDより高い電圧(一例としては5[V])である。周辺回路330には電圧VDDが供給される。
図3に示した液晶表示装置300は、液晶表示部310を用いて画像を表示する液晶表示装置であるが、液晶表示部310を用いて光を空間変調する空間光変調装置としての側面を有する。たとえば、画像を光情報記録媒体に照射してホログラムを形成することで情報を記録するホログラフィックメモリにおいて、光を空間変調することによって画像を生成する空間光変調装置として液晶表示装置300を用いることができる。ただし、液晶表示装置300は、ホログラフィックメモリに限らず、たとえばプロジェクタや電子式ビューファインダ等にも適用可能である。
(実施の形態1にかかる液晶表示装置の動作タイミング)
図4は、実施の形態1にかかる液晶表示装置の動作タイミングの一例を示す図である。ここでは図3に示した液晶表示装置300をホログラフィックメモリに適用する場合について説明する。図4において、横軸は時間を示す。フレーム期間401は、液晶表示装置300による表示の1フレーム分の期間である。液晶表示装置300は、フレーム期間401ごとに表示内容を切り替える。
データ411〜413,…は、各フレームにおいて周辺回路330から画素回路110へ入力されるデータである。データ411〜413,…の電圧は、たとえば電圧VDD(一例としては1.8[V])である。データ入力期間421は、データ411〜413,…が画素回路110へ入力される期間である。
制御電圧430は、スイッチ139から制御端子122へ入力される制御電圧VCである。制御電圧430は、スイッチ139の設定によって、電圧VDDH(一例としては5[V])と、電圧VFB(一例としては1.8[V])と、に切り替えられる(図1,図2参照)。
液晶表示装置300をホログラフィックメモリに適用する場合は、転送期間422、液晶応答期間423、記録メディア書込期間424が周期的に繰り返される。転送期間422は、第1SRAMセル111から第2SRAMセル116へデータが転送される第2期間である。転送期間422(第2期間)においては、スイッチ139が図2に示した状態に設定され、制御電圧430は電圧VFBとなる。
液晶応答期間423は、転送期間422において第2SRAMセル116に書き込まれたデータに対する液晶画素119の液晶表示の応答期間である。記録メディア書込期間424は、液晶応答期間423の後に、液晶画素119により液晶表示された情報がホログラフィックメモリの記録メディアに書き込まれる期間である。
すなわち、液晶応答期間423および記録メディア書込期間424は、液晶画素119による液晶表示を行う第1期間である。この液晶応答期間423および記録メディア書込期間424(第1期間)においては、スイッチ139が図1に示した状態に設定され、制御電圧430は電圧VDDHとなる。
また、この液晶応答期間423および記録メディア書込期間424(第1期間)において、液晶画素119による液晶表示と並行して、データ412,413,…の第1SRAMセル111への入力が行われる。これにより、液晶画素119による表示内容の切り替えに要する時間を短くすることができる。このため、液晶表示装置300による表示画面のちらつき等を抑制し、ホログラフィックメモリの記録メディアに対する書き込み精度を向上させることができる。
(実施の形態1にかかる液晶表示回路の他の例)
図5は、実施の形態1にかかる液晶表示回路の他の例を示す図である。図5において、図1に示した部分と同様の部分については同一の符号を付して説明を省略する。第1SRAMセル111および第2SRAMセル116の設計によっては、制御回路130を図5に示すように構成してもよい。
図5に示す構成において、インバータ133は、入力に定電圧源が接続されており、たとえば0[V]の電圧を出力する。インバータ134は、差動アンプ137の入力(+)に対してたとえばVTH−Δの電圧を出力する。インバータ135は、入力が接地されており、電圧VDD(一例としては1.8[V])を出力する。図5に示す液晶表示回路100の構成においても、図1に示した液晶表示回路100と同様の効果を得ることができる。
このように、実施の形態1にかかる液晶表示回路100によれば、第1SRAMセル111が保持したデータを第2SRAMセル116へ転送し、第2SRAMセル116が保持したデータに基づく液晶表示を行うダブルバッファの構成である。これにより、液晶表示の切り替えに要する時間を短縮することができる。
また、液晶表示回路100によれば、第2SRAMセル116よりも高電圧への耐性が低いトランジスタによって第1SRAMセル111を構成することにより、第1SRAMセル111を小型化することができる。
また、液晶表示回路100によれば、MOSトランジスタ120,121によって、液晶画素119による液晶表示および第1SRAMセル111へのデータの入力が行われる第1期間において第1SRAMセル111と第2SRAMセル116の間を遮断することができる。また、液晶表示回路100によれば、MOSトランジスタ120,121によって、第1SRAMセル111から第2SRAMセル116へのデータの転送が行われる第2期間において第1SRAMセル111と第2SRAMセル116との間を接続することができる。これにより、第2SRAMセル116から高電圧の信号により液晶画素119を駆動しつつ、第1SRAMセル111に印加される電圧を低くすることができる。
このため、液晶表示回路100によれば、液晶表示の切り替えに要する時間を短縮しつつ、1画素あたりの面積および消費電力の低減を図ることができる。
(実施の形態2)
(実施の形態2にかかる液晶表示回路の一例)
図6は、実施の形態2にかかる液晶表示回路の一例を示す図である。図6において、図1に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図6においては第1期間の状態を示している。図6に示すように、実施の形態2にかかる液晶表示回路100の制御回路130においては、電圧VDDHの電源とスイッチ139との間に直列に定電流源601が設けられている。
また、スイッチ139と画素回路110との間の信号線には、容量602が並列に接続されている。容量602は、一端がスイッチ139と画素回路110との間の信号線に接続され、他端が接地されている。
定電流源601および容量602により、所定の時定数を有するIC回路が構成される。これにより、第2期間から第1期間へ切り替わる際に、制御端子122へ入力される制御電圧VCの変化を滑らか(たとえばランプ状)にし、制御端子122へ入力される制御電圧VCが電圧VFBから電圧VDDHへ急激に切り替わることを回避することができる。このため、制御電圧VCの急激な変化による第2SRAMセル116のデータの揮発を回避することができる。
(実施の形態2にかかる液晶表示回路の他の例)
図7は、実施の形態2にかかる液晶表示回路の他の例を示す図である。図7において、図6に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図7においては第1期間の状態を示している。図7に示すように、実施の形態2にかかる液晶表示回路100の制御回路130は、図6に示した定電流源601に代えて抵抗701を備えていてもよい。
図7に示す構成では、抵抗701および容量602により所定の時定数を有するRC回路が構成される。これにより、図6に示した構成と同様に、第2期間から第1期間へ切り替わる際に、制御端子122へ入力される制御電圧VCが電圧VFBから電圧VDDHに急激に切り替わることを回避することができる。このため、制御電圧VCの急激な変化による第2SRAMセル116のデータの揮発を回避することができる。
(実施の形態2にかかる液晶表示回路のさらに他の例)
図8は、実施の形態2にかかる液晶表示回路のさらに他の例を示す図である。図8において、図6に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図8においては第1期間の状態を示している。図8に示すように、実施の形態2にかかる液晶表示回路100の制御回路130は、容量602と画素回路110との間にバッファ801を備えていてもよい。
バッファ801は、スイッチ139の出力であるアナログ電圧信号をインピーダンス変換し、制御電圧VCとして出力(バッファリング)するものであり、この制御電圧VCを画素回路110へ出力する。これにより、容量602の容量値を小さくしても、画素回路110へ入力される制御電圧VCが電圧VFBから電圧VDDHに急激に切り替わることを回避することができる。容量602の容量値を小さくすることにより、液晶表示回路100の消費電力を低減することができる。
また、図8に示した液晶表示回路100の構成において、図7に示したように、定電流源601に代えて抵抗701を設ける構成としてもよい。この場合も、図8に示した構成と同様に、容量602の容量値を小さくすることが可能になり、液晶表示回路100の消費電力を低減することができる。
このように、実施の形態2にかかる液晶表示回路100によれば、第2SRAMセル116へ液晶画素119を駆動可能な制御電圧を入力する信号線に、直列に設けられた定電流源601または抵抗701と、並列に設けられた容量602と、を設けることにより、所定の時定数を有するIC回路またはRC回路を構成することができる。これにより、第2期間から第1期間へ切り替わる際に、第2SRAMセル116を駆動する制御電圧VCが急激に切り替わることを回避することができる。このため、制御電圧VCの急激な変化による第2SRAMセル116のデータの揮発を回避することができる。
また、第2SRAMセル116へ液晶画素119を駆動可能な制御電圧を入力する信号線における容量602と第2SRAMセル116との間にバッファ801を設けることにより、容量602の容量値を小さくすることが可能になり、液晶表示回路100の消費電力を低減することができる。
また、図6〜図8に示した液晶表示回路100の構成において、図5に示したように、インバータ133の入力に定電圧源を接続し、インバータ134がVTH−Δの電圧を出力し、インバータ135の入力を接地する構成としてもよい。
(実施の形態3)
(実施の形態3にかかる液晶表示回路)
図9は、実施の形態3にかかる液晶表示回路の一例を示す図である。図9において、図1に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図9においては第1期間の状態を示している。図9に示すように、実施の形態3にかかる液晶表示回路100の制御回路130は、図1,図2に示したMOSトランジスタ132、インバータ133〜135、差動アンプ137およびバッファ138に代えて定電圧源901を備えていてもよい。
定電圧源901は、図1に示した電圧VFBに代えて、電圧VDDHより低い定電圧(たとえばVDD)をスイッチ139へ入力する。これにより、スイッチ139の設定により、液晶表示回路100へ出力される制御電圧VCを、電圧VDDHと電圧VDDとのいずれかに切り替えることができる。
このため、たとえば図1に示した構成と比べて簡単な構成によって、第2SRAMセル116の出力能力が第1SRAMセル111の出力能力より弱く(出力インピーダンスが高く)なるように制御することができる。したがって、たとえば液晶表示回路100の小型化や、液晶表示回路100の消費電力の低減を図ることができる。
このように、実施の形態3にかかる液晶表示回路100によれば、定電圧源901を用いた簡単な構成によって制御回路130を実現することができる。これにより、液晶表示回路100の小型化や、液晶表示回路100の消費電力の低減を図ることができる。
また、図9に示した液晶表示回路100の構成において、図5に示したように、インバータ133の入力に定電圧源を接続し、インバータ134がVTH−Δの電圧を出力し、インバータ135の入力を接地する構成としてもよい。また、図9に示した液晶表示回路100の構成において、図6〜図8に示したように、定電流源601(または抵抗701)、容量602やバッファ801を設ける構成としてもよい。
(実施の形態4)
図10は、実施の形態4にかかる液晶表示回路の一例を示す図である。図10において、図1に示した部分と同様の部分については同一の符号を付して説明を省略する。また、図10においては第1期間の状態を示している。図10に示すように、実施の形態4にかかる液晶表示回路100の制御回路130は、図1,図2に示したMOSトランジスタ132、インバータ133〜135、差動アンプ137およびバッファ138を省いた構成としてもよい。この場合は画素回路110の制御端子122を省いた構成としてもよい。
すなわち、上述した液晶表示回路100の例においては、制御回路130が制御電圧VCを生成する構成としていたが、この限りではない。たとえば、第2SRAMセル116を構成する高耐圧素子の能力が、第1SRAMセル111を構成する標準耐圧素子の能力に比べて低い場合などは、制御回路130をより簡素な構成とすることが可能である。たとえば、図10に示すように、スイッチ131のみで制御回路130を構成することが可能となる。
この場合は、第1SRAMセル111の出力インピーダンスに対して、第2SRAMセル116の出力インピーダンスが十分に高くなるようにSRAMを構成できるため、MOSトランジスタ120,121を導通するだけで第2SRAMセル116のデータを第1SRAMセル111へ転送することが可能となる。
このように、実施の形態4にかかる液晶表示回路100によれば、上述した実施の形態1〜3にかかる液晶表示回路100と同様に、液晶表示の切り替えに要する時間を短縮しつつ、1画素あたりの面積および消費電力の低減を図ることができる。
(各実施の形態にかかる第2SRAMセル)
図11は、各実施の形態にかかる液晶表示回路の第2SRAMセルの一例を示す図である。図12は、各実施の形態にかかる液晶表示回路の第2SRAMセルの他の例を示す図である。上述した実施の形態1〜4にかかる第2SRAMセル116は、たとえば図11や図12に示す構成とすることができる。図11,図12に示すMOSトランジスタ1101,1102は、第2SRAMセル116のインバータ117を構成するMOSトランジスタである。
たとえば、図11に示す例のように、第2SRAMセル116の動作電源を制御電圧VCとすることが好ましい。これにより、第2SRAMセル116の出力インピーダンスを可変とすることができる。または、図12に示す例のように、第2SRAMセル116の動作電源を制御電圧VCとし、かつ第2SRAMセル116を構成するCMOSインバータのPMOS素子(MOSトランジスタ1101)のNウェルを電圧VDDHに固定することで基板バイアスがかかる構成としてもよい。
図11,図12に示した構成によれば、たとえば上述した実施の形態1〜3において、制御電圧VCを変化させることにより、第2SRAMセル116のCMOSトランジスタに印加されるゲート−ソース間の電圧が変化する。このため、制御電圧VCを変化させることにより、結果として第2SRAMセル116の出力インピーダンスを変化させることが可能となる。
なお、上述した各実施の形態において、第1SRAMセル111と第2SRAMセル116との間の接続/遮断を切り替えるスイッチとしてMOSトランジスタ120,121を用いる構成について説明したが、このスイッチにはMOSトランジスタに限らず各種のオン/オフスイッチを用いることができる。
また、第1SRAMセル111および第2SRAMセル116のそれぞれには、p型やn型などのCMOS型のSRAMセルを用いることができる。また、第1SRAMセル111および第2SRAMセル116のそれぞれは、CMOS型のSRAMセルに限らず、たとえば抵抗負荷型のSRAMなどであってもよい。
また、液晶画素119と直接接続されていない第1SRAMセル111に代えて、DRAM型などのメモリセルを用いてもよい。たとえば第1SRAMセル111に代えてDRAM型のメモリセルを用いる場合は、DRAM型のメモリセルから第2SRAMセル116へデータを転送するために、DRAM型のメモリセルから転送されたデータ(正転データ)から反転データを生成するインバータを画素回路110に設ける。
また、この場合は、DRAM型のメモリセルと第2SRAMセル116との間に、インピーダンス変換を行うバッファを設けてもよい。また、この場合は、第1SRAMセル111のレプリカ回路(インバータ133,134)に代えて、DRAM型のメモリセル、反転データを生成するインバータ、およびインピーダンス変換を行うバッファのレプリカ回路を制御回路130に設けてもよい。
以上説明したように、液晶表示装置によれば、液晶表示の切り替えに要する時間を短縮しつつ、1画素あたりの面積および消費電力の低減を図ることができる。