JP2004327025A - ダイナミック自己リフレッシュディスプレイメモリ - Google Patents

Abstract

【課題】ディスプレイアレイのＭＥＭＳデバイスの特定の物理特性に依存せずに帯域幅をさらに低減する技術を提供する。
【解決手段】本発明の実施形態は、各画素に対して少なくとも１つのＭＥＭＳデバイスを有するディスプレイにデータを格納するためのダイナミックメモリセルを有する。ダイナミックメモリセルは、画素毎に、各々が電荷を蓄積するために少なくとも１つのコンデンサを有する第１および第２のダイナミックメモリ素子を含む、少なくとも２つのダイナミックメモリ素子を有する。第１および第２のメモリ素子をともに、単一画素のＭＥＭＳデバイスに電気的に結合する。センスアンプが構成され、差動データ信号およびクロック信号に応じてデータ信号を増幅してデータをラッチし、必要な場合はデータを自己リフレッシュしＭＥＭＳデバイスにロードする。同じセンスアンプを使用して、格納されたデータを読出することもできる。
【選択図】図１

Description

本発明はディスプレイメモリに関し、特に、各画素に対し少なくとも１つのＭＥＭＳデバイスを有するディスプレイにデータを格納するダイナミックメモリに関する。

多くの用途に対し、デジタル・マイクロミラー・デバイス（Digital Micromirror Device（商標）（ＤＭＤ））のマイクロミラー等のＭＥＭＳデバイスのアレイを使用するディスプレイおよび光プロジェクタが開発されてきた。用途によっては、ＤＭＤは、画像データを格納しマイクロミラーのアレイをアドレス指定するスタティックランダムアクセスメモリ（static random access memory）（ＳＲＡＭ）を含むものもある。このため、ＤＭＤ ＳＲＡＭは、画素毎に単一のスタティックメモリセルを有するメモリセルを使用していた。通常、ミラーのアレイにおける各ミラーを、メモリセルの対応するアレイの個々のＳＲＡＭセルの上に保留される。アドレス電極をＳＲＡＭノードに接続し、そこで「１」または「０」電圧を設定する。

アドレス電極とミラーとの間に印加される静電力により、ミラーが軸を中心に回転する。この回転は、ミラーの縁が基板に接触することによって制限される所定角度で停止する。各ミラーの２値ＯＮ（１）とＯＦＦ（０）時のパルス幅変調を使用することにより、画像のグレイスケールを達成する。ＤＭＤと他のＭＥＭＳベースディスプレイアレイのかかるデジタル動作により、表示される各フレームに対しアレイをデータで充填するためにディスプレイの回路に対し帯域幅要件が課される。

ＤＭＤディスプレイによっては、ミラーの機械的ラッチを利用するものもあり、また、マイクロミラーアレイにおけるマイクロミラーの数の何分の１かのＳＲＡＭセルを有するという意味で、マイクロミラーアレイより小さいＳＲＡＭを有するアーキテクチャを利用するものもある。かかるアーキテクチャでは、ピークデータレートを平均データレートに匹敵させることができる。ディスプレイおよび他の適用に対し、ＭＥＭＳデバイスのより高速で大型のアレイが開発されるにしたがい、さらに帯域幅を低減することは、特にアレイのＭＥＭＳデバイスの特定の物理特性に依存しない方法で達成することができる場合、非常に望ましい目標である。

本発明に従って作製された実施形態は、各画素に対して少なくとも１つのＭＥＭＳデバイスを有するディスプレイにデータを格納するためのダイナミックメモリセルを有する。ダイナミックメモリセルは、画素毎に、各々が電荷を蓄積するために少なくとも１つのコンデンサを有する第１および第２のダイナミックメモリ素子を含む、少なくとも２つのダイナミックメモリ素子を有する。第１および第２のメモリ素子をともに、単一画素のＭＥＭＳデバイスに電気的に結合する。センスアンプが構成され、差動データ信号（differential data signal）およびクロック信号に応じてデータ信号を増幅してデータをラッチし、必要な場合はデータを自己リフレッシュしＭＥＭＳデバイスにロードする。同じセンスアンプを使用して、後により詳細に論考するように、格納されたデータを読出してもよい（たとえば、試験のため）。

本発明に従って作製された他の実施形態は、画素毎にＮ個（Ｎは２より大きい）のダイナミックメモリ素子を有する。画素毎に厳密に２つのダイナミックメモリ素子を有する実施形態により、データ帯域幅が１／２低減される。当業者は、同様に、画素毎にＮ個のダイナミックメモリ素子を有する実施形態により、データ帯域幅を約１／２^{（Ｎ−１）}低減することができる、ということを理解するであろう。多くのかかる適用に対して、Ｎを偶数にすることが都合がよい。当然ながら、数Ｎの値が大きくなるほど、必要なトランジスタまたは他のアクティブデバイスの数が大きくなり、製造コスト、歩留まり関連コストおよび信頼性関連コストを含む、追加のアクティブデバイスに関連するコストがある。このため、実際の適用では、帯域幅低減と、デバイス作製コストと、当業者が熟知するあらゆる他のコスト要因との間にトレードオフがある。

ディスプレイ装置のためのメモリは、複数のメモリセルを有し、ディスプレイの各画素に対して少なくとも１つのメモリセルがある。メモリセルまたはメモリセルのアレイ全体を集積回路に組込んでもよく、微少電子機械を有する基板に組込んでもよく、また電子デバイスに組込んでもよい。

本発明の特徴および利点は、当業者により、以下の詳細な説明を図面に関連して読む場合に容易に理解されよう。

明確にするために、以下の詳細な説明は、ＭＥＭＳデバイスのアレイのＭＥＭＳデバイスに対するダイナミック自己リフレッシュメモリセルの特に単純な実施形態に焦点を合せる。当業者は、本発明を他の同様の実施形態において容易に実施することができる、ということを理解するであろう。特に、本発明と使用するＭＥＭＳデバイスを、デジタル・マイクロミラー・デバイス（ＤＭＤ）であるものとみなしてもよいが、本発明を、いかなる種類のＭＥＭＳデバイスにおよびいかなる種類のＭＥＭＳデバイスのアレイに適用してもよい。

本明細書と併記の特許請求項とを通して、「ＭＥＭＳ」という用語は、微小電子機械システム（micro-electro-mechanical system）という従来の意味を有する。特定の一例としての実施形態の説明を明確にするために、特定のデバイスを「Ｐチャネル」または「Ｎチャネル」等として指定するが、当業者は、バイポーラデバイスまたはデバイスタイプの他の組合せを適当な信号とともに使用してもよい、ということを理解するであろう。

図１は、本発明に従って作製されたメモリセル１０の単純な実施形態の概略図を示す。図２に、図１のメモリセルの実施形態の代表的なタイミング図を示す。この概略図は、ＭＥＭＳデバイス２０をディスプレイまたは他のＭＥＭＳデバイスのアレイの単一画素に対して駆動する、１３個のトランジスタと４つのコンデンサとを有する２メモリ素子ダイナミックメモリセル（two-memory-element dynamic memory cell）を示す。

メモリセル１０を、各画素に対応する少なくとも１つのＭＥＭＳデバイス２０を有するタイプのディスプレイで使用してもよい。ＭＥＭＳデバイス２０は、単純なマイクロミラーより複雑であってもよく、実際には、２つ以上のＭＥＭＳデバイスから構成されてもよいが、図１および図２に示す実施形態を理解する目的で、ＭＥＭＳデバイス２０を単純なＭＥＭＳマイクロミラーであるものとみなすことができる、ということが理解されよう。

メモリセル１０を、真（true）および補（complementary）データ線を含む差動信号（真信号６０およびその補信号７０）として提供されるデータ信号とクロック信号５０（Φ_Ｓ）とに応じてデータを格納するように使用する。この特定の実施形態は、画素毎に厳密に２つのダイナミックメモリ素子を有する。２つのダイナミックメモリ素子の各々が、電荷を蓄積するためのコンデンサを有する。（図１において、それらの関連するトランジスタ１３０のゲート８０または９０における指示に対応して、コンデンサをＡまたはＢコンデンサとして指定する。）図１に示すように、２つのダイナミックメモリ素子をともに、単一画素のＭＥＭＳデバイス２０に電気的に結合する。センスアンプ（後述するように、デバイス１４０、１５０および１６０によって画定する）を、データ信号を増幅し、クロック信号５０によってタイミングがとられるようにデータ信号６０および７０に応答してデータをラッチするように構成する。例示の目的で、図１において、ＶＤＤ電源線３０を＋５Ｖを供給するものとして示す。その電源電圧は、用途に対しておよび使用するアクティブデバイスタイプに対して適当であるように選択する。

ダイナミックメモリ手法を実施する際の問題の１つは、メモリセルの電荷蓄積コンデンサをリフレッシュすることである。各画素に対して同じセンスアンプを使用して、局所的な電荷蓄積素子をリフレッシュする。このため、図１のダイナミックメモリセル１０は自己リフレッシュメモリセルである。

格納されたデータの読出しは、それが試験の目的のみに必要であるため、高速である必要はない。読出し動作において、ビット線上で読出しデータを駆動するためにもセンスアンプを使用する。

センスアンプにおいて、Φ_Ｌがローにアサートされると、Ｐチャネルデバイス１４０がイネーブルになる。デバイス１４０は、信号Ｑおよび／Ｑ（図面では上線を有するように示す）の値を増幅するために、それら信号が高インピーダンス負荷を通してＶＤＤに接続されるようにする。増幅は、デバイス１３０または１３５によって２つの蓄積コンデンサのうちの一方がイネーブルにされ、デバイス１２５および１５０もまたイネーブルにされた後にのみ発生することができる。Φ_Ｓがハイにアサートされると、Ｎチャネルデバイス１５０がイネーブルになる。デバイス１５０は、デバイス１４０がイネーブルとなった時にＱおよび／Ｑを増幅することができるように、信号経路を交差結合デバイス１６０のために接地することができる。Ｎチャネルデバイス１６０は、センスアンプの交差結合デバイスを形成する。デバイス１６０を、Ｑおよび／Ｑにおける信号の正帰還のために使用して、第一にデバイス１５０がイネーブルになり第二にデバイス１４０がイネーブルになる場合にそれらの信号を増幅することができるようにする。

画素毎に２つのメモリ素子を有するダイナミックメモリセルは、少なくとも２つのコンデンサを必要とし、必要なトランジスタはＳＲＡＭメモリセルが必要とするより少ない。（画素毎に２つのメモリ素子を有するスタティックＳＲＡＭ手法は、約２０個のトランジスタを必要とする。）ダイナミックメモリセルは、適当な入力データをラッチし、データ信号を、ＭＥＭＳデバイスを作動させるために適した振幅電圧まで増幅させるために、画素毎に１つのセンスアンプを有する。たとえば、ＭＥＭＳデバイスがマイクロミラーである場合、センスアンプからの電圧レベルは、マイクロミラーデバイスを作動させるために適当である。簡略化のために、この説明では、ＭＥＭＳデバイスは、ロードされた２値を、その値がロードされた後少なくとも適当な所定時間保持する、と想定する。

以下の説明は、図１の概略図と関連して図２のタイミング図を参照することにより、より容易に理解されよう。図１において、電荷蓄積コンデンサを、それぞれ各対応するＦＥＴデバイス１３０または１３５のゲートにおいて示す参照文字ＡまたはＢにより、ＡまたはＢコンデンサとして識別する。メモリのビット線は、従来の相補信号対、すなわち、図１において垂直線６０および７０で表すデータ（DATA）およびその相補的な／データ（/DATA）（図面では上線を有するように示す）から構成される。図１においてデータおよび／データ線の下端に示すように、これらは、アレイの他のメモリセルまで延在してもよい。図１における他の素子については、後により詳細に説明する。

タイミング図、すなわち図２において、垂直破線は、時間を分割してストア（STORE）部（左）をロード（LOAD）部（右）と識別する。図２は、データおよび／データ信号（それぞれ２００および２１０）ならびに異なる時刻におけるそれらの値３１０および３６０と、ストア信号２２０およびアサートされた場合のその値３２０と、ロード信号２３０およびアサートされた場合のその値３７０と、ＡまたはＢ選択信号２４０ならびにストア動作の場合のその値３３０およびロード動作の場合の値３８０と、コンデンサ蓄積値２５０および２６０およびその代表的な値３４０と、ストアクロック信号Φ_Ｓ（２７０）およびある時刻におけるその値３９０と、ロードクロック信号Φ_Ｌ（２８０）および後の時刻におけるその値４００と、を示す。図２はまた、ＭＥＭＳデバイス値Ｑ（２９０）とＭＥＭＳデバイス２０に新たな値をロードする前の特定の時刻におけるその値３５０とを示し、その相補的な／Ｑ（３００）とＭＥＭＳデバイス２０に新たな値をロードした後の別の時刻における／Ｑの値４１０とを示す。参照数字４２０は、Ｑおよび／Ｑの値が確定できない遷移時間間隔を示す。

ストア信号がハイにアサートされた場合に、ＮチャネルＦＥＴデバイス１２０がイネーブルになる。ＡまたはＢコンデンサ選択信号がハイにアサートされると、デバイス１２０は、データとその相補的な／データとの値の格納を可能にする。ストア信号２２０をハイ値にアサートすることにより、またゲート８０または９０を有するＡまたはＢ蓄積コンデンサのいずれかを選択すること３３０により（図２における線２４０）、画素値の格納を行う。ビット線を、データ２００および相補的な／データ２１０の値により差動的に駆動し、対応するデータ値を、いずれの側においても選択されたコンデンサ（ＡまたはＢ）のうちの一方に格納する。デバイス１２０はまた、蓄積された電荷がセンスアンプにロードされた後に、２つのコンデンサ蓄積セルのうちの選択された１つに蓄積された電荷の読出しを可能にする。そして、デバイス１２５とデバイス１３０または１３５のいずれかとをイネーブルにし、その後センスアンプが蓄積ノード電荷信号を増幅させた後にデバイス１２０をイネーブルにすることによって、読出しを行う。ロード信号２３０（図１における端子１１０）がハイにアサートされた時、ＮチャネルＦＥＴデバイス１２５がイネーブルになる。

信号Ａがハイにアサートされると、ＮチャネルＦＥＴデバイス１３０がイネーブルになる。デバイス１３０は、デバイス１２０もまた同時にイネーブルになると、データおよび／データの信号がそれぞれのコンデンサに格納されるようにする。デバイス１３０はまた、デバイス１２５および１３０がイネーブルとなると、蓄積コンデンサ値が増幅されリフレッシュされるようにする。

信号Ｂがハイにアサートされると、ＮチャネルＦＥＴデバイス１３５がイネーブルになる。デバイス１３５は、デバイス１２０もまた同時にイネーブルになると、データおよび／データの信号がそれぞれのコンデンサに格納されるようにする。デバイス１３５はまた、デバイス１２５および１３５がイネーブルとなると、蓄積コンデンサ値がセンスアンプによって増幅されリフレッシュされるようにする。

格納されたメモリ素子をＭＥＭＳラッチにロードすることは、最初に２つのセンスアンプクロック信号２７０（Φ_Ｓ）および２８０（Φ_Ｌ）をデアサートし、ロード信号２３０をハイ値にアサートし、２つの格納された値ＡまたはＢのうちの一方を選択する（３３０）ことによって行う。

ＮチャネルＦＥＴデバイス１２５は、ＡまたはＢ信号のいずれかがハイにアサートされロード信号２３０（図１における端子１１０）がハイにアサートされた場合に、２つの蓄積コンデンサのうちの１つにおける充電信号がセンスアンプによって増幅されるようにする。

また、ＦＥＴデバイス１２５は、２つのコンデンサ蓄積セルのうちの一方に蓄積された電荷の読出しも可能にする。読出しを、デバイス１２５とデバイス１３０または１３５のいずれかとをイネーブルにしてＡまたはＢコンデンサを選択し、その後センスアンプが蓄積ノード電荷信号を増幅した後にデバイス１２０もまたイネーブルにすることにより、行う。

一旦交差結合センスアンプが信号を区別するために十分な時間を有すると、Ｎチャネルデバイス１６０に対するクロック信号５０（Φ_Ｓ）をハイ値にアサートすることにより、差動入力信号を分解する。後の時刻において、両Ｐチャネルデバイス１４０をオンにし、それによって高入力側をＶＤＤに引上げる。電力損失を低減するために、一旦要求された電圧に到達するとＰチャネルデバイス１４０をオフにする。Ｐチャネルデバイス１４０がオンとなるまで、ロード信号をアサートされたままにする（図２における３７０）。これにより、センスアンプが、選択されたＡまたはＢメモリコンデンサをリフレッシュすることができる。

また、同じセンスアンプを使用して、読出し動作に対しビット線でデータを駆動する。格納された画素値を読出すためには、２つの画素値のうちの一方の選択したものをセンスアンプにロードしてラッチすることが必要である。一旦その値がラッチされると、ストア線２２０をハイにアサートすることにより（図２における３２０）データがビット線上で駆動されるようにする。ビット線の端部には、データを検知し読出しデータを迅速にラッチするために十分なゲインを提供する別のセンスアンプ（図示せず）がある。

したがって、図１および図２の実施形態では、第１のダイナミックメモリ素子は第１の蓄積コンデンサＡを含み、第２のダイナミックメモリ素子は第２の蓄積コンデンサＢを含み、データは、コンデンサ選択信号に従って選択された蓄積コンデンサＡまたはＢに選択的に格納される。センスアンプは、コンデンサ選択信号に従って選択されたコンデンサに格納されたデータをリフレッシュする。同様に、データを、コンデンサ選択信号に従って蓄積コンデンサＡまたはＢのうちの選択された一方から選択的にＭＥＭＳデバイスにロードする。このように、センスアンプを、読出し信号に従って蓄積コンデンサＡまたはＢのうちの選択された一方に格納されたデータを読出すように適合させる。上述したように、読出し信号を、デバイス１２５とデバイス１３０または１３５のいずれかとをイネーブルにしてＡまたはＢコンデンサを選択することにより、またその後センスアンプが蓄積ノード電荷信号を増幅させた後にデバイス１２０もイネーブルすることにより、送出する。

製造
本発明を使用し所望の数の画素がアレイ状に配置されたディスプレイを、基板を配設し、その基板上にＭＥＭＳデバイスのアレイを、各画素に対し少なくとも１つのＭＥＭＳデバイスが対応するように形成することにより、製造することができる。アレイの各ＭＥＭＳデバイスを、少なくとも１つの作動電極で電気信号によって作動されるように構成する。また、作製には、基板上に各画素に対してダイナミックメモリセルを形成することも含み、各ダイナミックメモリセルは、各々が少なくとも１つのコンデンサを含む第１および第２のダイナミックメモリ素子を含み、第１および第２のメモリ素子をともに単一画素に対応するＭＥＭＳデバイスの作動電極に電気的に結合する。形成される各ダイナミックメモリセルはまた、データ信号を増幅しデータ信号およびクロック信号に応答してデータをラッチするように構成されたセンスアンプを含む。ＭＥＭＳデバイスの形成は、当業者には既知の従来のＭＥＭＳプロセスを使用し、ダイナミックメモリ素子の半導体処理に適合するそれらの単位プロセスを選択することによって達成する。かかるＭＥＭＳプロセスの例は、基板上でデジタル・マイクロミラー・デバイスのアレイを、各画素に１つまたは複数のデジタル・マイクロミラー・デバイスを対応させて作製することである。ダイナミックメモリ素子を、従来のＣＭＯＳプロセス等の従来の半導体作製プロセスによって形成する。この場合もまた、ＭＥＭＳ処理に適合する単位プロセスを選択する。

本発明に従って作製されたダイナミック自己リフレッシュメモリセルを、デジタルマイクロミラーディスプレイデバイスのアレイを含む種々のＭＥＭＳアレイに使用することができる。画素毎に複数のメモリ素子を有することにより、ＭＥＭＳデバイスに必要なデータ帯域幅が低減し、ダイナミック手法では、等価な２メモリの従来のスタティック手法より必要なトランジスタの数が少なくなり、したがって領域が小さくなる。各画素に対する局所的なセンスアンプによって、選択された画素値のリフレッシュが可能になり、また読出し動作におけるビット線の駆動も可能になる。

本発明の有用な態様によれば、各画素に対応する少なくとも１つのＭＥＭＳデバイスを有するタイプのディスプレイにおいてダイナミックメモリセルを使用する方法を提供する。各画素に対してダイナミックメモリセルを提供し、各ダイナミックメモリセルは第１および第２のダイナミックメモリ素子を有し、第１および第２のダイナミックメモリ素子の各々が少なくとも１つのコンデンサを有する。第１および第２のメモリ素子をともに、単一素子に対応するＭＥＭＳデバイスに電気的に結合する。各ダイナミックメモリセルに、差動データ信号と、クロック信号と、コンデンサ選択信号と、を提供する。差動データ信号と、コンデンサ選択信号と、クロック信号の第１相と、に応じて、ダイナミックメモリ素子のうちの選択された１つの少なくとも１つのコンデンサにデータを格納する。データを、少なくとも１つのコンデンサに格納し、リフレッシュし、かつ増幅する。コンデンサ選択信号とクロック信号の第２相とに応じて、選択されたデータを、差動データ信号に従って情報を表示するために各画素に対応するＭＥＭＳデバイスにロードする。望ましい場合、この方法はまた、格納されたデータを読出すことを含んでもよい。この方法により、画素毎に２つのメモリ素子のみを使用する場合に、画素毎に１つのメモリ素子を有するメモリセルに対して必要な帯域幅を約半分に低減することができる。画素毎に３つ以上の数Ｎのメモリ素子を使用する場合、帯域幅要件をさらに低減することができる。

上述したことは、本発明の特定の実施形態の説明および例示であったが、添付の特許請求項によって画定されるような本発明の範囲および精神から逸脱することなく、当業者により、それに対するあらゆる変更および変形を行うことができる。たとえば、ディスプレイデバイスと他の（非ディスプレイ）ＭＥＭＳデバイスとの両方を含むあらゆるＭＥＭＳデバイスを、個々にまたはアレイ状に配置された、本発明に従って作製されたメモリセルとともに使用してもよく、例示した実施形態で使用したＣＭＯＳデバイスの代りに、他のＭＯＳまたはバイポーラトランジスタもしくは他のアクティブデバイスを使用してもよい。

本発明によって作製されるメモリセルの実施形態の概略図である。 図１に示すメモリセルの実施形態のタイミング図である。

符号の説明

１０ メモリセル
２０ MEMSデバイス
１３０ Ａコンデンサ
１３５ Ｂコンデンサ

Claims (20)

1. 各画素に対応する少なくとも１つのＭＥＭＳデバイスを有するタイプのディスプレイのためのメモリセルであって、データ信号とクロック信号とに応じてデータを格納するメモリセルであり、
   各々が少なくとも１つのコンデンサを含み、ともに単一画素の前記ＭＥＭＳデバイスに電気的に結合される第１および第２のダイナミックメモリ素子を含む、画素毎に設けられた少なくとも２つのダイナミックメモリ素子と、
   前記データ信号を増幅し該データ信号と前記クロック信号とに応答してデータをラッチするように構成されたセンスアンプと、
   を具備するメモリセル。
2. 前記少なくとも２つのダイナミックメモリ素子は、画素毎にＮ個のダイナミックメモリ素子を備え、Ｎは２以上の整数である、請求項１に記載のメモリセル。
3. 請求項１に記載のメモリセルを少なくとも１つ含む複数のメモリセルを備えるディスプレイのためのメモリ。
4. 請求項１に記載のメモリセルを備えた表示装置。
5. 請求項１に記載のメモリセルを備えた集積回路。
6. 請求項１に記載のメモリセルを備えたマイクロエレクトロニクスを有する基板。
7. 請求項１に記載のメモリセルを備えた電子デバイス。
8. 前記少なくとも１つのＭＥＭＳデバイスはマイクロミラーデバイスからなる、請求項１に記載のメモリセル。
9. 前記センスアンプは、前記データ信号を、前記少なくとも１つのＭＥＭＳデバイスを作動するために適当な所定レベルまで増幅する、請求項１に記載のメモリセル。
10. 前記所定レベルは、マイクロミラーデバイスを作動するために適当である請求項９に記載のメモリセル。
11. 前記第１のダイナミックメモリ素子は第１の蓄積コンデンサを含み、前記第２のダイナミックメモリ素子は第２の蓄積コンデンサを含み、データが、コンデンサ選択信号に従って前記第１および第２の蓄積コンデンサのうちの選択された１つに選択的に格納される、請求項１に記載のメモリセル。
12. 前記センスアンプはさらに、前記コンデンサ選択信号に従って前記第１および第２のコンデンサのうちの選択された１つに格納されたデータをリフレッシュするように構成される、請求項１１に記載のメモリセル。
13. 各画素に対応する少なくとも１つのＭＥＭＳデバイスを有するタイプのディスプレイのためのメモリセルであって、差動データ信号とクロック信号とに応じてデータを格納するメモリセルであり、
    ともに単一画素に対応するＭＥＭＳデバイスに電気的に結合される第１および第２のダイナミックメモリ素子であり、該第１のダイナミックメモリ素子は第１の蓄積コンデンサを含み、前記第２のダイナミックメモリ素子は第２の蓄積コンデンサを含み、データは、前記クロック信号の第１相においてコンデンサ選択信号に従って前記第１および第２の蓄積コンデンサのうちの選択された１つに選択的に格納され、データは、前記クロック信号の第２相においてコンデンサ選択信号に従って前記第１および第２の蓄積コンデンサのうちの選択された１つから選択的にＭＥＭＳデバイスにロードされる、第１および第２のダイナミックメモリ素子と、
    前記差動データ信号を、前記少なくとも１つのＭＥＭＳデバイスを作動するために適当な所定レベルまで増幅し、前記差動データ信号と前記クロック信号とに応じてデータをラッチするように構成されたセンスアンプと、
    を具備するメモリセル。
14. 各画素に対応する少なくとも１つのＭＥＭＳデバイスを有するタイプのディスプレイのためのメモリセルであって、
    データ信号とクロック信号とに応じてデータを動的に格納する第１および第２の手段であって、各々が、少なくとも１つのコンデンサを含み、ともに、単一画素に対応する前記少なくとも１つのＭＥＭＳデバイスに電気的に結合される、第１および第２の手段と、
    前記データ信号を増幅し、該データ信号と前記クロック信号とに応じてデータをラッチするように構成された増幅手段と、
    を含むメモリセル。
15. 複数の画素を有するディスプレイを作製する方法であって、
    基板を配設するステップと、
    前記基板上にＭＥＭＳデバイスのアレイを形成するステップであって、各画素に対応する少なくとも１つのＭＥＭＳデバイスであって、前記アレイの各ＭＥＭＳデバイスは少なくとも１つの作動電極において電気信号によって作動されるように構成される、ＭＥＭＳデバイスのアレイを形成するステップと、
    前記基板上に各画素に対してダイナミックメモリセルを形成するステップであって、各ダイナミックメモリセルは第１および第２のダイナミックメモリ素子を含み、該第１および第２のダイナミックメモリ素子の各々は少なくとも１つのコンデンサを含み、前記第１および第２のメモリ素子はともに、単一画素に対応する前記少なくとも１つのＭＥＭＳデバイスの前記作動電極に電気的に結合され、各ダイナミックメモリセルは前記データ信号を増幅し、データ信号とクロック信号とに応じてデータをラッチするように構成される、ダイナミックメモリセルを形成するステップと、
    を含むディスプレイを作製する方法。
16. 請求項１５に記載の方法で構成された表示装置。
17. 各画素に対応する少なくとも１つのＭＥＭＳデバイスを有するタイプのディスプレイにおいてダイナミックメモリセルを使用する方法であって、
    ａ）各画素に対してダイナミックメモリセルを提供するステップであって、各ダイナミックメモリセルは、画素毎に、第１および第２のダイナミックメモリ素子を含む少なくとも２つのダイナミックメモリ素子を有し、前記第１および第２のダイナミックメモリ素子の各々は少なくとも１つのコンデンサを含む、ダイナミックメモリセルを提供するステップと、
    ｂ）前記第１および第２のメモリ素子とともに、単一画素に対応する前記少なくとも１つのＭＥＭＳデバイスに電気的に結合するステップと、
    ｃ）各ダイナミックメモリセルに、差動データ信号と、クロック信号と、コンデンサ選択信号と、を提供するステップと、
    ｄ）前記差動データ信号と前記コンデンサ選択信号と前記クロック信号の第１相とに応じて、前記第１および第２のダイナミックメモリ素子のうちの選択された１つのデータを少なくとも１つのコンデンサに格納するステップと、
    ｅ）前記少なくとも１つのコンデンサに格納されたデータをリフレッシュし増幅するステップと、
    ｆ）前記コンデンサ選択信号と前記クロック信号の第２相とに応じて、選択されたデータを各画素に対応する前記少なくとも１つのＭＥＭＳデバイスにロードするステップであって、それによって前記差動データ信号に従って情報を表示するステップと、
    を含むダイナミックメモリセルを使用する方法。
18. ｇ）データ格納ステップｄ）において格納されたデータを読出すステップ
    をさらに含む請求項１７に記載のダイナミックメモリセルを使用する方法。
19. 前記データ格納ステップｄ）は、必要な帯域幅によって特徴付けられ、前記必要な帯域幅は、画素毎に１つのメモリ素子を有するメモリセルに対して必要なものの半分である、請求項１７に記載のダイナミックメモリセルを使用する方法。
20. 各ダイナミックメモリセルは、画素毎にＮ個のダイナミックメモリ素子を有し、Ｎは２以上の整数であり、前記データ格納ステップｄ）は、必要な帯域幅によって特徴付けられ、前記必要な帯域幅は、画素毎に１つのメモリ素子を有するメモリセルに対して必要な前記帯域幅の１／２^{（Ｎ−１）}である、請求項１７に記載のダイナミックメモリセルを使用する方法。
    

Images