JP3157727B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JP3157727B2 JP3157727B2 JP28660996A JP28660996A JP3157727B2 JP 3157727 B2 JP3157727 B2 JP 3157727B2 JP 28660996 A JP28660996 A JP 28660996A JP 28660996 A JP28660996 A JP 28660996A JP 3157727 B2 JP3157727 B2 JP 3157727B2
- Authority
- JP
- Japan
- Prior art keywords
- counter electrode
- potential
- semiconductor memory
- power supply
- supply potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリに関
し、特に一括データ書き込み機能を有する半導体メモリ
に関する。
し、特に一括データ書き込み機能を有する半導体メモリ
に関する。
【０００２】
【従来の技術】従来の半導体メモリの一例を示す図５と
その主要信号の動作波形を示す図９とを参照すると、こ
の半導体メモリのＩ／Ｏバス対１ａ，１ｂは、外部より
入力されたデータを差電位の形で内部に伝達し、この半
導体メモリのＹスイッチ２ａ，２ｂ，２ｃ，２ｄ，〜
は、外部より入力されたアドレスによりＩ／Ｏバス対１
ａ，１ｂとセンスアンプ３ａ，３ｂ，３ｃ，３ｄ，〜の
何れかとを接続する。
その主要信号の動作波形を示す図９とを参照すると、こ
の半導体メモリのＩ／Ｏバス対１ａ，１ｂは、外部より
入力されたデータを差電位の形で内部に伝達し、この半
導体メモリのＹスイッチ２ａ，２ｂ，２ｃ，２ｄ，〜
は、外部より入力されたアドレスによりＩ／Ｏバス対１
ａ，１ｂとセンスアンプ３ａ，３ｂ，３ｃ，３ｄ，〜の
何れかとを接続する。
【０００３】また、この半導体メモリのセンスアンプ３
ａ，３ｂ，３ｃ，３ｄ，〜は、ビット線対８１ａ〜，８
１ｂ〜に差電位の形で伝達された情報を増幅する機能を
有し、この半導体メモリのワードドライバー１２は、外
部より入力されたアドレスによりワード線４ａ，４ｂ，
４ｃ，４ｄ，〜の何れかを選択し、ＧＮＤレベルからＶ
ｃｃ＋αのレベルまでドライブする事でセルトランジス
タ５１ａ〜５４ａ，５１ｂ〜５４ｂ，５１ｃ〜５４ｃ，
５１ｄ〜５４ｄ，〜の何れかをＯＮ状態にする。さら
に、この半導体メモリのセルトランジスタ５１ａ〜５４
ａ，５１ｂ〜５４ｂ，５１ｃ〜５４ｃ，５１ｄ〜５４
ｄ，〜は、セル容量６１ａ〜６４ａ，６１ｂ〜６４ｂ，
６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜とビット線対８１
ａ〜，８１ｂ〜の間でデータの読み出し、又は書き込
み、或いは保持の為のスイッチング動作を行う。
ａ，３ｂ，３ｃ，３ｄ，〜は、ビット線対８１ａ〜，８
１ｂ〜に差電位の形で伝達された情報を増幅する機能を
有し、この半導体メモリのワードドライバー１２は、外
部より入力されたアドレスによりワード線４ａ，４ｂ，
４ｃ，４ｄ，〜の何れかを選択し、ＧＮＤレベルからＶ
ｃｃ＋αのレベルまでドライブする事でセルトランジス
タ５１ａ〜５４ａ，５１ｂ〜５４ｂ，５１ｃ〜５４ｃ，
５１ｄ〜５４ｄ，〜の何れかをＯＮ状態にする。さら
に、この半導体メモリのセルトランジスタ５１ａ〜５４
ａ，５１ｂ〜５４ｂ，５１ｃ〜５４ｃ，５１ｄ〜５４
ｄ，〜は、セル容量６１ａ〜６４ａ，６１ｂ〜６４ｂ，
６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜とビット線対８１
ａ〜，８１ｂ〜の間でデータの読み出し、又は書き込
み、或いは保持の為のスイッチング動作を行う。
【０００４】セル容量６１ａ〜６４ａ，６１ｂ〜６４
ｂ，６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜の対向電極９
は、一つに接続されており対極ドライバー１３によって
常にＶｃｃ／２レベル（以下ＨＶＣＣレベルとする）に
ドライブされている。ビット線対プリチャージ制御信号
ＰＢＬとビット線対プリチャージ用電源Ｖｐｂは、回路
が動作をしていない間、ビット線対８１ａ〜，８１ｂ〜
を所定の電位ＨＶＣＣにプリチャージしている。
ｂ，６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜の対向電極９
は、一つに接続されており対極ドライバー１３によって
常にＶｃｃ／２レベル（以下ＨＶＣＣレベルとする）に
ドライブされている。ビット線対プリチャージ制御信号
ＰＢＬとビット線対プリチャージ用電源Ｖｐｂは、回路
が動作をしていない間、ビット線対８１ａ〜，８１ｂ〜
を所定の電位ＨＶＣＣにプリチャージしている。
【０００５】この従来例の半導体メモリにデータを書き
込む場合には、まずビット線対プリチャージ制御信号Ｐ
ＢＬによりビット線対プリチャージ用電源Ｖｐｂとビッ
ト線対８１ａ〜，８１ｂ〜とが切り放される。外部より
入力されたデータはＩ／Ｏバス対１ａ，１ｂに伝達さ
れ、Ｙスイッチ２ａ，２ｂ，２ｃ，２ｄ，〜の何れかに
よって選択されたセンスアンプ３ａ，３ｂ，３ｃ，３
ｄ，〜の何れかを介してビット線対８１ａ〜，８１ｂ〜
の何れかに伝達される。
込む場合には、まずビット線対プリチャージ制御信号Ｐ
ＢＬによりビット線対プリチャージ用電源Ｖｐｂとビッ
ト線対８１ａ〜，８１ｂ〜とが切り放される。外部より
入力されたデータはＩ／Ｏバス対１ａ，１ｂに伝達さ
れ、Ｙスイッチ２ａ，２ｂ，２ｃ，２ｄ，〜の何れかに
よって選択されたセンスアンプ３ａ，３ｂ，３ｃ，３
ｄ，〜の何れかを介してビット線対８１ａ〜，８１ｂ〜
の何れかに伝達される。
【０００６】ビット線対のデータは、ワード線４ａ，４
ｂ，４ｃ，４ｄ，〜の何れかをＯＮ状態にすることで選
択されたセルトランジスタ５１ａ〜５４ａ，５１ｂ〜５
４ｂ，５１ｃ〜５４ｃ，５１ｄ〜５１ｄ，〜の何れかを
介し、対応するセル容量６１ａ〜６４ａ，６１ｂ〜６４
ｂ，６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜の何れかに電
荷を充電する。
ｂ，４ｃ，４ｄ，〜の何れかをＯＮ状態にすることで選
択されたセルトランジスタ５１ａ〜５４ａ，５１ｂ〜５
４ｂ，５１ｃ〜５４ｃ，５１ｄ〜５１ｄ，〜の何れかを
介し、対応するセル容量６１ａ〜６４ａ，６１ｂ〜６４
ｂ，６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜の何れかに電
荷を充電する。
【０００７】従来技術の半導体メモリの全メモリセルに
一括してデータを書き込む技術は、例えば、特開平４−
３４９２９３号公報に開示されている。図６に特開平４
−３４９２９３号公報に開示された内容を示す。
一括してデータを書き込む技術は、例えば、特開平４−
３４９２９３号公報に開示されている。図６に特開平４
−３４９２９３号公報に開示された内容を示す。
【０００８】図６を参照すると、この半導体メモリは、
上記で説明した通常書き込み動作を行うための回路に加
えて、データ保持回路１４と第２のＩ／Ｏバス対１５
ａ，１５ｂと全てのビット線対８１ａ〜，８１ｂ〜を選
択する全列選択線１６とを備えており、またワードドラ
イバー１０は全てのワード線４ａ，４ｂ，４ｃ，４ｄ，
〜を同時に選択する手段を有している。
上記で説明した通常書き込み動作を行うための回路に加
えて、データ保持回路１４と第２のＩ／Ｏバス対１５
ａ，１５ｂと全てのビット線対８１ａ〜，８１ｂ〜を選
択する全列選択線１６とを備えており、またワードドラ
イバー１０は全てのワード線４ａ，４ｂ，４ｃ，４ｄ，
〜を同時に選択する手段を有している。
【０００９】一括書き込みを行う際は、データ保持回路
１４に保持されていたデータが第２のＩ／Ｏバス対１５
ａ，１５ｂを介して全てのビット線対８１ａ〜，８１ｂ
〜に伝達され、ワードドライバ１０が全てのワード線４
ａ，４ｂ，４ｃ，４ｄ〜を同時にＯＮ状態にすること
で、全てのメモリセルに一括してデータが書き込まれ
る。
１４に保持されていたデータが第２のＩ／Ｏバス対１５
ａ，１５ｂを介して全てのビット線対８１ａ〜，８１ｂ
〜に伝達され、ワードドライバ１０が全てのワード線４
ａ，４ｂ，４ｃ，４ｄ〜を同時にＯＮ状態にすること
で、全てのメモリセルに一括してデータが書き込まれ
る。
【００１０】
【発明が解決しようとする課題】プリンター，ＦＡＸや
画像処理等で上記半導体記憶装置を利用する場合や、上
記半導体記憶装置を評価する場合には、全データをリセ
ット（初期化）する事が多々ある。
画像処理等で上記半導体記憶装置を利用する場合や、上
記半導体記憶装置を評価する場合には、全データをリセ
ット（初期化）する事が多々ある。
【００１１】従来の半導体記憶装置でリセットを行うに
は、リセット時のそのパターンが頻繁に使用されるパタ
ーンであるにも拘わらず、全セルデータを一つ々々書き
変えてやらなければならない為、高速にリセットするに
は一回々々の書き込み時間を短くするより他なく、それ
でも全セルデータ分のサイクルを回さねばならない為に
大変な時間がかかっていた。
は、リセット時のそのパターンが頻繁に使用されるパタ
ーンであるにも拘わらず、全セルデータを一つ々々書き
変えてやらなければならない為、高速にリセットするに
は一回々々の書き込み時間を短くするより他なく、それ
でも全セルデータ分のサイクルを回さねばならない為に
大変な時間がかかっていた。
【００１２】加えて従来の半導体メモリでリセットを行
おうとした場合、リセットする為のシステムがメモリ外
に必要となってしまい、特に評価の際には外部データと
メモリセルの接続を考慮したパターンを書き込まねばな
らない為に大変な手間と工数が必要であった。
おうとした場合、リセットする為のシステムがメモリ外
に必要となってしまい、特に評価の際には外部データと
メモリセルの接続を考慮したパターンを書き込まねばな
らない為に大変な手間と工数が必要であった。
【００１３】上記問題を解決するものとしては全メモリ
セルに一括してデータを書き込む特開平４−３４９２９
３号公報に開示された技術があげられるが、それでも問
題点は残る。
セルに一括してデータを書き込む特開平４−３４９２９
３号公報に開示された技術があげられるが、それでも問
題点は残る。
【００１４】この方法で全セル同時に書き込みをした場
合、同じビット線対につながるメモリセルには同じデー
タしか伝達出来ないために、同一ビット線対につながる
セルに対して異なるデータを書き込むことが出来ない。
よって一括書き込みするデータパターンを任意に設定す
ることが出来ない。また一括して書き込むデータパター
ンも、１つのメモリに対しては１つのデータパターンし
か設定できない。
合、同じビット線対につながるメモリセルには同じデー
タしか伝達出来ないために、同一ビット線対につながる
セルに対して異なるデータを書き込むことが出来ない。
よって一括書き込みするデータパターンを任意に設定す
ることが出来ない。また一括して書き込むデータパター
ンも、１つのメモリに対しては１つのデータパターンし
か設定できない。
【００１５】
【課題を解決するための手段】本発明の半導体メモリ
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通にそれぞれ接続
する複数のビット線対および行ごとに共通にそれぞれ接
続するワード線とを含むメモリセルアレイと、前記メモ
リセルの電荷を蓄積し対向電極を共通接続したセル容量
素子と、これらセル容量素子にデータを書き込む時所定
電位へ変化させ書き込み動作終了時に元の電位へ戻す対
極ドライバーとを備える半導体メモリであって、所定の
データを前記メモリセルに一括書き込むように複数個の
セル容量素子の前記対向電極の一方の電極を共通接続
し、前記対極ドライバーの出力を前記共通接続された前
記対向電極のそれぞれに接続し、所定の電源電位の供給
を受ける半導体メモリにおいて、前記ビット線対が前記
電源電位の半分のＨＶＣＣ電位にプリチャージされた状
態で、前記対極ドライバーは、前記セル容量素子の前記
対向電極を前記ＨＶＣＣ電位からＧＮＤ電位または前記
電源電位にドライブし、前記ワード線をドライブするワ
ードドライバーは、前記ワード線を全てオンにし、その
後前記ワード線をオフにして前記対向電極を前記ＨＶＣ
Ｃ電位に戻す構成である。すなわち、本発明の半導体メ
モリでは上記課題を解決する為に、予め任意に設定した
パターンを、半導体メモリの全セルに対して同時に１サ
イクルで書き込む一括書き込みモードの実現を目的と
し、回路動作を一括書き込みモードに切り換えるモード
に切り換えるモード切替回路と、複数系統に分けられた
セル容量素子の対向電極と、複数系統のセル容量素子の
対向電極に対して任意に別個の電圧をかけられる複数の
対極ドライバーと、全ワードを同時にＯＮ状態にする機
能を持つワードドライバーとを有する。
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通にそれぞれ接続
する複数のビット線対および行ごとに共通にそれぞれ接
続するワード線とを含むメモリセルアレイと、前記メモ
リセルの電荷を蓄積し対向電極を共通接続したセル容量
素子と、これらセル容量素子にデータを書き込む時所定
電位へ変化させ書き込み動作終了時に元の電位へ戻す対
極ドライバーとを備える半導体メモリであって、所定の
データを前記メモリセルに一括書き込むように複数個の
セル容量素子の前記対向電極の一方の電極を共通接続
し、前記対極ドライバーの出力を前記共通接続された前
記対向電極のそれぞれに接続し、所定の電源電位の供給
を受ける半導体メモリにおいて、前記ビット線対が前記
電源電位の半分のＨＶＣＣ電位にプリチャージされた状
態で、前記対極ドライバーは、前記セル容量素子の前記
対向電極を前記ＨＶＣＣ電位からＧＮＤ電位または前記
電源電位にドライブし、前記ワード線をドライブするワ
ードドライバーは、前記ワード線を全てオンにし、その
後前記ワード線をオフにして前記対向電極を前記ＨＶＣ
Ｃ電位に戻す構成である。すなわち、本発明の半導体メ
モリでは上記課題を解決する為に、予め任意に設定した
パターンを、半導体メモリの全セルに対して同時に１サ
イクルで書き込む一括書き込みモードの実現を目的と
し、回路動作を一括書き込みモードに切り換えるモード
に切り換えるモード切替回路と、複数系統に分けられた
セル容量素子の対向電極と、複数系統のセル容量素子の
対向電極に対して任意に別個の電圧をかけられる複数の
対極ドライバーと、全ワードを同時にＯＮ状態にする機
能を持つワードドライバーとを有する。
【００１６】複数系統に分けられた対極ドライバーとセ
ル容量素子との接続は、一括して書き込むデータパター
ンによって決まり、一括書き込み時にＣｅｌｌ Ｈｉに
したいものとＣｅｌｌ Ｌｏにしたいものとは別々の対
極ドライバーに接続されるようにする。
ル容量素子との接続は、一括して書き込むデータパター
ンによって決まり、一括書き込み時にＣｅｌｌ Ｈｉに
したいものとＣｅｌｌ Ｌｏにしたいものとは別々の対
極ドライバーに接続されるようにする。
【００１７】本発明に於いて一括書き込みモードによっ
てデータを書き込む際は、ビット線の電位をプリチャー
ジ状態であるＨＶＣＣレベルに固定して全ワードをＯＮ
状態にし、複数系統の対向電極を各々ＶｃｃまたはＧＮ
Ｄレベルにドライブする。全ワードをＯＦＦ状態にした
後に対極ドライバーをもとのＨＶＣＣレベルにすること
で、Ｖｃｃにドライブされた対向電極を有するセル容量
素子にはＣｅｌｌ Ｌｏが、ＧＮＤにドライブされた対
極ドライバーにつながるセル容量素子にはＣｅｌｌ Ｈ
ｉが、同時に一括して書き込む事が出来る。
てデータを書き込む際は、ビット線の電位をプリチャー
ジ状態であるＨＶＣＣレベルに固定して全ワードをＯＮ
状態にし、複数系統の対向電極を各々ＶｃｃまたはＧＮ
Ｄレベルにドライブする。全ワードをＯＦＦ状態にした
後に対極ドライバーをもとのＨＶＣＣレベルにすること
で、Ｖｃｃにドライブされた対向電極を有するセル容量
素子にはＣｅｌｌ Ｌｏが、ＧＮＤにドライブされた対
極ドライバーにつながるセル容量素子にはＣｅｌｌ Ｈ
ｉが、同時に一括して書き込む事が出来る。
【００１８】また対極ドライバーの系統数を増やすこと
で、１つのメモリに対して設定する一括書き込みのデー
タパターンの選択を増やすことができる。
で、１つのメモリに対して設定する一括書き込みのデー
タパターンの選択を増やすことができる。
【００１９】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【００２０】図１は、本発明の第１の実施の形態を示
し、図８はその主要信号の動作波形を示している。図１
を参照すると、本実施の形態は、Ｉ／Ｏバス対１ａ，１
ｂと、Ｙスイッチ２ａ，２ｂ，２ｃ，２ｄ，〜と、セン
スアンプ３ａ，３ｂ，３ｃ，３ｄ，〜と、ビット線対８
１ａ〜，８１ｂ〜と、ワード線４ａ，４ｂ，４ｃ，４
ｄ，〜と、ワードドライバー１０と、セントランジスタ
５１ａ〜５４ａ，５１ｂ〜５４ｂ，５１ｃ〜５４ｃ，５
１ｄ〜５４ｄ，〜と、セル容量６１ａ〜６４ａ，６１ｂ
〜６４ｂ，６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜と、セ
ル対向電極９ａ，９ｂと、ビット線対プリチャージ制御
信号ＰＢＬと、ビット線対プリチャージ用電源Ｖｐｂ
と、対極ドライバー７ａ，７ｂと、モード切替回路１１
とを備えて構成される。本発明に於いて対極ドライバー
は複数個有ってそれぞれ個別にＶｃｃ，ＨＶＣＣ，ＧＮ
Ｄレベルをドライブできる機能を有しており、ワードド
ライバー１０は全ワードを同時にＯＮ状態に出来る機能
を有しており、セル対向電極９ａ，９ｂはリセットの際
にＬｏ電位が書き込まれるセルとＨｉ電位が書き込まれ
るセルとで各々別々の対極に接続される。またモード切
替回路１１は、回路の動作を通常モードと一括書き込み
モードに切り換える機能を有し、通常モード時には、従
来例と同じ様に回路を動作させる事が出来る。
し、図８はその主要信号の動作波形を示している。図１
を参照すると、本実施の形態は、Ｉ／Ｏバス対１ａ，１
ｂと、Ｙスイッチ２ａ，２ｂ，２ｃ，２ｄ，〜と、セン
スアンプ３ａ，３ｂ，３ｃ，３ｄ，〜と、ビット線対８
１ａ〜，８１ｂ〜と、ワード線４ａ，４ｂ，４ｃ，４
ｄ，〜と、ワードドライバー１０と、セントランジスタ
５１ａ〜５４ａ，５１ｂ〜５４ｂ，５１ｃ〜５４ｃ，５
１ｄ〜５４ｄ，〜と、セル容量６１ａ〜６４ａ，６１ｂ
〜６４ｂ，６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜と、セ
ル対向電極９ａ，９ｂと、ビット線対プリチャージ制御
信号ＰＢＬと、ビット線対プリチャージ用電源Ｖｐｂ
と、対極ドライバー７ａ，７ｂと、モード切替回路１１
とを備えて構成される。本発明に於いて対極ドライバー
は複数個有ってそれぞれ個別にＶｃｃ，ＨＶＣＣ，ＧＮ
Ｄレベルをドライブできる機能を有しており、ワードド
ライバー１０は全ワードを同時にＯＮ状態に出来る機能
を有しており、セル対向電極９ａ，９ｂはリセットの際
にＬｏ電位が書き込まれるセルとＨｉ電位が書き込まれ
るセルとで各々別々の対極に接続される。またモード切
替回路１１は、回路の動作を通常モードと一括書き込み
モードに切り換える機能を有し、通常モード時には、従
来例と同じ様に回路を動作させる事が出来る。
【００２１】本実施の形態におけるワードドライバ１０
の出力部を図４に、比較のため、従来例でのワードドラ
イバー１２を図７に示す。図４と図７に於いてＷはワー
ドであり、Ｘａｄｄはワードを選択するアドレス信号で
あり、ＲＡＶは選択ワードをＶｃｃ＋αのレベルを供給
するための電源である。図４のＸａｌｌは全ワード選択
信号で、全ワードを同時にＯＮ状態にする機能を実現し
ている。
の出力部を図４に、比較のため、従来例でのワードドラ
イバー１２を図７に示す。図４と図７に於いてＷはワー
ドであり、Ｘａｄｄはワードを選択するアドレス信号で
あり、ＲＡＶは選択ワードをＶｃｃ＋αのレベルを供給
するための電源である。図４のＸａｌｌは全ワード選択
信号で、全ワードを同時にＯＮ状態にする機能を実現し
ている。
【００２２】この実施の形態は、モード切替回路１１が
一括書き込みモードに回路動作を切り換えた場合、Ｉ／
Ｏバス対１ａ，１ｂ、Ｙスイッチ２ａ，２ｂ，２ｃ，２
ｄ，〜、センスアンプ３ａ，３ｂ，３ｃ，３ｄ，〜、ビ
ット線対８１ａ〜，８１ｂ〜はすべて動作しない。ビッ
ト線プリチャージ制御信号ＰＢＬはＯＮ状態のままで、
ビット線対８１ａ〜，８１ｂ〜をＨＶＣＣレベルにプリ
チャージし続ける。その状態で対極ドライバー７ａ，７
ｂは複数の容量素子の対向電極を、ＨＶＣＣレベルから
各々ＧＮＤ又は電位Ｖｃｃのどちらかにドライブし、ワ
ードドライバー１０は全てのワードをＯＮにする。する
と全セル容量素子には全ビット線にプリチャージされて
いるＨＶＣＣレベルが供給される。その後全ワードをＯ
ＦＦして全対向電極をＨＶＣＣレベルに戻すことで、Ｇ
ＮＤレベルにドライブされていた対向電極に接続したメ
モリセルにはＨｉレベルが、Ｖｃｃレベルにドライブさ
れていた対向電極に接続したセルにはＬｏレベルが書き
込まれ、リセットパターンが完成する。
一括書き込みモードに回路動作を切り換えた場合、Ｉ／
Ｏバス対１ａ，１ｂ、Ｙスイッチ２ａ，２ｂ，２ｃ，２
ｄ，〜、センスアンプ３ａ，３ｂ，３ｃ，３ｄ，〜、ビ
ット線対８１ａ〜，８１ｂ〜はすべて動作しない。ビッ
ト線プリチャージ制御信号ＰＢＬはＯＮ状態のままで、
ビット線対８１ａ〜，８１ｂ〜をＨＶＣＣレベルにプリ
チャージし続ける。その状態で対極ドライバー７ａ，７
ｂは複数の容量素子の対向電極を、ＨＶＣＣレベルから
各々ＧＮＤ又は電位Ｖｃｃのどちらかにドライブし、ワ
ードドライバー１０は全てのワードをＯＮにする。する
と全セル容量素子には全ビット線にプリチャージされて
いるＨＶＣＣレベルが供給される。その後全ワードをＯ
ＦＦして全対向電極をＨＶＣＣレベルに戻すことで、Ｇ
ＮＤレベルにドライブされていた対向電極に接続したメ
モリセルにはＨｉレベルが、Ｖｃｃレベルにドライブさ
れていた対向電極に接続したセルにはＬｏレベルが書き
込まれ、リセットパターンが完成する。
【００２３】次に、本発明の第２の実施の形態を説明す
る。図２を参照とすると、この実施の形態は、第１の実
施の形態のセル容量６１ａ〜６４ａ，６１ｂ〜６４ｂ，
６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜とセル対向電極９
ａ，９ｂの接続を変えて構成される。したがって、リセ
ットパターンは任意に設定できる。図２には、第１の実
施の形態とは異なるリセットパターンが設定される。
る。図２を参照とすると、この実施の形態は、第１の実
施の形態のセル容量６１ａ〜６４ａ，６１ｂ〜６４ｂ，
６１ｃ〜６４ｃ，６１ｄ〜６４ｄ，〜とセル対向電極９
ａ，９ｂの接続を変えて構成される。したがって、リセ
ットパターンは任意に設定できる。図２には、第１の実
施の形態とは異なるリセットパターンが設定される。
【００２４】因みに図１に示す半導体メモリの一括書き
込みパターンはＡＬＬ ＣＥＬＬＨｉ／Ｌｏに設定され
ており、図２示す第２の実施の形態の半導体メモリの一
括書き込みパターンはＣｈｅｃｋｅｒに設定されてい
る。書き込み時の動作は、第１の実施の形態と同様なの
でその詳細な説明は省略する。
込みパターンはＡＬＬ ＣＥＬＬＨｉ／Ｌｏに設定され
ており、図２示す第２の実施の形態の半導体メモリの一
括書き込みパターンはＣｈｅｃｋｅｒに設定されてい
る。書き込み時の動作は、第１の実施の形態と同様なの
でその詳細な説明は省略する。
【００２５】次に、本発明の第３の実施の形態を説明す
ると、この第３の実施の形態は、セル対向電極の系統数
及び対極ドライバーの数を増やす構成で、リセットパタ
ーンは、１つの半導体メモリに対して複数設定できる。
図３には、セル対向電極及び対極ドライバーの数を３個
にする事により、８つのリセットパターンを設定した第
３の実施の形態を示す。書き込み時の動作は、第１の実
施の形態と同様の動作なので、その詳細な説明は省略す
る。
ると、この第３の実施の形態は、セル対向電極の系統数
及び対極ドライバーの数を増やす構成で、リセットパタ
ーンは、１つの半導体メモリに対して複数設定できる。
図３には、セル対向電極及び対極ドライバーの数を３個
にする事により、８つのリセットパターンを設定した第
３の実施の形態を示す。書き込み時の動作は、第１の実
施の形態と同様の動作なので、その詳細な説明は省略す
る。
【００２６】
【発明の効果】本発明によれば、ビット線とメモリセル
との接続とは無関係に、異なるセル容量素子に対して異
なるセルデータを一括して同時に書き込むことが可能と
なる。よって任意に設定したパターンの書き込みを全セ
ルに対して１サイクルで行うことが出来ることにより、
初期化または書き込みにかかる時間と工数を減少させる
ことが出来る。４Ｍのメモリの場合、一括書き込みサイ
クルが通常サイクルの１０倍時間がかかったとしても、
４１９４３０．４倍の高速化が図れる。
との接続とは無関係に、異なるセル容量素子に対して異
なるセルデータを一括して同時に書き込むことが可能と
なる。よって任意に設定したパターンの書き込みを全セ
ルに対して１サイクルで行うことが出来ることにより、
初期化または書き込みにかかる時間と工数を減少させる
ことが出来る。４Ｍのメモリの場合、一括書き込みサイ
クルが通常サイクルの１０倍時間がかかったとしても、
４１９４３０．４倍の高速化が図れる。
【００２７】また、リセットを行うことにより任意のパ
ターンに簡単に書き換えられる機能を利用して、書き換
えが出来るＲＯＭとしての応用も可能である。
ターンに簡単に書き換えられる機能を利用して、書き換
えが出来るＲＯＭとしての応用も可能である。
【図１】第１の実施の形態を示す回路図である。
【図２】第２の実施の形態を示す回路図である。
【図３】第３の実施の形態を示す回路図である。
【図４】本発明でのワードドライバーの出力部の回路図
である。
である。
【図５】従来例を示す回路図である。
【図６】他の従来例の特開平４−３４９２９３号公報に
開示されたメモリの回路図である。
開示されたメモリの回路図である。
【図７】従来例のワードドライバーの出力部の回路図で
ある。
ある。
【図８】図１に示す第１の実施の形態の主要信号の動作
波形である。
波形である。
【図９】図９に示す従来例の主要信号の動作波形であ
る。
る。
１ａ，１ｂ Ｉ／Ｏバス対 ２ａ，２ｂ，２ｃ，２ｄ Ｙスイッチ ３ａ，３ｂ，３ｃ，３ｄ センスアンプ ４ａ，４ｂ，４ｃ，４ｄ ワード線 ５１ａ〜５４ａ，５１ｂ〜５４ｂ，５１ｃ〜５４ｃ，５
１ｄ〜５４ｄ セルトランジスタ ６１ａ〜６４ａ，６１ｂ〜６４ｂ，６１ｃ〜６４ｃ，６
１ｄ〜６４ｄ セル容量 ７ａ，７ｂ，７ｃ 本発明での対極ドライバー ８１ａ〜８４ａ，８１ｂ〜８４ｂ ビット線対 ９，９ａ，９ｂ，９ｃ 対向電極 １０ 本発明でのワードドライバー １１ モード切替回路 １２ 従来のワードドライバー １３ 従来の対極ドライバー １４ データ保持回路 １５ａ，１５ｂ 第２のＩ／Ｏバス対 １６ 全列選択線 ＰＢＬ ビット線対プリチャージ制御信号 Ｖｐｂ ビット線対プリチャージ用電源 Ｘａｄｄ ワード選択用アドレス信号 Ｘａｌｌ 全ワード選択用信号 ＲＡＶ 選択ワード用電源 Ｗ ワード
１ｄ〜５４ｄ セルトランジスタ ６１ａ〜６４ａ，６１ｂ〜６４ｂ，６１ｃ〜６４ｃ，６
１ｄ〜６４ｄ セル容量 ７ａ，７ｂ，７ｃ 本発明での対極ドライバー ８１ａ〜８４ａ，８１ｂ〜８４ｂ ビット線対 ９，９ａ，９ｂ，９ｃ 対向電極 １０ 本発明でのワードドライバー １１ モード切替回路 １２ 従来のワードドライバー １３ 従来の対極ドライバー １４ データ保持回路 １５ａ，１５ｂ 第２のＩ／Ｏバス対 １６ 全列選択線 ＰＢＬ ビット線対プリチャージ制御信号 Ｖｐｂ ビット線対プリチャージ用電源 Ｘａｄｄ ワード選択用アドレス信号 Ｘａｌｌ 全ワード選択用信号 ＲＡＶ 選択ワード用電源 Ｗ ワード
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/41
Claims (9)
- 【請求項１】 行・列両方向にアレイ状に配置された複
数のメモリセルとこれらメモリセルを列ごとに共通にそ
れぞれ接続する複数のビット線対および行ごとに共通に
それぞれ接続するワード線とを含むメモリセルアレイ
と、前記メモリセルの電荷を蓄積し対向電極を共通接続
したセル容量素子と、これらセル容量素子にデータを書
き込む時所定電位へ変化させ書き込み動作終了時に元の
電位へ戻す対極ドライバーとを備える半導体メモリであ
って、 所定のデータを前記メモリセルに一括書き込むように複
数個のセル容量素子の前記対向電極の一方の電極を共通
接続し、前記対極ドライバーの出力を前記共通接続され
た前記対向電極のそれぞれに接続し、所定の電源電位の
供給を受ける半導体メモリにおいて、 前記ビット線対が前記電源電位の半分のＨＶＣＣ電位に
プリチャージされた状態で、前記対極ドライバーは、前
記セル容量素子の前記対向電極を前記ＨＶＣＣ電位から
ＧＮＤ電位または前記電源電位にドライブし、前記ワー
ド線をドライブするワードドライバーは、前記ワード線
を全てオンにし、その後前記ワード線をオフにして前記
対向電極を前記ＨＶＣＣ電位に戻すことを特徴とする半
導体メモリ。 - 【請求項２】 前記特許請求の範囲第１項記載の半導体
メモリにおいて、偶数番目の前記ビット線に接続される
セル容量素子の対向電極に第１の対極ドライバの出力信
号を接続し、奇数番目の前記ビット線に接続されるセル
の容量素子の対向電極に第２の対極ドライバを接続する
ことを特徴とする半導体メモリ。 - 【請求項３】 前記特許請求の範囲第１項記載の半導体
メモリにおいて、偶数番目の前記ワード線に接続される
セル容量素子の対向電極に第１の対極ドライバの出力信
号を接続し、奇数番目の前記ワード線に接続されるセル
容量素子の対向電極に第２の対極ドライバを接続するこ
とを特徴とする半導体メモリ。 - 【請求項４】 前記特許請求の範囲第１項記載の半導体
メモリにおいて、偶数番目の前記ビット線に接続され且
つ偶数番目の前記ワード線に接続される容量素子の対向
電極に第１の対極ドライバの出力信号を接続し、偶数番
目の前記ビット線に接続され且つ奇数番目の前記ワード
線に接続されるセル容量素子の対向電極に第２の対極ド
ライバの出力信号を接続し、奇数番目の前記ビット線に
接続され且つ偶数番目の前記ワード線に接続されるセル
容量素子の対向電極に前記第２の対極ドライバの出力信
号を接続し、奇数番目の前記ビット線に接続され且つ奇
数番目の前記ワード線に接続されるセル容量素子の対向
電極に前記第１の対極ドライバを接続することを特徴と
する半導体メモリ。 - 【請求項５】 前記特許請求の範囲第１項乃至第４項記
載のいずれか１項の半導体メモリにおいて、データ書き
込み時に前記第１の対極ドライバの出力信号の電位を第
１の電源電位あるいは第１の電源電位近傍の電位とし、
前記第２の対極ドライバの出力信号の電位を第２の電源
電位あるいは第２の電源電位近傍の電位とすることを特
徴とする半導体メモリ。 - 【請求項６】 前記特許請求の範囲第１項乃至第４項記
載のいずれか１項の半導体メモリにおいて、データ書き
込み時の電位を前記第１の対極ドライバの出力信号及び
前記第２の対極ドライバの出力信号共、第１の電源電位
あるいは第１の電源電位近傍の電位とすることを特徴と
する半導体メモリ。 - 【請求項７】 前記特許請求の範囲第１項乃至第４項記
載のいずれか１項の半導体メモリにおいて、データ書き
込み時の電位を前記第１の対極ドライバの出力信号及び
前記第２の対極ドライバの出力信号共、第２の電源電位
あるいは第２の電源電位近傍の電位とすることを特徴と
する半導体メモリ。 - 【請求項８】 前記特許請求の範囲第１項乃至第７項記
載のいずれか１項の半導体メモリにおいて、モード切替
回路を有し、該モード切替回路の出力信号により、前記
第１の対極ドライバ及び前記第２の対極ドライバの書き
込み時の出力電位を第１の電源電位あるいは第１の電源
電位近傍の電位とするか第２の電源電位あるいは第２の
電源電位近傍の電位とするかを切り換えることを特徴と
する半導体メモリ。 - 【請求項９】 前記特許請求の範囲第８項記載の半導体
メモリにおいて、前記モード切替回路の出力信号によ
り、全てのワード線を同時に電源電位もしくは電源電位
よりも高い電位にする事を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28660996A JP3157727B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28660996A JP3157727B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10134561A JPH10134561A (ja) | 1998-05-22 |
| JP3157727B2 true JP3157727B2 (ja) | 2001-04-16 |
Family
ID=17706636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28660996A Expired - Fee Related JP3157727B2 (ja) | 1996-10-29 | 1996-10-29 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157727B2 (ja) |
-
1996
- 1996-10-29 JP JP28660996A patent/JP3157727B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10134561A (ja) | 1998-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6044008A (en) | Ferroelectric RAM device | |
| KR100444560B1 (ko) | 강유전체기억장치 | |
| JP2006302466A (ja) | 半導体記憶装置 | |
| JPH0770212B2 (ja) | 半導体メモリ回路 | |
| JPH097377A (ja) | 強誘電体記憶装置 | |
| US5719814A (en) | Semiconductor memory device capable of storing high potential level of data | |
| US7200028B2 (en) | Ferroelectric memory device and its driving method | |
| EP0172112B1 (en) | Semiconductor memory device | |
| JPH02156497A (ja) | 半導体記憶装置 | |
| US5511030A (en) | Semiconductor memory device and method of driving same | |
| JP3365595B2 (ja) | 半導体記憶装置及びその駆動方法 | |
| US6094371A (en) | Memory device with ferroelectric capacitor | |
| US5481496A (en) | Semiconductor memory device and method of data transfer therefor | |
| JP3157727B2 (ja) | 半導体メモリ | |
| US5224069A (en) | Ferroelectric capacitor memory circuit MOS setting and transmission transistors | |
| US4389714A (en) | Memory device | |
| JP2833359B2 (ja) | Ｄｒａｍ回路 | |
| JP2530125B2 (ja) | 半導体記憶装置 | |
| JPH11162178A (ja) | 強誘電体記憶装置および強誘電体記憶素子のくせ付け矯正方法 | |
| JP2834364B2 (ja) | 半導体記憶装置 | |
| JP3198584B2 (ja) | スタティック型半導体記憶装置 | |
| JP3337616B2 (ja) | 半導体記憶装置 | |
| US20050122761A1 (en) | FeRAM having wide page buffering function | |
| JPH0676599A (ja) | 半導体記憶装置 | |
| JP2000260184A (ja) | スタティックｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010116 |
|
| LAPS | Cancellation because of no payment of annual fees |