JP2000200492A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 １トランジスタ１キャパシタ型のメモリセル
を用いて、１セル当たり３値の記憶データを保持するこ
とが可能な半導体記憶装置を提供する。 【解決手段】 Ｈ，Ｍ，Ｌの３値データを保持できるメ
モリセル１と、センスアンプ１８ａ，１８ｂと、ビット
線対ＢＬ，／ＢＬと、データ保持用ノードとなるセンス
アンプ側ビット線ＢＬ１，ＢＬ２と、参照用ノードとな
るセンスアンプ側ビット線／ＢＬ１，／ＢＬ２と、各ト
ランスファーゲート１６，１７，１９とを備えている。
ビット線／ＢＬ２につながるノードＮ22の容量Ｃ22はビ
ット線ＢＬ２につながるノードＮ21の容量Ｃ21よりも小
さく、かつ、ビット線／ＢＬ１につながるノードＮ12の
容量Ｃ12はビット線ＢＬ１につながるノードＮ11の容量
Ｃ11よりも大きい。Ｍデータの読み出し時に、ビット線
対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２間で高低が
逆の電位差を発生させて、Ｍデータを検知する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１メモリセルあた
り３値データを記憶可能なメモリ部を備えたＤＲＡＭ型
半導体装置に関するものである。

【０００２】

【従来の技術】図１３は、従来のＤＲＡＭのメモリコア
部を示す回路図である。同図において、１０１はトラン
ジスタＴrsとキャパシタＣｓとを１つずつ配置してなる
１トランジスタ１キャパシタ型メモリセルを、１０２は
メモリセル１０１のトランジスタＴrsを制御するワード
線を、１０３は２つのビット線１０３Ａ，１０３ｂによ
り構成されメモリセル１０１からのデータが読み出され
るビット線対を、１０４はビット線対１０３に読み出さ
れたデータを増幅するセンスアンプをそれぞれ示す。

【０００３】以上の構成を有するＤＲＡＭメモリコア構
造を利用して、１トランジスタ１キャパシタ型メモリセ
ル１０１にＨ，Ｌの２値データを記憶することができ
る。例えば、読み出し動作は、以下の手順でなされる。
まず、ビット線対１０３に予め電源電位Ｖddと接地電位
Ｖssとの間の中間電位Ｖdd／２を印加しておき（プリチ
ャージ）、ワード線１０２に駆動用電圧を印加すること
によってメモリセル１０１からビット線１０３ａにキャ
パシタしたＣｓに蓄積している電荷に相当する電圧とし
て表されるデータが読み出される。すなわち、キャパシ
タＣｓに電荷が蓄積されていた場合にはビット線１０３
ａの電位が中間電位Ｖdd／２から上昇し、キャパシタＣ
ｓに電荷が蓄積されていなかった場合にはビット線１０
３ｂの電位が中間電位Ｖdd／２から降下する。一方のビ
ット線１０３ｂの電位は中間電位Ｖdd／２のままであ
る。そして、このビット線対１０３に読み出されたデー
タ，具体的にはビット線対１０３を構成する２つのビッ
ト線１０３ａ，１０３ｂ間の電位差をセンスアンプ１０
４によって、例えば電源電位Ｖddと接地電位Ｖssとの電
位差にまで増幅することにより、データの読み出しが行
われる。

【０００４】

【発明が解決しようとする課題】ここで、従来のＤＲＡ
Ｍにおけるメモリの大容量化は、１トランジスタ１キャ
パシタ型メモリセルにＨ，Ｌの２値を記憶するという基
本的構成を変えることなく、素子の製造工程における微
細加工技術の改良によって、チップ面積増大のペナルテ
ィーを小さくしつつ進められてきた。

【０００５】しかしながら、素子の微細加工技術にも限
界があり、微細加工技術の進展に期待するだけでは、大
容量化によるメモリセル数増大のためのチップ面積増
加、それに伴うコストの増大、歩留まりの低下という不
具合を回避することは困難である。

【０００６】本発明はかかる点に鑑みてなされたもので
あり、その目的は、１トランジスタ１キャパシタ型メモ
リセルに３値データを記憶させるための手段を講ずるこ
とにより、微細加工技術とは別な観点からチップ面積の
増加およびそれに伴う不具合を回避しうる半導体記憶装
置を提供することにある。

【０００７】

【課題を解決するための手段】本発明の基本的な半導体
記憶装置は、ゲートにワード線が接続されたスイッチン
グトランジスタと、該スイッチングトランジスタを挟ん
でビット線に接続される電荷蓄積容量とを有し、電荷蓄
積容量に印加される電圧に応じた高電圧データと低電圧
データと中間電圧データとを記憶可能なメモリセルを備
えた半導体記憶装置であって、上記ビット線を挟んで設
けられた第１，第２のデータ保持用ノードと、上記第
１，第２のデータ保持用ノードと上記ビット線との間に
それぞれ介在する第１，第２のトランスファーゲート
と、上記第１，第２のデータ保持用ノードの電位に対す
る第１の参照電位を保持するための第１，第２の参照用
ノードと、上記第１のデータ保持用ノードと上記第１の
参照用ノードとの間に介設され、両ノード間の電位差を
増幅するための第１のセンスアンプと、上記第２のデー
タ保持用ノードと上記第２の参照用ノードとの間に介設
され、両ノード間の電位差を増幅するための第２のセン
スアンプと、上記第１，第２の参照用ノードに上記第
１，第２の参照電位をそれぞれ供給するための第１，第
２の参照電位供給手段とを備え、上記第１の参照電位
は、上記第１のデータ保持用ノードの中間電圧データ取
り込み時の電位よりも低くかつ低電圧データ取り込み時
の電位よりも高く、上記第２の参照電位は、上記第２の
データ保持用ノードの中間電圧データ取り込み時の電位
よりも高くかつ高電圧データ取り込み時の電位よりも低
い。

【０００８】これにより、データの読み出し時、メモリ
セルのキャパシタのデータがビット線から第１，第２の
トランスファーゲートを経て第１，第２のデータ保持用
ノードに取り込まれる。一方、第１の参照用ノードに
は、第１の参照電位供給手段から第１の参照電位が供給
され、第２の参照用ノードには、第２の参照電位供給手
段から第２の参照電位が供給される。したがって、メモ
リセルの電荷蓄積容量に保持されているデータが高電圧
データの場合には、第１および第２のセンスアンプのい
ずれにおいても、データ保持用ノードが高電位側で参照
用ノードが低電位側となるように電位差が拡大される。
また、メモリセルの電荷蓄積容量に保持されているデー
タが低電圧データの場合には、第１および第２のセンス
アンプのいずれにおいても、データ保持用ノードが低電
位側で参照用ノードが高電位側となるように電位差が拡
大される。

【０００９】一方、メモリセルの電荷蓄積容量に保持さ
れているデータが中間電圧データの場合には、第１のセ
ンスアンプにおいては、データ保持用ノードが高電位側
で参照用ノードが低電位側となるように電位差が拡大さ
れ、第２のセンスアンプにおいては、データ保持用ノー
ドが低電位側で参照用ノードが高電位側となるように電
位差が拡大される。すなわち、メモリセルの電荷蓄積容
量に保持されている電圧が高電圧，中間電圧，低電圧の
３通りの場合に応じて、第１のデータ保持用ノード−第
１の参照用ノード間の電位の高低、および第２のデータ
保持用ノード−第２の参照用ノード間の電位の高低につ
いて、互いに異なる３通りの組み合わせが得られる。こ
の互いに異なる３通りの電位の高低の組み合わせを識別
することにより、３値データを読み出すことが可能にな
る。よって、１トランジスタ１キャパシタ型メモリセル
に３値データを保持させた半導体記憶装置を構成するこ
とができ、チップ面積の増大を抑制して低コストかつ低
消費電力の大容量データを保持することが可能な半導体
記憶装置が得られる。

【００１０】上記基本的な半導体記憶装置において、上
記第１，第２のデータ保持用ノードにつながる第１，第
２のデータ保持用部分配線と、上記第１，第２の参照用
ノードにつながる第１，第２の参照用部分配線とをさら
に設け、上記第１の参照用部分配線の容量を上記第１の
データ保持用部分配線の容量よりも小さくし、上記第２
の参照用部分配線の容量を上記第２のデータ保持用部分
配線の容量よりも大きくすることにより、上記第１，第
２の参照用部分配線が第１，第２の参照電位供給手段と
して機能する半導体記憶装置の構造が得られることにな
る。

【００１１】その場合、上記第１，第２のセンスアンプ
の動作時において、上記各データ保持用ノードと各参照
用ノードとの間の電位差を増幅するための低電位側電圧
を供給してから高電位側電圧を供給する読み出し制御手
段をさらに備えることにより、第１，第２のセンスアン
プにおける増幅動作の前に部分配線の容量差に起因する
電位の低下量の相違が顕著に現れることになり、第１，
第２のデータ保持用ノードと第１，第２の参照用ノード
との間に十分大きい電位差を発生させることが可能とな
る。

【００１２】上記基本的な半導体記憶装置において、上
記第１の参照電位供給手段を上記第１の参照用ノードを
降圧させるための第１のカップリングコンデンサにより
構成し、上記第２の参照電位供給手段を上記第２の参照
用ノードを昇圧させるためのカップリングコンデンサに
より構成することもできる。

【００１３】上記基本的な半導体記憶装置において、上
記第１の参照電位供給手段を上記第１の参照用ノードに
上記中間電位よりも低いレベルの電圧をパルス状に印加
するための第１のスイッチトランジスタにより構成し、
上記第２の参照電位供給手段を上記第２の参照用ノード
に上記中間電位よりも高いレベルの電圧をパルス状に印
加するための第２のスイッチトランジスタにより構成す
ることもできる。

【００１４】上記基本的な半導体記憶装置において、上
記ビット線に接続されるデータラッチ用キャパシタと、
上記ビット線と上記データラッチ用キャパシタとの間に
介設されたスイッチトランジスタとをさらに備えること
により、３値データの読み出しの際の再書き込みや、３
値データの書き込みを簡素な構成で容易に行なうことが
できる。

【００１５】上記基本的な半導体記憶装置において、上
記メモリセルから３値のデータを読み出す３値読み出し
回路と、上記３値データと２値データとを相互に変換す
るデータ変換回路と、上記データ変換回路で変換された
３値データを上記メモリセルに書き込む３値書き込み回
路とをさらに備えることにより、半導体記憶装置内で３
値データを２値データとして利用することが容易とな
る。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。

【００１７】図１は本発明の実施形態における半導体記
憶装置のブロック図を示す電気回路図である。同図にお
いて、１１は３値データを記憶する１トランジスタ１キ
ャパシタ型のメモリセルを配置してなるメモリセルアレ
イ、１２はメモリセル１１から３値データを読み出す３
値読み出し回路、１３はメモリセルアレイ１１に３値デ
ータを書き込む３値書き込み回路、１４は２値データと
３値データとを相互に変換するデータ変換回路、１５は
２値データの入出力を行なう２値入出力回路をそれぞれ
示している。ここで、後述するように、本実施形態に係
るメモリセルアレイ１１中のメモリセルは、高電圧デー
タであるＨデータ，中間電圧データであるＭデータ，低
電圧データであるＬデータの３値データを記憶できるよ
うに構成されている。

【００１８】図２は、３値データと２値データとの論理
変換則を示す図である。同図に示すように、セルＡとセ
ルＢとのデータが、高電圧データであるＨデータ，中間
電圧データであるＭデータ，低電圧データであるＬデー
タの３値データのいずれであるかの組み合わせは、３×
３の９通りあるが、この９通りのデータを“Ｈ”データ
および“Ｌ”データの２値からなる２値データに変換す
る。その場合、２値データのＨデータを“１”に、Ｌデ
ータを“０”に置き換えることで、３ビットの２値デー
タが得られることになる。

【００１９】ただし、３値データを記憶できるメモリセ
ルを２個組み合わせると９データ分を記憶できるが、２
値データに変換したときには３ビットのデータつまり２
³ ＝８データしか扱えない。すなわち、３値データ中の
１ビット分（図２に示すＨＨデータ）は使用されないこ
とになるが、この１ビットはメモリセルおよびデータ変
換回路のテスト用メモリとして利用することが可能であ
る。

【００２０】以上のように、Ｍ個のセルを１単位とし
て、３値データを２値データに変換を行なう場合、デー
タ変換回路及び冗長救済の構成を考慮すると２セルを１
単位として構成するのが良いと考えられる。

【００２１】図３は、本実施形態に係るＤＲＡＭのメモ
リ部の一部を示す電気回路図である。同図に示すよう
に、ビット線対ＢＬ，／ＢＬのうちの一方のビット線Ｂ
Ｌにメモリセル１が接続されている。メモリセル１は、
１つのトランジスタＴrsと１つのキャパシタＣｓとによ
り構成される１トランジスタ１キャパシタ型メモリセル
である。このメモリセル１は、キャパシタＣｓに印加さ
れる電圧の強度に応じて、Ｈ（Ｖdd），Ｍ（Ｖdd／
２），Ｌ（Ｖss）の３値データを保持できるように構成
されている。そして、トランジスタＴrsのゲートには、
メモリセルを制御するワード線ＷＬが接続されている。
同図には、１つのメモリセル１しか表されていないが、
実際には多数のメモリセル１が行列状に配置され、列方
向に延びる多数のワード線ＷＬと、行方向に延びる多数
のビット線対ＢＬ，／ＢＬとが設けられたメモリセルブ
ロックが存在している。

【００２２】なお、図３には示されていないが、センス
アンプは各ビット線対毎に設けられ、図中縦方向に並ぶ
センスアンプ列が存在している。さらに、一般には、メ
モリセルブロックとセンスアンプ列とが交互に並ぶ構成
を採る場合が多いが、メモリセルブロックが１つだけ配
置された構造であってもよい。

【００２３】そして、ビット線ＢＬには、左右２つのノ
ードＮ11，Ｎ21においてそれぞれ書き込み用キャパシタ
Ｃr1，Ｃr2がスイッチトランジスタＴr1，Ｔr2を介在さ
せて接続されている。また、ビット線対ＢＬ，／ＢＬ間
には、ビット線対ＢＬ，／ＢＬ間の電位差を拡大するた
めの１対の作動増幅型センスアンプ１８ａ，１８ｂと、
プリチャージ・イコライズ回路２０ａ，２０ｂとがメモ
リセルブロックを挟んで配設されている。一方のセンス
アンプ１８ａは、図中左方のビット線対ＢＬ１，／ＢＬ
１間の電位差を増幅するためのセンスアンプであり、他
方のセンスアンプ１８ｂは、図中右方のビット線対ＢＬ
２，／ＢＬ２間の電位差を増幅するためのセンスアンプ
である。また、一方のビット線ＢＬには、メモリセルブ
ロック内のノードと各ノードＮ11，Ｎ21とを互いに電気
的に分離するためのトランスファーゲート１６a1，１６
a2がそれぞれ介設されている。他方のビット線／ＢＬに
は、メモリセルブロック内のノードとノードＮ12，Ｎ22
とを互いに電気的に分離するためのトランスファーゲー
ト１６b1，１６b2がそれぞれ介設されている。さらに、
一方のビット線ＢＬには、センスアンプ１８ａおよびプ
リチャージ・イコライズ回路２０ａに直接つながるノー
ドであるセンスアンプ側のビット線ＢＬ１を他の部分か
ら電気的に分離させるためのトランスファーゲート１７
a1，１９a1と、センスアンプ１８ｂおよびプリチャージ
・イコライズ回路２０ｂに直接つながるノードであるセ
ンスアンプ側のビット線ＢＬ２を他の部分から電気的に
分離させるためのトランスファーゲート１７a2，１９a2
とが介設されている。他方のビット線／ＢＬには、セン
スアンプ１８ａおよびプリチャージ・イコライズ回路２
０ａに直接つながるノードであるセンスアンプ側のビッ
ト線／ＢＬ１を他の部分から電気的に分離させるための
トランスファーゲート１７b1，１９b1と、センスアンプ
１８ｂおよびプリチャージ・イコライズ回路２０ｂに直
接つながるノードであるセンスアンプ側のビット線／Ｂ
Ｌ２を他の部分から電気的に分離させるためのトランス
ファーゲート１７b2，１９b2とが介設されている。

【００２４】すなわち、トランスファーゲート１７a2と
トランスファーゲート１９a2とによって挟まれるセンス
アンプ側ビット線ＢＬ２が第１のデータ保持用ノードと
して機能し、トランスファーゲート１７a1とトランスフ
ァーゲート１９a1とによって挟まれるセンスアンプ側ビ
ット線ＢＬ１が第２のデータ保持用ノードとして機能す
る。また、トランスファーゲート１７b2とトランスファ
ーゲート１９b2とによって挟まれるセンスアンプ側ビッ
ト線／ＢＬ２が第１の参照用ノードとして機能し、トラ
ンスファーゲート１７b1とトランスファーゲート１９b1
とによって挟まれるセンスアンプ側ビット線／ＢＬ１が
第２の参照用ノードとして機能する。

【００２５】ここで、ビット線対ＢＬ，／ＢＬにおい
て、トランスファーゲート１６a1とトランスファーゲー
ト１７a1との間のノードＮ11の配線容量Ｃ11と、トラン
スファーゲート１６b1とトランスファーゲート１７b1と
の間のノードＮ12の配線容量Ｃ12と、トランスファーゲ
ート１６a2とトランスファーゲート１７a2との間のノー
ドＮ21の配線容量Ｃ21と、トランスファーゲート１６b2
とトランスファーゲート１７b2との間のノードＮ22の配
線容量Ｃ22との大小関係は以下のようになっている。

【００２６】Ｃ11＜Ｃ12 かつ Ｃ21＞Ｃ22 すなわち、ノードＮ21が第１のデータ保持用部分配線で
あり、ノードＮ11が第２のデータ保持用部分配線であ
り、ノードＮ22が第１の参照用部分配線であり、ノード
Ｎ12が第２の参照用部分配線である。このノードＮ22，
Ｎ12により、参照用ノードであるビット線／ＢＬ１，／
ＢＬ２に参照電位Ｖref1，Ｖref2を供給する参照電位供
給手段が構成されている。

【００２７】また、ＷＴは書き込みキャパシタＣr1，Ｃ
r2とビット線ＢＬとの間に介設されたトランジスタＴr
1，Ｔr2のＯＮ，ＯＦＦを制御するための制御信号、Ｄ
ＩＳ１はトランスファーゲート１６a1，１６b1および１
６a2，１６b2のＯＮ，ＯＦＦを制御するための制御信
号、ＤＩＳ２はトランスファーゲート１７a1，１７b1お
よび１７a2，１７b2のＯＮ，ＯＦＦを制御するための制
御信号、ＤＢＳＷはトランスファーゲート１９a1，１９
b1および１９a2，１９b2のＯＮ，ＯＦＦを制御するため
の制御信号、ＳＡＰはセンスアンプ１８ａ，１８ｂに供
給される高電位信号（電源電位Ｖddに等しい）、ＳＡＰ
はセンスアンプ１８ａ，１８ｂに供給される低電位信号
（接地電位Ｖssに等しい）、ＥＱはプリチャージ・イコ
ライズ回路２０ａ，２０ｂを活性化するための制御信
号、Ｖbpはプリチャージまたはイコライズ時にビット線
対ＢＬ，／ＢＬに供給するための中間電位信号（Ｖdd／
２に等しい）である。

【００２８】次に、本実施形態に係るＤＲＡＭの動作に
ついて説明する。

【００２９】−読み出し動作− 図４は、データ読み出し時における各制御信号の時間変
化を示すタイミングチャートである。また、図５（ａ）
〜（ｃ）は、保持しているデータがＨ，Ｍ，Ｌの場合に
おけるセンスアンプ側ビット線対ＢＬ１，／ＢＬ１およ
びＢＬ２，／ＢＬ２の電位の時間変化を示すタイミング
チャートである。

【００３０】まず、期間Ｔ１に入る前に、制御信号ＥＱ
が立ち上がってプリチャージ・イコライズ回路２０ａ，
２０ｂが活性化された後、制御信号ＥＱが降下してプリ
チャージ・イコライズ回路２０ａ，２０ｂが非活性化さ
れて、ビット線対ＢＬ，／ＢＬの電位がプリチャージ電
位つまり中間電位Ｖdd／２に保持されている。

【００３１】そして、図４に示す期間Ｔ１において、ワ
ード線ＷＬの電位が立ち上がって、メモリセル１の電荷
がビット線ＢＬに取り出される。ここで、制御信号ＤＩ
Ｓ１，ＤＩＳ２はＯＮ状態であってトランスファーゲー
ト１６a1，１６b1および１６a2，１６b2とトランスファ
ーゲート１７a1，１７b1および１７a2，１７b2とはいず
れも開いている一方、制御信号ＤＢＳＷはＯＦＦ状態で
あってトランスファーゲート１９a1，１９b1および１９
a2，１９b2はいずれも閉じている。

【００３２】このとき、メモリセル１にＨデータが保持
されている場合には、図５（ａ）に示すように、ビット
線ＢＬ１，ＢＬ２の電位がプリチャージ電位である中間
電位Ｖdd／２よりも上昇し、ビット線／ＢＬ１，／ＢＬ
２の電位は中間電位Ｖdd／２のままである。

【００３３】一方、メモリセル１にＭデータが保持され
ている場合には、図５（ｂ）に示すように、各ビット線
ＢＬ１，ＢＬ２，／ＢＬ１，／ＢＬ２の電位は、いずれ
も中間電位Ｖdd／２のままである。

【００３４】また、メモリセルにＬデータが保持されて
いる場合には、図５（ｃ）に示すように、ビット線／Ｂ
Ｌ１，／ＢＬ２の電位がプリチャージ電位である中間電
位Ｖdd／２よりも上昇し、ビット線ＢＬ１，ＢＬ２の電
位は中間電位Ｖdd／２のままである。

【００３５】次に、図４に示す期間Ｔ２において、制御
信号ＤＩＳ１が立ち下がってトランスファーゲート１６
a1，１６b1および１６a2，１６b2が閉じ、ビット線ＢＬ
のうちメモリセルブロック内にあるノードの部分が電気
的に切り離された状態となる。そして、少し遅れて、制
御信号ＳＡＮが活性化されて、センスアンプ１８ａ，１
８ｂにそれぞれ接地電位Ｖssに相当する電位が供給され
る。さらに、少し遅れて、制御信号ＳＡＰが活性化され
て、センスアンプ１８ａ，１８ｂにそれぞれ電源電位Ｖ
ddに相当する電位が供給される。なお、他の制御信号
は、いずれも期間Ｔ１における状態をそのまま維持して
いる。

【００３６】このとき、メモリセル１にＨデータが保持
されている場合には、図５（ａ）に示すように、ビット
線ＢＬ１，ＢＬ２の電位が電源電位Ｖddに相当する制御
信号ＳＡＰのレベルまで上昇し、ビット線／ＢＬ１，／
ＢＬ２の電位は接地電位Ｖssに相当する制御信号ＳＡＮ
のレベルまで降下する。

【００３７】一方、メモリセル１にＭデータが保持され
ている場合には、図５（ｂ）に示すように、各ビット線
／ＢＬ１，ＢＬ２の電位が制御信号ＳＡＰのレベルまで
上昇する一方、ビット線ＢＬ１，／ＢＬ２の電位が制御
信号ＳＡＮのレベルまで降下する。これは、以下の機構
による。期間Ｔ１においてはビット線対ＢＬ１，／ＢＬ
１の電位は同じであったが、まず、制御信号ＳＡＮが活
性化されて接地電位Ｖssに相当する信号がセンスアンプ
１８ａに供給されると、ビット線ＢＬ１につながるノー
ドＮ11の容量Ｃ11よりもビット線／ＢＬ１につながるノ
ードＮ12の容量Ｃ12の方が大きいことからビット線ＢＬ
１の電位の降下程度の方が大きくなり、ビット線ＢＬ１
の方がビット線／ＢＬ１よりも低電位になる。その結
果、その後制御信号ＳＡＰが活性化されると、その電位
差が増幅されて、ビット線／ＢＬ１の電位が制御信号Ｓ
ＡＰのレベルに、ビット線ＢＬ１の電位が制御信号ＳＡ
Ｎのレベルにそれぞれ変化する。同様に、ビット線ＢＬ
２につながるノードＮ21の容量Ｃ21よりもビット線／Ｂ
Ｌ２につながるノードＮ22の容量Ｃ22の方が小さいこと
から、ビット線ＢＬ２の電位が制御信号ＳＡＰのレベル
に、ビット線／ＢＬ２の電位が制御信号ＳＡＮのレベル
にそれぞれ変化する。

【００３８】また、メモリセルにＬデータが保持されて
いる場合には、図５（ｃ）に示すように、ビット線／Ｂ
Ｌ１，／ＢＬ２の電位が電源電位Ｖddに相当する制御信
号ＳＡＰのレベルまで上昇し、ビット線ＢＬ１，ＢＬ２
の電位は接地電位Ｖssに相当する制御信号ＳＡＮのレベ
ルまで降下する。

【００３９】次に、図４に示す期間Ｔ３において、制御
信号ＤＢＳＷが活性化されてトランスファーゲート１９
a1，１９b1および１９a2，１９b2が開かれると、ビット
線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２がそれぞ
れデータ線対ＤＬ１，／ＤＬ１およびＤＬ２，／ＤＬ２
に電気的に接続された状態となり、各センスアンプ１８
ａ，１８ｂで増幅されたデータがデータ線対ＤＬ１，／
ＤＬ１およびＤＬ２，／ＤＬ２にそれぞれ供給される。
そして、その後制御信号ＤＢＳＷが非活性化されてトラ
ンスファーゲート１９a1，１９b1および１９a2，１９b2
が閉じられる。データの読み出しにおいては、データ
Ｈ，Ｍ，Ｌの区別を以下のように行なう。まず、データ
線ＤＬ１，ＤＬ２の電位が高電位でデータ線／ＤＬ１，
／ＤＬ２の電位が低電位のときにはＨデータが保持され
ていると判断する。また、データ線／ＤＬ１，ＤＬ２の
電位が高電位でデータ線ＤＬ１，／ＤＬ２の電位が低電
位のときにはＭデータが保持されていると判断する。さ
らに、データ線ＤＬ１，ＤＬ２の電位が低電位でデータ
線／ＤＬ１，／ＤＬ２の電位が高電位のときにはＬデー
タが保持されていると判断する。

【００４０】次に、図４に示す期間Ｔ４において、制御
信号ＷＴが立ち上がってトランジスタＴr1，Ｔr2がＯＮ
状態になると、書き込みキャパシタＣr1，Ｃr2に各ビッ
ト線ＢＬ１，ＢＬ２の電位がそれぞれ供給される。言い
換えると、ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，
／ＢＬ２に読み出されたデータのうち、各ビット線ＢＬ
１，ＢＬ２のデータのみが各書き込みキャパシタＣr1，
Ｃr2に書き込まれる。

【００４１】すなわち、Ｈデータを保持していた場合に
は、書き込みキャパシタＣr1，Ｃr2には高電位である電
源電位Ｖddに対応する電荷が蓄積される。一方、Ｍデー
タを保持していた場合には、書き込みキャパシタＣr2に
は高電位の電源電位Ｖddに対応する電荷が、書き込みキ
ャパシタＣr1には低電位の接地電位Ｖssに対応する電荷
がそれぞれ蓄積される。また、Ｌデータを保持していた
場合には、書き込みキャパシタＣr1，Ｃr2にはいずれも
低電位である接地電位Ｖssに対応する電荷が蓄積され
る。

【００４２】なお、期間Ｔ２から制御信号ＷＴを立ち上
げてこの動作を行なっても、読み出し動作機能が損なわ
れることはないが、センシング速度を向上させるために
は、期間Ｔ２，Ｔ３においては制御信号ＷＴを非活性状
態にしておいて、書き込みキャパシタＣr1，Ｃr2の容量
による動作速度の低下を回避することが好ましい。すな
わち、このようにデータの伝送後に書き込みキャパシタ
Ｃr1，Ｃr2へのデータの書き込みを行なうことにより、
一連の動作の高速化を図っている。

【００４３】その後、制御信号ＤＩＳ２が立ち下がって
（非活性状態）トランスファーゲート１７a1，１７b1お
よび１７a2，１７b2が閉じられて、センスアンプ１８
ａ，１８ｂと、ノードＮ11〜Ｎ22およびビット線対Ｂ
Ｌ，／ＢＬのメモリセルブロック側のノードとが電気的
に切り離される。

【００４４】次に、図４に示す期間Ｔ５においては、メ
モリセル１へのデータの再書き込み（リストア）を行な
う。まず、制御信号ＤＩＳ１が立ち上がってトランスフ
ァーゲート１６a1，１６b1および１６a2，１６b2が開か
れる。その間、制御信号ＷＴは活性状態に維持されてい
ることから、書き込みキャパシタＣr1，Ｃr2の電荷がビ
ット線ＢＬに再配分される。

【００４５】すなわち、図５（ａ）〜（ｃ）に示すよう
に、Ｈデータを保持していた場合には、双方の書き込み
キャパシタＣr1，Ｃr2の大きな電荷に対応する高電圧が
ビット線ＢＬに供給されるので、メモリセル１内のキャ
パシタＣｓには電源電位Ｖddに対応する電荷が蓄積さ
れ，Ｈデータが保持される。一方、Ｍデータを保持して
いた場合には、書き込みキャパシタＣr2に蓄積されてい
た大きな電荷に対応する高電圧と、書き込みキャパシタ
Ｃr1に蓄積されていた小さな電荷に対応する低電圧とが
ビット線ＢＬに再配分されるので、メモリセル１内のキ
ャパシタＣｓには中間電位Ｖdd／２に対応する電荷が蓄
積され、Ｍデータが保持される。また、Ｌデータを保持
していた場合には、双方の書き込みキャパシタＣr1，Ｃ
r2の小さな電荷に対応する低電圧がビット線ＢＬに供給
されるので、メモリセル１内のキャパシタＣｓには接地
電位Ｖssに対応する電荷が蓄積され，Ｌデータが保持さ
れる。言い換えると、３値データが保持される。

【００４６】次に、図４に示すように、ワード線ＷＬの
電位が降下してワード線が非活性状態になった後、期間
Ｔ６において、制御信号ＤＩＳ２が立ち上がりセンスア
ンプ１８ａ，１８ｂおよびプリチャージ・イコライズ回
路２０ａ，２０ｂと、ノードＮ11〜Ｎ22およびビット線
対ＢＬ，／ＢＬのメモリセルブロック側のノードとが電
気的に接続されて、ビット線対ＢＬ，／ＢＬの電位がプ
リチャージ電位に保持される。

【００４７】−リフレッシュ動作− タイミングチャートの図示は省略するが、リフレッシュ
時には、ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／
ＢＬ２で増幅されたデータをそれぞれデータ線対ＤＬ
１，／ＤＬ１およびＤＬ２，／ＤＬ２に伝送する動作が
行なわれない点を除くと、上記読み出し動作と同様の動
作が行なわれる。

【００４８】−書き込み動作− 図６は、データの書き込み時における各制御信号の時間
変化を示すタイミングチャートである。

【００４９】まず、期間Ｔ１１に入る前に、制御信号Ｅ
Ｑが立ち上がってプリチャージ・イコライズ回路２０
ａ，２０ｂが活性化された後、制御信号ＥＱが降下して
プリチャージ・イコライズ回路２０ａ，２０ｂが非活性
化されて、ビット線対ＢＬ，／ＢＬの電位がプリチャー
ジ電位つまり中間電位Ｖdd／２に保持されている。

【００５０】そして、図６に示す期間Ｔ１１において、
ワード線ＷＬの電位が立ち上がって、メモリセル１の電
荷がビット線ＢＬに取り出される。ここで、制御信号Ｄ
ＩＳ１，ＤＩＳ２はＯＮ状態であってトランスファーゲ
ート１６a1，１６b1および１６a2，１６b2とトランスフ
ァーゲート１７a1，１７b1および１７a2，１７b2とはい
ずれも開いている一方、制御信号ＤＢＳＷはＯＦＦ状態
であってトランスファーゲート１９a1，１９b1および１
９a2，１９b2はいずれも閉じている。従って、期間Ｔ１
１に入る時点においては、ビット線対ＢＬ，／ＢＬのう
ちトランスファーゲート１９a1，１９b1とトランスファ
ーゲート１９a2，１９b2とによって挟まれているノード
全体の電位がプリチャージ電位である中間電位Ｖdd／２
になっている。

【００５１】このとき、メモリセル１にＨデータが保持
されている場合には、図５（ａ）に示すように、ビット
線ＢＬ１，ＢＬ２の電位がプリチャージ電位である中間
電位Ｖdd／２よりも上昇し、ビット線／ＢＬ１，／ＢＬ
２の電位は中間電位Ｖdd／２のままである。

【００５２】一方、メモリセル１にＭデータが保持され
ている場合には、図５（ｂ）に示すように、各ビット線
ＢＬ１，ＢＬ２，／ＢＬ１，／ＢＬ２の電位は、いずれ
も中間電位Ｖdd／２のままである。

【００５３】また、メモリセルにＬデータが保持されて
いる場合には、図５（ｃ）に示すように、ビット線／Ｂ
Ｌ１，／ＢＬ２の電位がプリチャージ電位である中間電
位Ｖdd／２よりも上昇し、ビット線ＢＬ１，ＢＬ２の電
位は中間電位Ｖdd／２のままである。この実施形態で
は、ビット線／ＢＬ１，／ＢＬ２の電位はＶdd／２のま
まで、ビット線ＢＬ１，ＢＬ２の電位がＶdd／２よりも
下降する。

【００５４】次に、図６に示す期間Ｔ１１において、制
御信号ＤＩＳ１が立ち下がってトランスファーゲート１
６a1，１６b1および１６a2，１６b2が閉じ、ビット線Ｂ
Ｌのうちメモリセルブロック内にあるノードの部分が電
気的に切り離された状態となる。同時に、制御信号ＳＡ
Ｐ，ＳＡＮが活性化されて、センスアンプ１８ａ，１８
ｂにそれぞれ電源電位Ｖddに相当する電位と接地電位Ｖ
ssに相当する電位とが供給される。このとき、図５
（ａ）〜（ｃ）の期間Ｔ２に示すと同様の増幅動作が行
なわれる。

【００５５】さらに、少し遅れて、制御信号ＤＢＳＷが
活性化されてトランスファーゲート１９a1，１９b1およ
び１９a2，１９b2が開かれると、ビット線対ＢＬ１，／
ＢＬ１およびＢＬ２，／ＢＬ２がそれぞれデータ線対Ｄ
Ｌ１，／ＤＬ１およびＤＬ２，／ＤＬ２に電気的に接続
された状態となり、データ線対ＤＬ１，／ＤＬ１および
ＤＬ２，／ＤＬ２から書き込みデータが各ビット線対Ｂ
Ｌ１，／ＢＬ１およびＢＬ２，／ＢＬ２に供給される。
この書き込みデータは、以下のような３つの状態からな
る３値データである。すなわち、Ｈデータを書き込む場
合には、データ線ＤＬ１，ＤＬ２の電位が高電位でデー
タ線／ＤＬ１，／ＤＬ２の電位が低電位であり、Ｍデー
タを書き込む場合には、データ線／ＤＬ１，ＤＬ２の電
位が高電位でデータ線ＤＬ１，／ＤＬ２の電位が低電位
であり、Ｌデータを書き込む場合にはデータ線ＤＬ１，
ＤＬ２の電位が低電位でデータ線／ＤＬ１，／ＤＬ２の
電位が高電位である。

【００５６】このとき、メモリセル１から読み出された
データつまり各ビット線対ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２の電位と、外部から供給されるデータつま
り各ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ
２につながるデータ線対ＤＬ１，／ＤＬ１およびＤＬ
２，／ＤＬ２の電位とが互いに異なる場合には、センス
アンプ１８ａ，１８ｂによって、各ビット線対ＢＬ１，
／ＢＬ１およびＢＬ２，／ＢＬ２の電位がデータ線対Ｄ
Ｌ１，／ＤＬ１およびＤＬ２，／ＤＬ２の電位に一致す
るように反転される。

【００５７】すなわち、メモリセル１にＨデータを書き
込む場合には、ビット線ＢＬ１，ＢＬ２の電位が電源電
位Ｖddに相当する制御信号ＳＡＰのレベルまで上昇し、
ビット線／ＢＬ１，／ＢＬ２の電位は接地電位Ｖssに相
当する制御信号ＳＡＮのレベルまで降下する。

【００５８】一方、メモリセル１にＭデータを書き込む
場合には、各ビット線／ＢＬ１，ＢＬ２の電位が制御信
号ＳＡＰのレベルまで上昇する一方、ビット線ＢＬ１，
／ＢＬ２の電位が制御信号ＳＡＮのレベルまで降下す
る。

【００５９】また、メモリセルにＬデータを書き込む場
合には、ビット線／ＢＬ１，／ＢＬ２の電位が電源電位
Ｖddに相当する制御信号ＳＡＰのレベルまで上昇し、ビ
ット線ＢＬ１，ＢＬ２の電位は接地電位Ｖssに相当する
制御信号ＳＡＮのレベルまで降下する。

【００６０】その後、制御信号ＤＩＳ２が立ち下がって
トランスファーゲート１７a1，１７b1および１７a2，１
７b2が閉じて、センスアンプ１８ａ，１８ｂと、ノード
Ｎ11〜Ｎ22およびビット線対ＢＬ，／ＢＬのメモリセル
ブロック側のノードとが電気的に切り離される。

【００６１】次に、図６に示す期間Ｔ１３において、制
御信号ＷＴが立ち上がってトランジスタＴr1，Ｔr2がＯ
Ｎ状態になると、書き込みキャパシタＣr1，Ｃr2に各ビ
ット線ＢＬ１，ＢＬ２の電位がそれぞれ供給される。言
い換えると、ビット線対ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２に供給された書き込みデータのうち、各ビ
ット線ＢＬ１，ＢＬ２のデータのみが各書き込みキャパ
シタＣr1，Ｃr2に書き込まれる。

【００６２】すなわち、Ｈデータを書き込む場合には、
書き込みキャパシタＣr1，Ｃr2には高電位である電源電
位Ｖddに対応する電荷が蓄積される。一方、Ｍデータを
書き込む場合には、書き込みキャパシタＣr2には高電位
の電源電位Ｖddに対応する電荷が、書き込みキャパシタ
Ｃr1には低電位の接地電位Ｖssに対応する電荷がそれぞ
れ蓄積される。また、Ｌデータを書き込む場合には、書
き込みキャパシタＣr1，Ｃr2にはいずれも低電位である
接地電位Ｖssに対応する電荷が蓄積される。

【００６３】次に、図６に示す期間Ｔ１４において、メ
モリセル１へのデータの書き込みを行なう。まず、制御
信号ＤＩＳ１が立ち上がってトランスファーゲート１６
a1，１６b1および１６a2，１６b2が開かれる。その間、
制御信号ＷＴは活性状態に維持されていることから、書
き込みキャパシタＣr1，Ｃr2の電荷がビット線ＢＬに再
配分される。

【００６４】すなわち、Ｈデータを書き込む場合には、
双方の書き込みキャパシタＣr1，Ｃr2の高電位に対応す
る電荷がビット線ＢＬに供給されるので、メモリセル１
内のキャパシタＣｓには電源電位Ｖddに対応する電荷が
蓄積され，Ｈデータが保持される。一方、Ｍデータを書
き込む場合には、書き込みキャパシタＣr2に蓄積されて
いた高電位に対応する電荷と、書き込みキャパシタＣr1
に蓄積されていた低電位に対応する電荷とがビット線Ｂ
Ｌに再配分されるので、メモリセル１内のキャパシタＣ
ｓには中間電位Ｖdd／２に対応する電荷が蓄積され、Ｍ
データが保持される。また、Ｌデータを書き込む場合に
は、双方の書き込みキャパシタＣr1，Ｃr2の低電位に対
応する電荷がビット線ＢＬに供給されるので、メモリセ
ル１内のキャパシタＣｓには接地電位Ｖssに対応する電
荷が蓄積され，Ｌデータが保持される。言い換えると、
３値データが保持される。

【００６５】次に、図６に示すように、ワード線ＷＬの
電位を降下させてワード線を非活性状態にした後、期間
Ｔ１５において、制御信号ＤＩＳ２を立ち上げてセンス
アンプ１８ａ，１８ｂおよびプリチャージ・イコライズ
回路２０ａ，２０ｂにより、ビット線対ＢＬ，／ＢＬを
プリチャージ電位に保持する。

【００６６】図７は、センスアンプ１（センスアンプ１
８ｂ）とセンスアンプ２（センスアンプ１８ａ）とのセ
ンシング結果と３値データとの関係を示す図である。各
センスアンプ１，２の電位は、いずれも書き込み，読み
出しを行なおうとするメモリセル１が接続されている側
のビット線ＢＬ２，ＢＬ１の電位を示している。

【００６７】本実施形態によれば、１トランジスタ１キ
ャパシタ型メモリセル１に、高電圧データ，低電圧デー
タおよび中間電圧データの３値のデータを記憶できるよ
うにしておき、２つのセンスアンプのビット線対におけ
る電位の高低差から３値のデータを区別するようにして
いる。そして、３値のデータと２値データとを相互に変
換してデータの書き込み，読み出しなどを行なうように
したので、いわば記憶密度の向上により、半導体素子の
微細化とは別の観点から半導体記憶装置全体の占有面積
の低減を図ることができる。

【００６８】（第２の実施形態）次に、第２の実施形態
に係るＤＲＡＭについて説明する。

【００６９】図８は、本実施形態に係るＤＲＡＭのメモ
リ部の一部を示す電気回路図である。図８に示す部材の
うち図３に示す部材と同じものについては、同じ符号を
付して、その説明を省略する。同図に示すように、本実
施形態に係るＤＲＡＭのメモリ部は、基本的に図３に示
す第１の実施形態に係るＤＲＡＭに加え、インバータ回
路２５と、インバータ回路２５とビット線／ＢＬ１との
間に介設されたカップリングコンデンサ２６と、インバ
ータ回路２５とビット線／ＢＬ２との間に介設されたカ
ップリングコンデンサ２７とを備えている。そして、一
方のカップリングコンデンサ２６とインバータ回路２５
との間のノードＡに制御信号ＣＡＰＣＴを入力するよう
に構成されている。同図におけるその他の構成は、上記
第１の実施形態におけるＤＲＡＭと同様であるが、第１
の実施形態のような各ノードＮ11，Ｎ12，Ｎ21，Ｎ22に
おける相異なる配線容量Ｃ11，Ｃ12，Ｃ12，Ｃ22の大小
関係は設定されていない。

【００７０】次に、本実施形態に係るＤＲＡＭの動作に
ついて説明する。

【００７１】−読み出し動作− 図９は、データ読み出し時における各制御信号の時間変
化を示すタイミングチャートである。また、図１０
（ａ）〜（ｃ）は、保持しているデータがＨ，Ｍ，Ｌの
場合におけるビット線対ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２の電位の時間変化を示すタイミングチャー
トである。

【００７２】まず、期間Ｔ２１に入る前に、制御信号Ｅ
Ｑが立ち上がってプリチャージ・イコライズ回路２０
ａ，２０ｂが活性化された後、制御信号ＥＱが降下して
プリチャージ・イコライズ回路２０ａ，２０ｂが非活性
化されて、ビット線対ＢＬ，／ＢＬの電位がプリチャー
ジ電位つまり中間電位Ｖdd／２に保持されている。

【００７３】そして、図９に示す期間Ｔ２１において、
ワード線ＷＬの電位が立ち上がって、メモリセル１の電
荷がビット線ＢＬに取り出される。ここで、制御信号Ｄ
ＩＳ１，ＤＩＳ２はＯＮ状態であってトランスファーゲ
ート１６a1，１６b1および１６a2，１６b2とトランスフ
ァーゲート１７a1，１７b1および１７a2，１７b2とはい
ずれも開いている一方、制御信号ＤＢＳＷはＯＦＦ状態
であってトランスファーゲート１９a1，１９b1および１
９a2，１９b2は閉じている。

【００７４】次に、制御信号ＣＡＰＡＣＴが立ち上がる
と、カップリングコンデンサ２６のノードＡの電位が高
電位の電源電位Ｖddに等しくなる一方、カップリングコ
ンデンサ２７のノードＢが低電位の接地電位Ｖssに等し
くなる。その結果、カップリングコンデンサ２６，２７
により、一方のノードＮ12の電圧が昇圧され、他方のノ
ードＮ22の電位は降圧される。これにより、参照電位Ｖ
ref1，Ｖref2が与えられるが、以下、その詳細について
説明する。

【００７５】このとき、メモリセル１にＨデータが保持
されている場合には、図１０（ａ）に示すように、ビッ
ト線ＢＬ１，ＢＬ２の電位がプリチャージ電位である中
間電位Ｖdd／２からΔＶ１だけ上昇し、ノードＮ12につ
ながるビット線／ＢＬ１の電位が中間電位Ｖdd／２から
ΔＶ２だけ上昇した第２の参照電位Ｖref1になる。一
方、ノードＮ22につながるビット線／ＢＬ２の電位が中
間電位Ｖdd／２からΔＶ２だけ降下した第１の参照電位
Ｖref2になる。ただし、ΔＶ２＞ΔＶ１に設定されてい
るので、ビット線ＢＬ１の電位の方がビット線／ＢＬ１
の電位（第２の参照電位Ｖref1）よりも高い。

【００７６】一方、メモリセル１にＭデータが保持され
ている場合には、図１０（ｂ）に示すように、ビット線
ＢＬ１，ＢＬ２の電位はいずれも中間電位Ｖdd／２のま
まであるが、ビット線／ＢＬ１の電位は上記第２の参照
電位Ｖref1まで上昇する一方、ビット線／ＢＬ２の電位
は上記第１の参照電位Ｖref2まで降下する。

【００７７】また、メモリセルにＬデータが保持されて
いる場合には、図１０（ｃ）に示すように、ビット線Ｂ
Ｌ１，ＢＬ２の電位がプリチャージ電位である中間電位
Ｖdd／２からΔＶ１だけ降下し、ビット線／ＢＬ１の電
位が上記第２の参照電位Ｖref1まで上昇する一方、ビッ
ト線／ＢＬ２の電位が上記第１の参照電位Ｖref2まで降
下する。ただし、ΔＶ２＞ΔＶ１に設定されているの
で、ビット線ＢＬ２の電位の方がビット線／ＢＬ２の電
位（第１の参照電位Ｖref2）よりも低い。

【００７８】次に、図９に示す期間Ｔ２２において、制
御信号ＤＩＳ１が立ち下がってトランスファーゲート１
６a1，１６b1および１６a2，１６b2が閉じ、ビット線Ｂ
Ｌのうちメモリセルブロック内にあるノードの部分が電
気的に切り離された状態となる。そして、少し遅れて、
制御信号ＳＡＰ，ＳＡＮが活性化されて、センスアンプ
１８ａ，１８ｂにそれぞれ電源電位Ｖddおよび接地電位
Ｖssに相当する電位が供給される。なお、他の制御信号
は、いずれも期間Ｔ２１における状態をそのまま維持し
ている。

【００７９】このとき、メモリセル１にＨデータが保持
されている場合には、図１０（ａ）に示すように、ビッ
ト線ＢＬ１，ＢＬ２の電位が電源電位Ｖddに相当する制
御信号ＳＡＰのレベルまで上昇し、ビット線／ＢＬ１，
／ＢＬ２の電位は接地電位Ｖssに相当する制御信号ＳＡ
Ｎのレベルまで降下する。

【００８０】一方、メモリセル１にＭデータが保持され
ている場合には、図１０（ｂ）に示すように、各ビット
線／ＢＬ１，ＢＬ２の電位が制御信号ＳＡＰのレベルま
で上昇する一方、ビット線ＢＬ１，／ＢＬ２の電位が制
御信号ＳＡＮのレベルまで降下する。これは、期間Ｔ２
１における上述のような電位差が各センスアンプ１８
ａ，１８ｂにおいて増幅されるためである。

【００８１】また、メモリセルにＬデータが保持されて
いる場合には、図１０（ｃ）に示すように、ビット線／
ＢＬ１，／ＢＬ２の電位が電源電位Ｖddに相当する制御
信号ＳＡＰのレベルまで上昇し、ビット線ＢＬ１，ＢＬ
２の電位は接地電位Ｖssに相当する制御信号ＳＡＮのレ
ベルまで降下する。

【００８２】次に、図９に示す期間Ｔ２３において、制
御信号ＤＢＳＷが活性化されてトランスファーゲート１
９a1，１９b1および１９a2，１９b2が開かれると、ビッ
ト線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２がそれ
ぞれデータ線対ＤＬ１，／ＤＬ１およびＤＬ２，／ＤＬ
２に電気的に接続された状態となり、各センスアンプ１
８ａ，１８ｂで増幅されたデータがデータ線対ＤＬ１，
／ＤＬ１およびＤＬ２，／ＤＬ２にそれぞれ供給され
る。そして、その後制御信号ＤＢＳＷが非活性化されて
トランスファーゲート１９a1，１９b1および１９a2，１
９b2が閉じられる。データの読み出しにおいては、デー
タＨ，Ｍ，Ｌの区別を、上記第１の実施形態におけると
同様に、図７に示すように行なう。

【００８３】次に、図９に示す期間Ｔ２４において、制
御信号ＷＴが立ち上がってトランジスタＴr1，Ｔr2がＯ
Ｎ状態になると、書き込みキャパシタＣr1，Ｃr2に各ビ
ット線ＢＬ１，ＢＬ２の電位がそれぞれ供給される。言
い換えると、ビット線対ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２に読み出されたデータのうち、各ビット線
ＢＬ１，ＢＬ２のデータのみが各書き込みキャパシタＣ
r1，Ｃr2に書き込まれる。

【００８４】このとき、第１の実施形態におけると同様
に、Ｈデータを保持していた場合には、書き込みキャパ
シタＣr1，Ｃr2には高電位である電源電位Ｖddに対応す
る電荷が蓄積される。一方、Ｍデータを保持していた場
合には、書き込みキャパシタＣr2には高電位の電源電位
Ｖddに対応する電荷が、書き込みキャパシタＣr1には低
電位の接地電位Ｖssに対応する電荷がそれぞれ蓄積され
る。また、Ｌデータを保持していた場合には、書き込み
キャパシタＣr1，Ｃr2にはいずれも低電位である接地電
位Ｖssに対応する電荷が蓄積される。

【００８５】なお、期間Ｔ２２から制御信号ＷＴを立ち
上げてこの動作を行なってもよいことは第１の実施形態
と同様である。

【００８６】その後、制御信号ＤＩＳ２が立ち下がって
（非活性状態）トランスファーゲート１７a1，１７b1お
よび１７a2，１７b2が閉じられて、センスアンプ１８
ａ，１８ｂと、ノードＮ11〜Ｎ22およびビット線対Ｂ
Ｌ，／ＢＬのメモリセルブロック側のノードとが電気的
に切り離される。

【００８７】次に、図９に示す期間Ｔ２５においては、
メモリセル１へのデータの再書き込み（リストア）を行
なう。まず、制御信号ＤＩＳ１が立ち上がってトランス
ファーゲート１６a1，１６b1および１６a2，１６b2が開
かれる。その間、制御信号ＷＴは活性状態に維持されて
いることから、書き込みキャパシタＣr1，Ｃr2の電荷が
ビット線ＢＬに再配分される。

【００８８】すなわち、図１０（ａ）〜（ｃ）に示すよ
うに、Ｈデータを保持していた場合には、双方の書き込
みキャパシタＣr1，Ｃr2の高電位に対応する電荷がビッ
ト線ＢＬに供給されるので、メモリセル１内のキャパシ
タＣｓには電源電位Ｖddに対応する電荷が蓄積され，Ｈ
データが保持される。一方、Ｍデータを保持していた場
合には、書き込みキャパシタＣr2に蓄積されていた高電
位に対応する電荷と、書き込みキャパシタＣr1に蓄積さ
れていた低電位に対応する電荷とがビット線ＢＬに再配
分されるので、メモリセル１内のキャパシタＣｓには中
間電位Ｖdd／２に対応する電荷が蓄積され、Ｍデータが
保持される。また、Ｌデータを保持していた場合には、
双方の書き込みキャパシタＣr1，Ｃr2の低電位に対応す
る電荷がビット線ＢＬに供給されるので、メモリセル１
内のキャパシタＣｓには接地電位Ｖssに対応する電荷が
蓄積され，Ｌデータが保持される。言い換えると、３値
データが保持される。

【００８９】その後、制御信号ＣＡＰＡＣＴが非活性化
されて、カップリングコンデンサ２６，２７からノード
Ｎ12，Ｎ22への電圧の印加が停止される。

【００９０】次に、図９に示すように、ワード線ＷＬの
電位が降下してワード線が非活性状態になった後、期間
Ｔ２６において、制御信号ＤＩＳ２が立ち上がりセンス
アンプ１８ａ，１８ｂおよびプリチャージ・イコライズ
回路２０ａ，２０ｂと、ノードＮ11〜Ｎ22およびビット
線対ＢＬ，／ＢＬのメモリセルブロック側のノードとが
電気的に接続されて、ビット線対ＢＬ，／ＢＬの電位が
プリチャージ電位に保持される。

【００９１】−リフレッシュ動作− タイミングチャートの図示は省略するが、リフレッシュ
時には、ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／
ＢＬ２で増幅されたデータをそれぞれデータ線対ＤＬ
１，／ＤＬ１およびＤＬ２，／ＤＬ２に伝送する動作が
行なわれない点を除くと、上記読み出し動作と同様の動
作が行なわれる。

【００９２】−書き込み動作− タイミングチャートの図示は省略するが、本実施形態に
おいても、図６に示す制御方法と同様の書き込み動作が
行なわれる。

【００９３】そして、本実施形態においても、データ線
対ＤＬ１，／ＤＬ１およびＤＬ２，／ＤＬ２から供給さ
れる書き込みデータは、以下のような３つの状態からな
る３値データである。すなわち、Ｈデータを書き込む場
合には、データ線ＤＬ１，ＤＬ２の電位が高電位でデー
タ線／ＤＬ１，／ＤＬ２の電位が低電位であり、Ｍデー
タを書き込む場合には、データ線／ＤＬ１，ＤＬ２の電
位が高電位でデータ線ＤＬ１，／ＤＬ２の電位が低電位
であり、Ｌデータを書き込む場合にはデータ線ＤＬ１，
ＤＬ２の電位が低電位でデータ線／ＤＬ１，／ＤＬ２の
電位が高電位である。

【００９４】本実施形態においても、上記第１の実施形
態と同様の効果を発揮することができる。すなわち、１
トランジスタ１キャパシタ型メモリセル１に３値のデー
タを記憶できるようにしておき、３値のデータと２値デ
ータとを相互に変換してデータの書き込み，読み出しな
どを行なうようにしたので、いわば記憶密度の向上によ
り、半導体素子の微細化とは別の観点から半導体記憶装
置全体の占有面積の低減を図ることができる。

【００９５】（第３の実施形態）次に、第３の実施形態
に係るＤＲＡＭについて説明する。

【００９６】図１１は、本実施形態に係るＤＲＡＭのメ
モリ部の一部を示す電気回路図である。図１１に示す部
材のうち図３に示す部材と同じものについては、同じ符
号を付して、その説明を省略する。同図に示すように、
本実施形態に係るＤＲＡＭのメモリ部は、基本的に図３
に示す第１の実施形態に係るＤＲＡＭに加え、電源電位
Ｖddの供給端子とビット線／ＢＬ１との間に介設された
スイッチトランジスタ３１と、接地電位Ｖssの供給端子
とビット線／ＢＬ２との間に介設されたスイッチトラン
ジスタ３２とを備えている。また、各スイッチトランジ
スタ３１，３２の各ゲート同士を接続する配線中にイン
バータ回路３０が介設されている。そして、一方のスイ
ッチトランジスタ３２とインバータ回路３０との間に制
御信号ＰＬを入力するように構成されている。同図にお
けるその他の構成は、上記第１の実施形態におけるＤＲ
ＡＭと同様であるが、第１の実施形態のような各ノード
Ｎ11，Ｎ12，Ｎ21，Ｎ22における相異なる配線容量Ｃ1
1，Ｃ12，Ｃ12，Ｃ22の大小関係は設定されていない。

【００９７】次に、本実施形態に係るＤＲＡＭの動作に
ついて説明する。

【００９８】−読み出し動作− 図１２は、データ読み出し時における各制御信号の時間
変化を示すタイミングチャートである。本実施形態にお
いても、ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／
ＢＬ２の電位の時間変化は、上記第３の実施形態におけ
る図１０（ａ）〜（ｃ）に示すとおりである。

【００９９】まず、期間Ｔ３１に入る前に、制御信号Ｅ
Ｑが立ち上がってプリチャージ・イコライズ回路２０
ａ，２０ｂが活性化された後、制御信号ＥＱが降下して
プリチャージ・イコライズ回路２０ａ，２０ｂが非活性
化されて、ビット線対ＢＬ，／ＢＬの電位がプリチャー
ジ電位つまり中間電位Ｖdd／２に保持されている。

【０１００】そして、期間Ｔ３１において、ワード線Ｗ
Ｌの電位が立ち上がって、メモリセル１の電荷がビット
線ＢＬに取り出される。ここで、制御信号ＤＩＳ１，Ｄ
ＩＳ２はＯＮ状態であってトランスファーゲート１６a
1，１６b1および１６a2，１６b2とトランスファーゲー
ト１７a1，１７b1および１７a2，１７b2とはいずれも開
いている一方、制御信号ＤＢＳＷはＯＦＦ状態であって
トランスファーゲート１９a1，１９b1および１９a2，１
９b2はいずれも閉じている。

【０１０１】次に、パルス状の制御信号ＰＬが入力され
ると、トランジスタ３１，３２が開いて、ノードＮ12に
は電荷が瞬間的に供給され、ノードＮ22からは瞬間的に
電荷が引き抜かれる。その結果、ノードＮ12につながる
ビット線／ＢＬ１の電圧がΔＶ２だけ昇圧され、ノード
Ｎ22につながるビット線／ＢＬ２の電位はΔＶ２だけ降
圧される。これにより、ビット線／ＢＬ１，／ＢＬ２に
は、図１０（ａ）〜（ｃ）に示すような、参照電位Ｖre
f1，Ｖref2が与えられることになる。

【０１０２】このとき、メモリセル１に保持されている
データがＨデータ，Ｍデータ，Ｌデータのいずれである
かに応じて、各ビット線対ＢＬ１，／ＢＬ１およびＢＬ
２，／ＢＬ２には、図１０（ａ）〜（ｃ）の期間Ｔ２１
に示すような電位差が生じる。

【０１０３】次に、期間Ｔ３２において、制御信号ＤＩ
Ｓ１が立ち下がってトランスファーゲート１６a1，１６
b1および１６a2，１６b2が閉じ、ビット線ＢＬのうちメ
モリセルブロック内にあるノードの部分が電気的に切り
離された状態となる。そして、少し遅れて、制御信号Ｓ
ＡＰ，ＳＡＮが活性化されて、センスアンプ１８ａ，１
８ｂにそれぞれ電源電位Ｖddおよび接地電位Ｖssに相当
する電位が供給される。

【０１０４】このとき、メモリセル１にＨデータが保持
されている場合には、図１０（ａ）に示すように、ビッ
ト線ＢＬ１，ＢＬ２の電位が電源電位Ｖddに相当する制
御信号ＳＡＰのレベルまで上昇し、ビット線／ＢＬ１，
／ＢＬ２の電位は接地電位Ｖssに相当する制御信号ＳＡ
Ｎのレベルまで降下する。

【０１０５】一方、メモリセル１にＭデータが保持され
ている場合には、図１０（ｂ）に示すように、各ビット
線／ＢＬ１，ＢＬ２の電位が制御信号ＳＡＰのレベルま
で上昇する一方、ビット線ＢＬ１，／ＢＬ２の電位が制
御信号ＳＡＮのレベルまで降下する。

【０１０６】また、メモリセルにＬデータが保持されて
いる場合には、図１０（ｃ）に示すように、ビット線／
ＢＬ１，／ＢＬ２の電位が電源電位Ｖddに相当する制御
信号ＳＡＰのレベルまで上昇し、ビット線ＢＬ１，ＢＬ
２の電位は接地電位Ｖssに相当する制御信号ＳＡＮのレ
ベルまで降下する。

【０１０７】次に、期間Ｔ３３において、制御信号ＤＢ
ＳＷが活性化されてトランスファーゲート１９a1，１９
b1および１９a2，１９b2が開かれると、ビット線対ＢＬ
１，／ＢＬ１およびＢＬ２，／ＢＬ２がそれぞれデータ
線対ＤＬ１，／ＤＬ１およびＤＬ２，／ＤＬ２に電気的
に接続された状態となり、各センスアンプ１８ａ，１８
ｂで増幅されたデータがデータ線対ＤＬ１，／ＤＬ１お
よびＤＬ２，／ＤＬ２にそれぞれ供給される。その後、
制御信号ＤＢＳＷが非活性化されてトランスファーゲー
ト１９a1，１９b1および１９a2，１９b2が閉じられる。
データの読み出しにおいては、データＨ，Ｍ，Ｌの区別
を、上記第１の実施形態におけると同様に、図７に示す
ように行なう。

【０１０８】次に、期間Ｔ３４において、制御信号ＷＴ
が立ち上がってトランジスタＴr1，Ｔr2がＯＮ状態にな
ると、書き込みキャパシタＣr1，Ｃr2に各ビット線ＢＬ
１，ＢＬ２の電位がそれぞれ供給される。言い換える
と、ビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ
２に読み出されたデータのうち、各ビット線ＢＬ１，Ｂ
Ｌ２のデータのみが各書き込みキャパシタＣr1，Ｃr2に
書き込まれる。

【０１０９】このとき、第１の実施形態におけると同様
に、Ｈデータを保持していた場合には、書き込みキャパ
シタＣr1，Ｃr2には高電位である電源電位Ｖddに対応す
る電荷が蓄積される。一方、Ｍデータを保持していた場
合には、書き込みキャパシタＣr2には高電位の電源電位
Ｖddに対応する電荷が、書き込みキャパシタＣr1には低
電位の接地電位Ｖssに対応する電荷がそれぞれ蓄積され
る。また、Ｌデータを保持していた場合には、書き込み
キャパシタＣr1，Ｃr2にはいずれも低電位である接地電
位Ｖssに対応する電荷が蓄積される。

【０１１０】なお、期間Ｔ３２から制御信号ＷＴを立ち
上げてこの動作を行なってもよいことは第１の実施形態
と同様である。

【０１１１】その後、制御信号ＤＩＳ２が立ち下がって
（非活性状態）トランスファーゲート１７a1，１７b1お
よび１７a2，１７b2が閉じられて、センスアンプ１８
ａ，１８ｂと、ノードＮ11〜Ｎ22およびビット線対Ｂ
Ｌ，／ＢＬのメモリセルブロック側のノードとが電気的
に切り離される。

【０１１２】次に、図１２に示す期間Ｔ３５において
は、メモリセル１へのデータの再書き込み（リストア）
を行なう。まず、制御信号ＤＩＳ１が立ち上がってトラ
ンスファーゲート１６a1，１６b1および１６a2，１６b2
が開かれる。その間、制御信号ＷＴは活性状態に維持さ
れていることから、書き込みキャパシタＣr1，Ｃr2の電
荷がビット線ＢＬに再配分される。

【０１１３】すなわち、図１０（ａ）〜（ｃ）に示すよ
うに、Ｈデータを保持していた場合には、双方の書き込
みキャパシタＣr1，Ｃr2の高電位に対応する電荷がビッ
ト線ＢＬに供給されるので、メモリセル１内のキャパシ
タＣｓには電源電位Ｖddに対応する電荷が蓄積され，Ｈ
データが保持される。一方、Ｍデータを保持していた場
合には、書き込みキャパシタＣr2に蓄積されていた高電
位に対応する電荷と、書き込みキャパシタＣr1に蓄積さ
れていた低電位に対応する電荷とがビット線ＢＬに再配
分されるので、メモリセル１内のキャパシタＣｓには中
間電位Ｖdd／２に対応する電荷が蓄積され、Ｍデータが
保持される。また、Ｌデータを保持していた場合には、
双方の書き込みキャパシタＣr1，Ｃr2の低電位に対応す
る電荷がビット線ＢＬに供給されるので、メモリセル１
内のキャパシタＣｓには接地電位Ｖssに対応する電荷が
蓄積され，Ｌデータが保持される。言い換えると、３値
データが保持される。

【０１１４】次に、ワード線ＷＬの電位が降下してワー
ド線が非活性状態になった後、期間Ｔ３６において、制
御信号ＤＩＳ２が立ち上がりセンスアンプ１８ａ，１８
ｂおよびプリチャージ・イコライズ回路２０ａ，２０ｂ
と、ノードＮ11〜Ｎ22およびビット線対ＢＬ，／ＢＬの
メモリセルブロック側のノードとが電気的に接続され
て、ビット線対ＢＬ，／ＢＬの電位がプリチャージ電位
に保持される。

【０１１５】−リフレッシュ動作−タイミングチャート
の図示は省略するが、リフレッシュ時には、ビット線対
ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２で増幅された
データをそれぞれデータ線対ＤＬ１，／ＤＬ１およびＤ
Ｌ２，／ＤＬ２に伝送する動作が行なわれない点を除く
と、上記読み出し動作と同様の動作が行なわれる。

【０１１６】−書き込み動作− タイミングチャートの図示は省略するが、本実施形態に
おいても、図６に示す制御方法と同様の書き込み動作が
行なわれる。

【０１１７】そして、本実施形態においても、データ線
対ＤＬ１，／ＤＬ１およびＤＬ２，／ＤＬ２から供給さ
れる書き込みデータは、以下のような３つの状態からな
る３値データである。すなわち、Ｈデータを書き込む場
合には、データ線ＤＬ１，ＤＬ２の電位が高電位でデー
タ線／ＤＬ１，／ＤＬ２の電位が低電位であり、Ｍデー
タを書き込む場合には、データ線／ＤＬ１，ＤＬ２の電
位が高電位でデータ線ＤＬ１，／ＤＬ２の電位が低電位
であり、Ｌデータを書き込む場合にはデータ線ＤＬ１，
ＤＬ２の電位が低電位でデータ線／ＤＬ１，／ＤＬ２の
電位が高電位である。

【０１１８】本実施形態においても、上記第１の実施形
態と同様の効果を発揮することができる。すなわち、１
トランジスタ１キャパシタ型メモリセル１に３値のデー
タを記憶できるようにしておき、３値のデータと２値デ
ータとを相互に変換してデータの書き込み，読み出しな
どを行なうようにしたので、いわば記憶密度の向上によ
り、半導体素子の微細化とは別の観点から半導体記憶装
置全体の占有面積の低減を図ることができる。

【０１１９】

【発明の効果】本発明の基本的な半導体記憶装置によれ
ば、高電圧データ，低電圧データおよび中間電圧データ
とを記憶可能な１トランジスタ１キャパシタ型メモリセ
ルを備えた半導体記憶装置であって、ビット線につなが
る１対のデータ保持用ノードと１対の参照用ノードとの
間にそれぞれ挟まれる１対のセンスアンプと、各参照用
ノードに参照電位をそれぞれ供給する参照電位供給手段
とを設けて、参照電位をデータ保持用ノードが中間電圧
データを取り込んだ時の電位と低電位または高電位を取
り込んだ電位との中間電位になるようにしたので、１ト
ランジスタ１キャパシタ型メモリセルに３値データを保
持させた半導体記憶装置を構成することができ、チップ
面積の増大を抑制して低コストかつ低消費電力の大容量
データを保持することが可能な半導体記憶装置が得られ
る。

【０１２０】特に、参照用ノードに配線容量の異なる部
分配線を付設したり、参照用ノードにカップリングコン
デンサを接続したり、参照用ノードにパルス状の電圧信
号を供給するなどにより、３値データを読み出すための
電位差を容易に生成することが容易にできる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置における３値データと
２値データとの変換システムを示すブロック回路図であ
る。

【図２】本発明における３値データと２値データとの論
理変換則を示す図である。

【図３】本発明の第１の実施形態に係るＤＲＡＭのメモ
リ部の一部を示す電気回路図である。

【図４】第１の実施形態に係るデータ読み出し動作にお
ける各制御信号の時間変化を示すタイミングチャート図
である。

【図５】第１の実施形態に係るＨ，Ｍ，Ｌデータ読み出
し動作におけるセンスアンプ側ビット線対の電位の時間
変化を示すタイミングチャート図である。

【図６】第１〜第３の実施形態に係るデータ書き込み動
作における各制御信号の時間変化を示すタイミングチャ
ート図である。

【図７】第１〜第３の実施形態における２つのセンスア
ンプのセンシング結果と３値データとの関係を示す図で
ある。

【図８】本発明の第２の実施形態に係るＤＲＡＭのメモ
リ部の一部を示す電気回路図である。

【図９】第２の実施形態に係るデータ読み出し動作にお
ける各制御信号の時間変化を示すタイミングチャート図
である。

【図１０】第２，第３の実施形態に係るＨ，Ｍ，Ｌデー
タ読み出し動作におけるセンスアンプ側ビット線対の電
位の時間変化を示すタイミングチャート図である。

【図１１】本発明の第３の実施形態に係るＤＲＡＭのメ
モリ部の一部を示す電気回路図である。

【図１２】第３の実施形態に係るデータ読み出し動作に
おける各制御信号の時間変化を示すタイミングチャート
図である。

【図１３】従来のＤＲＡＭのメモリ部の一部を示す電気
回路図である。

【符号の説明】

１ メモリセル １１ メモリセルアレイ １２ ３値読み出し回路 １３ ３値書き込み回路 １４ データ変換回路 １５ ２値入出力回路 １６，１７，１９ トランスファーゲート １８ センスアンプ ２０ プリチャージ・イコライズ回路 ２５ インバータ回路 ２６，２７ カップリングコンデンサ ３０ インバータ回路 ３１，３２ スイッチトランジスタ ＢＬ，／ＢＬ ビット線 ＤＬ，／ＤＬ データ線 ＷＬ ワード線 Ｔrs トランジスタ Ｃｓ キャパシタ Ｔr1，Ｔr2 書き込みキャパシタ Ｃr1，Ｃr1 トランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 和也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 四方 道治 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B024 AA07 BA05 BA21 BA25 BA27 BA29 CA07 CA11 CA25

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ゲートにワード線が接続されたスイッチ
   ングトランジスタと、該スイッチングトランジスタを挟
   んでビット線に接続される電荷蓄積容量とを有し、電荷
   蓄積容量に印加される電圧に応じた高電圧データと低電
   圧データと中間電圧データとを記憶可能なメモリセルを
   備えた半導体記憶装置であって、 上記ビット線を挟んで設けられた第１，第２のデータ保
   持用ノードと、 上記第１，第２のデータ保持用ノードと上記ビット線と
   の間にそれぞれ介在する第１，第２のトランスファーゲ
   ートと、 上記第１，第２のデータ保持用ノードの電位に対する第
   １の参照電位を保持するための第１，第２の参照用ノー
   ドと、 上記第１のデータ保持用ノードと上記第１の参照用ノー
   ドとの間に介設され、両ノード間の電位差を増幅するた
   めの第１のセンスアンプと、 上記第２のデータ保持用ノードと上記第２の参照用ノー
   ドとの間に介設され、両ノード間の電位差を増幅するた
   めの第２のセンスアンプと、 上記第１，第２の参照用ノードに上記第１，第２の参照
   電位をそれぞれ供給するための第１，第２の参照電位供
   給手段とを備え、 上記第１の参照電位は、上記第１のデータ保持用ノード
   の中間電圧データ取り込み時の電位よりも低くかつ低電
   圧データ取り込み時の電位よりも高く、 上記第２の参照電位は、上記第２のデータ保持用ノード
   の中間電圧データ取り込み時の電位よりも高くかつ高電
   圧データ取り込み時の電位よりも低いことを特徴とする
   半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記第１，第２のデータ保持用ノードにつながる第１，
   第２のデータ保持用部分配線と、 上記第１，第２の参照用ノードにつながる第１，第２の
   参照用部分配線とをさらに備え、 上記第１の参照用部分配線の容量は、上記第１のデータ
   保持用部分配線の容量よりも小さく、 上記第２の参照用部分配線の容量は、上記第２のデータ
   保持用部分配線の容量よりも大きいことを特徴とする半
   導体記憶装置。
3. 【請求項３】 請求項２記載の半導体記憶装置におい
   て、 上記第１，第２のセンスアンプの動作時において、上記
   各データ保持用ノードと各参照用ノードとの間の電位差
   を増幅するための低電位側電圧を供給してから高電位側
   電圧を供給する読み出し制御手段をさらに備えているこ
   とを特徴とする半導体記憶装置。
4. 【請求項４】 請求項１記載の半導体記憶装置におい
   て、 上記第１の参照電位供給手段は、上記第１の参照用ノー
   ドを降圧させるための第１のカップリングコンデンサに
   より構成され、 上記第２の参照電位供給手段は、上記第２の参照用ノー
   ドを昇圧させるためのカップリングコンデンサにより構
   成されていることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１記載の半導体記憶装置におい
   て、 上記第１の参照電位供給手段は、上記第１の参照用ノー
   ドに上記中間電位よりも低いレベルの電圧をパルス状に
   印加するための第１のスイッチトランジスタにより構成
   され、 上記第２の参照電位供給手段は、上記第２の参照用ノー
   ドに上記中間電位よりも高いレベルの電圧をパルス状に
   印加するための第２のスイッチトランジスタにより構成
   されていることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項１〜５のうちいずれか１つに記載
   の半導体記憶装置において、 上記ビット線に接続されるデータラッチ用キャパシタ
   と、 上記ビット線と上記データラッチ用キャパシタとの間に
   介設されたスイッチトランジスタとをさらに備えている
   ことを特徴とする半導体記憶装置。
7. 【請求項７】 請求項１記載の半導体記憶装置におい
   て、 上記メモリセルから３値のデータを読み出す３値読み出
   し回路と、 上記３値データと２値データとを相互に変換するデータ
   変換回路と、 上記データ変換回路で変換された３値データを上記メモ
   リセルに書き込む３値書き込み回路とをさらに備えてい
   ることを特徴とする半導体記憶装置。