以下、図面を参照して本発明の実施形態について説明する。図1は、本発明の実施形態に係る液晶表示装置1のブロック図である。液晶表示装置1は、複数の画素12が規則的に配置された画像表示部と、タイミングジェネレータと、垂直シフトレジスタと、データラッチ回路と、水平ドライバと、センスアンプと、画素読み出し用シフトレジスタとから構成される。
水平ドライバは、水平シフトレジスタと、ラッチ回路と、レベルシフタ/画素ドライバとから構成される。また、画素読み出し用シフトレジスタは、1行分の画素数に相当する段数を有するシフトレジスタである。
画像表示部は、垂直シフトレジスタに一端が接続されて行方向(X方向)に延在するm本(mは2以上の自然数)の行走査線g1〜gmと、レベルシフタ/画素ドライバに一端が接続されて列方向(Y方向)に延在するn本(nは2以上の自然数)の列データ線d1〜dnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、それぞれ(m×n)/2個ずつの画素12から構成される(図1では、画像表示部を破線で囲んだブロックで示す。)。画像表示部内の全ての画素12は、一端がタイミングジェネレータに接続されたトリガパルス用トリガ線trig及びtrigbに共通接続されている。
正転トリガパルス用トリガ線trigが伝送する正転トリガパルスと、反転トリガパルス用トリガ線trigbが伝送する反転トリガパルスとは、常に逆論理値の関係(相補的な関係)にある。
タイミングジェネレータは、上位装置から垂直同期信号Vst、水平同期信号Hst、基本クロックCLKといった外部信号を入力信号として受ける。そしてタイミングジェネレータは、これらの外部信号に基づいて、交流化信号FR、VスタートパルスVST、HスタートパルスHST、クロック信号VCK及びクロック信号HCK、ラッチパルスLT、トリガパルスtrig/trigb、画素読み出し用シフトレジスタクロック信号TCK/TCKbなどの各種の内部信号を生成する。
上記の内部信号のうち、交流化信号FRは、1サブフレーム毎に極性反転する信号である。交流化信号FRは、画像表示部を構成する画素12A及び画素12B内の液晶表示素子の共通電極に、後述する共通電極電圧Vcomとして供給される。スタートパルスVSTは、後述する各サブフレームの開始のタイミングで出力されるパルス信号である。このスタートパルスVSTによって、サブフレームの切替わりが制御される。
スタートパルスHSTは、水平シフトレジスタに入力する開始タイミングに出力されるパルス信号である。クロック信号VCKは、垂直シフトレジスタにおける1水平走査期間(1H)を規定するシフトクロックであり、クロック信号VCKのタイミングにあわせて垂直シフトレジスタがシフト動作を行う。クロック信号HCKは、水平シフトレジスタにおけるシフトクロックであり、32ビット幅でデータをシフトしていくための信号である。ラッチパルスLTは、水平シフトレジスタが水平方向の1行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。
また、タイミングジェネレータは、正転トリガパルスを、正転トリガパルス用トリガ線trigを通して、また反転トリガパルスを、反転トリガパルス用トリガ線trigbを通して画像表示部内の全画素12に供給する。正転トリガパルスと反転トリガパルスとは、画像表示部内の画素12に設けられた(図1では図示を省略した)第1の信号保持手段に対し順次、データの書き込みが完了された直後に出力される。そして、そのサブフレーム期間内で、画像表示部内の全画素12の第1の信号保持手段のデータが同じ画素内の(図1では図示を省略した)第2の信号保持手段に一度に転送される。なお、第1の信号保持手段及び第2の信号保持手段については、後に詳述する。
垂直シフトレジスタは、それぞれのサブフレームの最初に供給されるVスタートパルスVSTを、クロック信号VCKに従って転送する。そして垂直シフトレジスタは、行走査線g1〜gmに対して行走査信号を1H単位で順次排他的に供給する。また垂直シフトレジスタは、1フレーム期間では全ての行走査線g1〜gmに行走査線を供給する。これにより、1フレーム期間において、画像表示部において最も上にある行走査線g1から最も下にある行走査線gmまで、行走査線が1本ずつ順次1H単位で選択されていく。
データラッチ回路は、図示しない外部回路から供給される1サブフレーム毎に分割された32ビット幅のデータを、上位装置からの基本信号CLKに基づいてラッチした後、基本信号CLKに同期して水平シフトレジスタへ出力する。
ここで、映像信号の1フレームが、その映像信号の1フレーム期間より短い表示期間を持つ複数のサブフレームに分割されて、それらサブフレームの組み合わせによって階調表示が行われる本実施の形態では、前述したような画素と周辺回路の外部にある上位構成回路において、映像信号の画素毎の階調を示す階調データが、上記複数のサブフレーム全体で各画素の階調を表示するための各サブフレーム単位の1ビットのサブフレームデータに変換される。そして、これら画素と周辺回路の外部にある上位構成回路において、更に同じサブフレームにおける32画素分の上記サブフレームデータをまとめて上記32ビット幅のデータとしてデータラッチ回路に供給している。
水平シフトレジスタは、1ビットシリアルデータの処理系でみた場合、タイミングジェネレータから1Hの最初に供給されるHスタートパルスHSTによりシフトを開始し、データラッチ回路から供給される32ビット幅のデータをクロック信号HCKに同期してシフトする。ラッチ回路は、水平シフトレジスタが画像表示部の1行分の画素数nと同じnビット分のデータをシフトし終わった時点で、タイミングジェネレータから供給されるラッチパルスLTに従って、水平シフトレジスタから並列に供給されるnビット分のデータ(すなわち、同じ行のn画素分のサブフレームデータ)をラッチし、レベルシフタ/画素ドライバのレベルシフタへ出力する。
ラッチ回路へのデータ転送が終了すると、タイミングジェネレータからHスタートパルスが再び出力され、水平シフトレジスタはクロック信号HCKに従ってデータラッチ回路からの32ビット幅のデータのシフトを再開する。
レベルシフタ/画素ドライバに設けられたレベルシフタは、ラッチ回路によりラッチされて供給される1行のn画素に対応したn個のサブフレームデータの信号レベルを、液晶駆動電圧までレベルシフトする。レベルシフタ/画素ドライバに設けられた画素ドライバは、レベルシフト後の1行のn画素に対応したn個のサブフレームデータを、n本の列データ線d1〜dnに並列に出力する。
水平ドライバを構成する水平シフトレジスタ、ラッチ回路、及びレベルシフタ/画素ドライバは、1H内において今回データを書き込む画素行に対するデータの出力と、次の1H内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた1行分のn個のサブフレームデータが、データ信号としてそれぞれn本の列データ線d1〜dnに並列に、かつ、一斉に出力される。
ここで、列データ線d1〜dnはセンスアンプに接続されており、微弱な電位信号差を増幅してVDD、GND信号(ここでVDDは電源電圧、GNDは基準電圧)に変換し、変換された各画素検査信号は、TESTをオンすることによって1Hの半分の画素数分の画素検査信号が一斉に画素読み出し用シフトレジスタに格納される。その後、TESTをオフ制御し、画素読み出し用シフトレジスタに画素検査信号をラッチする。画素読み出し用シフトレジスタクロック信号TCKは、2本の列データ線毎に配置されたセンスアンプから入力された信号を転送するためのクロックである。TCK/TCKbに従って画素検査された信号がシリアルに出力端子TOUTから順次読み出される。
画像表示部を構成する複数の画素12のうち、垂直シフトレジスタからの行走査信号により選択された1行ずつの画素12は、レベルシフタ/画素ドライバから一斉に出力された1行分のn個のサブフレームデータをn本のデータ線d1〜dn及びを介してサンプリングして各画素12内の(図1では図示を省略した)後述する第1の信号保持手段に書き込む。
次に、本発明の液晶表示装置の画素12の各実施の形態について詳細に説明する。
(第1の実施の形態)
本発明が有する多数の側面のうちの一つの側面を、第1の実施の形態として、以下に説明する。本実施の形態に係る液晶表示装置1の画素12の等価回路を、その周囲の画素検査回路のセンスアンプと共に図2に示す。図2において、画素12は図1中の任意の行走査線gに接続された画素で、画素12は任意の列データ線dと、任意の行走査線gとの交差部に設けられている。また、列データ線dはセンスアンプの片方の入力に接続され、センスアンプのもう片方の入力は固定電圧を入力する配線midに接続されている。センスアンプは列データ線dと配線midから入力される微弱な電位差を増幅する回路である。配線midは任意のアナログ電圧を上位装置から供給できるようになっている。通常はVDD/2とし、電源電圧と基準電圧の中間電圧に調整する。
画素12は、第1のスイッチング手段であるスイッチSW11、スイッチSW11のオン/オフに応じて信号(データ)を保持する第1の保持手段SM121、第2のスイッチング手段であるスイッチSW12、スイッチSW12のオン/オフに応じて信号を保持する第2の保持手段である容量C11、画素電極である反射電極PE1と液晶LC1、共通電極であるCEから構成される。第1の保持手段SM121は、インバータINV11とインバータINV12とから構成される。スイッチSW11と、第1の保持手段SM121は、SRAM(Static Random Access Memory)を構成する(図2中ではSRAM1)。スイッチSW12と、容量C11とは、DRAM(Dynamic Random Access Memory)を構成する(図2中ではDM122)。
スイッチSW11は、ゲートが行走査線gに共通に接続され、ドレインが列データ線dに接続され、ソースが第1の信号保持手段SM121の入力端子に接続されている、1個のNチャネルMOS(Metal Oxide Semiconductor)型トランジスタ(以下、NMOSトランジスタという)により構成されている。第1の信号保持手段SM121は、一方の出力端子が他方の入力端子に接続された2つのインバータINV11及びインバータINV12からなる自己保持型メモリである。
インバータINV11は、その入力端子がインバータINV12の出力端子とSW11を構成するNMOSトランジスタのソースとに接続されている。インバータINV12は、その入力端子がスイッチSW12とインバータINV11の出力端子とに接続されている。
インバータINV11、インバータINV12、インバータINV21、及びインバータINV22はいずれも、図3に示すような、互いのゲート同士、及び互いのドレイン同士が接続された、PチャンネルMOS型トランジスタ(以下、PMOSトランジスタという)PTr及びNMOSトランジスタNTrとからなるCMOS(Complementary Metal Oxide Semiconductor)インバータの構成であるが、それぞれのインバータの駆動力が異なるように設計されている。
すなわち、スイッチSW11から見て第1の信号保持手段SM121を構成している入力側のインバータINV11内のトランジスタは、スイッチSW11から見て第1の信号保持手段SM121を構成している出力側のインバータINV12内のトランジスタと比べて、駆動力の大きいトランジスタを用いている。さらにスイッチSW11を構成しているNMOSトランジスタは、インバータINV12を構成しているNMOSトランジスタと比べて、駆動力の大きいトランジスタを用いている。
これは、スイッチSW11の入力側の電圧が“H”レベルのときに、電圧が、インバータINV11の入力側のトランジスタが反転する大きさ以上に達するためには、スイッチSW11に流れる電流が、出力側のインバータINV12のトランジスタを構成するNMOSトランジスタを流れる電流よりも大きい必要があるためである。
このように、スイッチSW11を構成しているNMOSトランジスタの駆動力はインバータINV12を構成しているNMOSトランジスタの駆動力よりも大きくする必要がある。そのため、スイッチSW11を構成しているNMOSトランジスタのトランジスタサイズと、インバータINV12を構成しているNMOSトランジスタのトランジスタサイズとは、これを考慮して決定される必要がある。
スイッチSW12は、それぞれ互いのドレイン同士が接続され、かつ、互いのソース同士が接続されたNMOSトランジスタとPMOSトランジスタとからなるトランスミッションゲートの構成とされている。NMOSトランジスタのゲートは正転トリガパルス用トリガ線trigに接続され、PMOSトランジスタのゲートは反転トリガパルス用トリガ線trigbに接続されている。
また、スイッチSW12は一方の端子が第1の信号保持手段SM121に接続され、他方の端子が容量C11と液晶表示素子LCM1の反射電極PE1にそれぞれ接続されている。
従って、スイッチSW12は、正転トリガパルス用トリガ線trigを介して供給される正転トリガパルスが“H”レベル(このときは、反転トリガパルス用トリガ線trigbを介して供給される反転トリガパルスは“L”レベル)のときはオン状態とされ、第1の信号保持手段SM121の記憶データを読み出して容量C11及び反射電極PE1へ転送する。また、スイッチSW12は、正転トリガパルス用トリガ線trigを介して供給される正転トリガパルスが“L”レベル(このときは、反転トリガパルス用トリガ線trigbを介して供給される反転トリガパルスは“H”レベル)のときはオフ状態とされ、第1の信号保持手段SM121の記憶データの読み出しは行わない。
スイッチSW12は上述したようなトランスミッションゲートの構成とされているため、GNDからVDDまでの範囲の電圧をオン・オフすることができる。つまり、トランスミッションゲートを構成するNMOSトランジスタとPMOSトランジスタの各ゲートに印加される信号がGND側の電位(“L”レベル)のときは、PMOSトランジスタが導通することができない代わりに、NMOSトランジスタが低抵抗で導通することができる。一方、ゲート入力信号がVDD側の電位(“H”レベル)のときはNMOSトランジスタが導通することができない代わりに、PMOSトランジスタが低抵抗で導通することができる。
従って、トリガ線trigを介して供給される正転トリガパルスと、トリガ線trigbを介して供給される反転トリガパルスとにより、スイッチSW12を構成するトランスミッションゲートをオン/オフ制御することによって、GNDからVDDまでの電圧範囲を低抵抗、高抵抗でスイッチングすることができる。
容量C11はスイッチSW12と共にDM122のDRAMを構成している。ここで、第1の信号保持手段SM121の記憶データと容量C11の保持データとが異なっていた場合、スイッチSW12がオン状態とされ、SM121の記憶データが容量C11へ転送されたときには、容量C11の保持データが第1の信号保持手段SM121の記憶データで置き換えられる必要がある。
容量C11の保持データが書き換えられる場合、その保持データは充電、または放電によって変化する。そして容量C11の充放電はインバータINV11の出力信号によって駆動される。容量C11の保持データが充電によって“L”レベルから“H”レベルに書き換えられる場合、インバータINV11の出力信号は“H”レベルである。このときインバータINV11を構成するPMOSトランジスタ(図3のPTr)がオン状態、NMOSトランジスタ(図3のNTr)がオフ状態となるため、インバータINV11のPMOSトランジスタのソースに接続されている電源電圧VDDによって容量C11が充電される。
一方、容量C11の保持データが放電によって“H”レベルから“L”レベルに書き換えられる場合、インバータINV11の出力信号は“L”レベルである。このときインバータINV11を構成するNMOSトランジスタ(図3のNTr)がオン状態、PMOSトランジスタ(図3のPTr)がオフ状態となるため、容量C11の蓄積電荷が、インバータINV11のNMOSトランジスタ(図3のNTr)を通してGNDへ放電される。
スイッチSW12は、上述したトランスミッションゲートを用いたアナログスイッチの構成であるため、上記の容量C11の高速な充放電が可能になる。
更に、本実施の形態ではインバータINV11の駆動力は、インバータINV12の駆動力よりも大きく設定されているため、容量C11を高速に充放電駆動することが可能である。
また、スイッチSW12をオンにすると、容量C11に蓄えられた電荷はインバータINV12の入力ゲートにも影響を与えるが、インバータINV12に対してインバータINV11の駆動力を大きく設定していることにより、インバータINV12のデータ入力反転よりもインバータINV11による容量C11の充放電が優先され、SM121の記憶データを書き換えてしまうことを防止することが可能となる。
さらに図2に示した本実施の形態の画素12によれば、上記のように、液晶表示素子LCM1の印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られる。この画素12の小型化は、図2に示したように計7個のトランジスタと1つの容量C11から構成され、従来の画素よりも少ない数の構成素子により画素を構成できることに加えて、以下に説明するように、第1の信号保持手段SM121、DM122、反射電極PE1を、素子の高さ方向に有効に配置することができるということによる。
図4は、本実施の形態に係る画素12の断面構成図である。図2に示した容量C11には、配線間で容量を形成するMIM(Metal−Insulator−Metal)容量や、基板-ポリシリコン間で容量を形成するDiffusion容量、2層ポリシリコン間で容量を形成するPIP(Poly−Insulator−Poly)容量などを用いることができる。図4は、このうちMIMにより容量C11を構成した場合の液晶表示装置の断面構成図を示す。なお、図4は画素12の一部の構成断面図を示している。
図4において、シリコン基板に形成されたNウェル上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータINV11のPMOSトランジスタPTr11と、スイッチSW12のPMOSトランジスタTr2とが形成されている。また、シリコン基板に形成されたPウェル上に、ドレインとなる拡散層を共通化することでドレイン同士が接続されたインバータINV12のNMOSトランジスタNTr12と、スイッチSW12のNMOSトランジスタTr1とが形成されている。なお、図4にはインバータINV11を構成するNMOSトランジスタとインバータINV12を構成するPMOSトランジスタとは図示されていない。
また、上記の各トランジスタPTr11、Tr2、Tr1、及びNTr12の上方には、層間絶縁膜をメタル間に介在させて第1メタル、第2メタル、第3メタル、電極、第4メタル、及び第5メタルが積層されている。第5メタルは画素毎に形成される反射電極PE1を構成している。スイッチSW12を構成するNMOSトランジスタTr1及びPMOSトランジスタTr2の各ソースを構成する各拡散層は、コンタクトにより第1メタルにそれぞれ電気的に接続され、更に、スルーホールを通して第2メタル、第3メタル、第4メタル、及び第5メタルに電気的に接続されている。すなわち、スイッチSW12を構成するNMOSトランジスタTr1及びPMOSトランジスタTr2の各ソースは、反射電極PEに電気的に接続されている。
更に、反射電極PE(第5メタル)上には保護膜としてパッシベーション膜(PSV)が形成され、透明電極である共通電極CEに離間対向配置されている。それら反射電極PE1と共通電極CEとの間に液晶LC1が充填封止されて、液晶表示素子を構成している。
ここで、第3メタル上には層間絶縁膜を介してMIM電極が形成されている。このMIM電極は、第3メタル及び第3メタルとMIM電極との間の層間絶縁膜と共に容量C11を構成している。MIMにより容量C11を構成すると、第1の信号保持手段SM121とスイッチSW11、スイッチSW12はトランジスタと第1メタル及び第2メタルの1層配線及び2層配線、DM122の一部C11はトランジスタ上部の第3メタルを利用したMIM配線にて形成することが可能になる。MIM電極は、スルーホールを介して第4メタルに電気的に接続され、更に第4メタルはスルーホールを介して反射電極PE1に電気的に接続されているため、容量C11は反射電極PE1に電気的に接続されている。
図4中で図示を省略した光源が照射した光は、共通電極CE及び液晶LCM1を透過して反射電極PE1(第5メタル)に入射して反射され、元の入射経路を逆進して共通電極CEを通して射出される。
本実施の形態によれば、図4に示すように、5層配線である第5メタルを反射電極PE1に割り当てることにより、第1の信号保持手段SM121、DM122の一部C11、及び反射電極PE1を高さ方向に有効に配置することが可能になり、画素小型化が実現できる。これにより、例えば3μm以下のピッチの画素を電源電圧3.3Vのトランジスタで構成できる。この3μmピッチの画素では対角の長さ0.55インチの横方向4000画素及び縦方向2000画素の液晶表示パネルを実現できる。
次に、本実施の形態の画素12を用いた図1の液晶表示装置1のデータ書き込み及び読み出し動作について、図5のタイミングチャートを併せ参照して説明する。
前述したように、液晶表示装置1において、垂直シフトレジスタからの行走査信号により行走査線g1から行走査線gmに向って、行走査線が1本ずつ順次1H単位で選択されていくため、画像表示部を構成する複数の画素12は、選択された行走査線に共通に接続された1行のn個の画素単位でデータの書き込みが行われる。そして、画像表示部を構成する複数の画素12の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉に読み出しが行われる。
図5(A)は、水平ドライバから列データ線d1〜dnに出力される1ビットのサブフレームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線が書き込み期間を示す。なお、図5(A)において、B0b、B1b、B2bは、ビットBO、B1、B2のデータの反転データであることを示す。
また、図5(B)は、タイミングジェネレータから正転トリガパルス用トリガ線trigに出力されるトリガパルスを示す。このトリガパルスは1サブフレーム毎に出力される。なお、反転トリガパルス用トリガ線trigbに出力される反転トリガパルスは正転トリガパルスと常に逆論理値であるのでその図示は省略してある。
まず、行走査信号により選択された1行の複数の画素12はスイッチSW11がオン状態とされ、その時列データ線dに出力される図5(A)のビットB0の正転サブフレームデータがスイッチSW11によりサンプリングされることでSM121に書き込まれる。以下、同様にして、画像表示部を構成する全ての画素12の第1の信号保持手段SM121にビットB0のサブフレームデータの書き込みが行われ、その書き込み動作が終了した後の図5に示す時刻T1で、図5(B)に示すように“H”レベルの正転トリガパルスが画像表示部11を構成する全ての画素12に同時に供給される。
これにより、全ての画素12のスイッチSW12がオン状態とされるため、第1の信号保持手段SM121に記憶されているビットB0の正転サブフレームデータがスイッチSW12を通して容量C11に一斉に転送されて保持されると共に、反射電極PE1に印加される。この容量C11によるビットB0の正転サブフレームデータの保持期間は、時刻T1から図5(B)に示すように次の“H”レベルの正転トリガパルスが入力される時刻T2までの1サブフレーム期間である。図5(C)は、反射電極PE1に印加されるサブフレームデータのビットを模式的に示す。
ここで、サブフレームデータのビット値が「1」、すなわち“H”レベルのときには反射電極PE1には電源電圧VDD(ここでは例えば3.3V)が印加され、ビット値が「0」、すなわち“L”レベルのときには反射電極PE1には0Vが印加される。一方、共通電極CEには、GND及びVDDに制限されることなく、自由な電圧が共通電極電圧Vcomとして印加できるようになっており、“H”レベルの正転トリガパルスが入力される時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極電圧Vcomは、正転サブフレームデータが反射電極PE1に印加されるサブフレーム期間は、図5(D)に示すように0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定される。
図2で示した液晶表示素子は、反射電極PE1の印加電圧と共通電極電圧Vcomとの差電圧の絶対値である、液晶LC1の印加電圧に応じた階調表示を行う。従って、ビットB0の正転サブフレームデータが反射電極PE1に印加される時刻T1〜T2の1サブフレーム期間では、液晶LC1の印加電圧は、図5(E)に示すように、サブフレームデータのビット値が「1」のときは3.3V+Vtt(=3.3V−(−Vtt))となり、サブフレームデータのビット値が「0」のときは+Vtt(=0V−(−Vtt))となる。
図6に、液晶の印加電圧(RMS電圧)と液晶のグレースケール値との関係を示す。図6に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧VttのRMS電圧に対応し、白のグレースケール値が液晶の飽和電圧Vsat(=3.3V+Vtt)のRMS電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。従って、液晶表示素子は上記のように液晶LCの印加電圧が(3.3V+Vtt)のときは白を表示し、+Vttのときは黒を表示する。
続いて、上記のビットB0の正転サブフレームデータを表示しているサブフレーム期間内において、図5(A)にB0bで示すようにビットB0の反転サブフレームデータの画素12のSM121への書き込みが順番に開始される。そして、画像表示部の全画素のSM121にビットB0の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻T2で図5(B)に示すように“H”レベルの正転トリガパルスが画像表示部を構成する全ての画素に同時に供給される。
これにより、全ての画素12のスイッチSW12がオンとされるため、SM121に記憶されているビットB0の反転サブフレームデータがスイッチSW12を通して容量C11に転送されて保持されると共に、反射電極PE1に印加される。この容量C11によるビットB0の反転サブフレームデータの保持期間は、時刻T2から図5(B)に示すように次の“H”レベルの正転トリガパルスが入力される時刻T3までの1サブフレーム期間である。ここで、ビットB0の反転サブフレームデータはビットB0の正転サブフレームデータと常に逆論理値の関係にあるため、ビットB0の正転サブフレームデータが「1」のときは「0」、ビットB0の正転サブフレームデータが「0」のときは「1」である。
一方、共通電極電圧Vcomは、反転サブフレームデータが反射電極PE1に印加されるサブフレーム期間は、図5(D)に示すように3.3Vよりも液晶の閾値電圧Vttだけ高い電圧に設定される。従って、ビットB0の反転サブフレームデータが反射電極PE1に印加される時刻T2〜T3の1サブフレーム期間では、液晶LC1の印加電圧は、サブフレームデータのビット値が「1」のときは−Vtt(=3.3V−(3.3V+Vtt))となり、サブフレームデータのビット値が「0」のときは−3.3V−Vtt(=0V−(3.3V+Vtt))となる。
従って、ビットB0の正転サブフレームデータのビット値が「1」であった時は続いて入力されるビットB0の反転サブフレームデータのビット値が「0」であるため、液晶LC1の印加電圧は、−(3.3V+Vtt)となり、液晶LC1に印加される電位の方向はビットB0の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素12はビットB0の正転サブフレームデータ表示時と同じ白を表示する。
同様に、ビットB0の正転サブフレームデータのビット値が「0」であった時は続いて入力されるビットB0の反転サブフレームデータのビット値が「1」であるため、液晶LC1の印加電圧は、−Vttとなり、液晶LC1に印加される電位の方向はビットB0の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素12は黒を表示する。
従って、画素12は図5(E)に示すように、時刻T1〜時刻T3までの2サブフレーム期間は、ビットB0とビットB0の相補ビットB0bとで同じ階調を表示すると共に、液晶LC1の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶LC1の焼き付きを防止することができる。
続いて、上記の相補ビットB0bの反転サブフレームデータを表示しているサブフレーム期間内において、図5(A)にB1で示すようにビットB1の正転サブフレームデータの画素12のSM121への書き込みが順番に開始される。そして、画像表示部の全画素12の第1の信号保持手段SM121にビットB1の正転サブフレームデータが書き込まれ、その書き込み終了後の時刻T3で図5(B)に示すように“H”レベルの正転トリガパルスが画像表示部を構成する全ての画素に同時に供給される。
これにより、全ての画素のスイッチSW12がオンとされるため、第1の信号保持手段SM121に記憶されているビットB1の正転サブフレームデータがスイッチSW12を通して容量C11に転送されて保持されると共に、反射電極PE1に印加される。この容量C11によるビットB1の正転サブフレームデータの保持期間は、時刻T3から図5(B)に示すように次の“H”レベルの正転トリガパルスが入力される時刻T4までの1サブフレーム期間である。
一方、共通電極電圧Vcomは、正転サブフレームデータが反射電極PE1に印加されるサブフレーム期間は、図5(D)に示すように0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定される。従って、ビットB1の正転サブフレームデータが反射電極PE1に印加される時刻T3〜T4の1サブフレーム期間では、液晶LC1の印加電圧は、図5(E)に示すように、サブフレームデータのビット値が「1」のときは3.3V+Vtt(=3.3V−(−Vtt))となり、サブフレームデータのビット値が「0」のときは+Vtt(=0V−(−Vtt))となる。
続いて、上記のビットB1の正転サブフレームデータを表示しているサブフレーム期間内において、図5(A)にB1bで示すようにビットB1の反転サブフレームデータの画素12の第1の信号保持手段SM121への書き込みが順番に開始される。そして、画像表示部の全画素の第1の信号保持手段SM121にビットB1の反転サブフレームデータが書き込まれ、その書き込み終了後の時刻T4で図5(B)に示すように“H”レベルの正転トリガパルスが画像表示部を構成する全ての画素に同時に供給される。
これにより、全ての画素12のスイッチSW12がオンとされるため、第1の信号保持手段SM121に記憶されているビットB1の反転サブフレームデータがスイッチSW12を通して容量C11に転送されて保持されると共に、反射電極PE1に印加される。この容量C11によるビットB0の反転サブフレームデータの保持期間は、時刻T4から図5(B)に示すように次の“H”レベルの正転トリガパルスが入力される時刻T5までの1サブフレーム期間である。ここで、ビットB1の反転サブフレームデータはビットB1の正転サブフレームデータと常に逆論理値の関係にある。
一方、共通電極電圧Vcomは、反転サブフレームデータが反射電極PE1に印加されるサブフレーム期間は、図5(D)に示すように3.3Vよりも液晶の閾値電圧Vttだけ高い電圧に設定される。従って、ビットB1の反転サブフレームデータが反射電極PE1に印加される時刻T4〜T5の1サブフレーム期間では、液晶LC1の印加電圧は、サブフレームデータのビット値が「1」のときは−Vtt(=3.3V−(3.3V+Vtt))となり、サブフレームデータのビット値が「0」のときは−3.3V−Vtt(=0V−(3.3V+Vtt))となる。
これにより、画素12は図5(E)に示すように、時刻T3〜時刻T5までの2サブフレーム期間はビットB1とビットB1の相補ビットB1bとで同じ階調を表示すると共に、液晶LC1の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶LC1の焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の形態の画素12を有する液晶表示装置1によれば、複数のサブフレームの組み合わせによって階調表示を行うことができる。
なお、ビットB0と相補ビットB0bの各表示期間は同じ第1のサブフレーム期間であり、また、ビットB1と相補ビットB1bの各表示期間も同じ第2のサブフレーム期間であるが、第1のサブフレーム期間と第2のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第2のサブフレーム期間は第1のサブフレーム期間の2倍に設定されている。また、図5(E)に示すように、ビットB2と相補ビットB2bの各表示期間である第3のサブフレーム期間は、第2のサブフレーム期間の2倍に設定されている。他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。
次に、本発明の実施の形態に係る液晶表示装置の画素検査の基本動作について、適宜図面を参照して説明する。まず、画素検査の開始時にある特定の行走査線gに“H”レベルの行走査信号を供給してスイッチSW11をオンにする。また、配線trigとtrigbにそれぞれ“H”レベルのトリガパルス及び“L”レベルの反転トリガパルスを供給して、スイッチSW12もオンにする。
次に、列データ線dに1ビットの検査信号として“L”レベルのデータを供給する。これにより、画素12の第1の信号保持手段SM121を構成するインバータINV11の入力端子とインバータINV12の出力端子との接続点であるa点に“L”レベルのデータが書き込まれる。またインバータINV11の出力端子及びインバータINV12の入力端子がスイッチSW12を介して容量C11に接続された接続点であるb点に“H”レベルのデータが書き込まれる。このとき、画素12の第1の信号保持手段SM121において、インバータINV11を構成するトランジスタの駆動力がインバータINV12を構成するトランジスタの駆動力よりも大きいため、a点は第1の信号保持手段SM121の入力として、b点はSM121の出力としてそれぞれ機能する。
ここでSW12はオンにされているため、容量C11も“H”レベルのデータが書き込まれた状態になっている。
次に、行走査線gを“L”レベルにすると、画素12の反射電極PE1はそれぞれ入力データを反転した“H”レベルのデータがラッチされた状態になる。
書込みが終わった後、図1に示しているTlatを“L”レベルにすることにより列データ線dをオープン状態とする。列データ線dに接続されたセンスアンプの入力をセンスアンプ入力制御nutをオン状態とすることにより、中間電圧を供給した配線midに接続する。これにより、センスアンプの入力の列データ線dは中間電圧の1.65Vにプリチャージされる。その後、センスアンプ入力制御nutをオフ状態とする。列データ線dは信号線の容量があるため、1.65V電圧が保持される。
次に行走査線gを“H”レベルにすると、画素12に書き込まれたデータが信号線dにそれぞれ出力される。画素12は入力と出力が決まったSRAMであるため、dの信号線に保持されている1.65Vが画素12に書き込まれることになるが、画素12に書き込まれたデータも信号線dにそれぞれ吐き出されることになり、信号線d1はそれぞれ画素12に書き込まれたデータに影響されて信号線のレベルが変化する。つまり、列データ線dは画素12に書き込まれたデータにより、インバータINV12によって“L”レベルに駆動される。
インバータINV12の駆動力は非常に小さく列データ線容量は大きいため、列データ線dをそれぞれ“L”レベルに駆動するには時間がかかるが、列データ線dの電位がわずかに変化すれば、列データ線dと配線midから入力されたセンスアンプが電位差を増幅し、センスアンプの出力は“L”レベルに出力される。
このセンスアンプによって出力された信号は、バッファにて信号波形を整形される。その後、TEST端子が“H”レベルに制御することによってe1からenの全ての列センスアンプ出力が画素読み出し用シフトレジスタの所定の場所に入力される。この後、タイミングジェネレータから送られてくるTCK/TCKbの信号に従って、シリアルに出力端子TOUTから信号が取り出される。
本実施の形態では、以上の画素検査を画素12に対し、列データ線dから“L”レベルのデータを入力して信号を読み出す第1の検査方法と、列データ線dから“H”レベルのデータを入力して信号を読み出す第2の検査方法との2種類を、タイミングを変えて2回実行する。
これにより、画素12において“L”レベルの電圧や“H”レベルの電圧を読み出すことが可能になるため、メモリとしてロジックの画素機能検査が可能になる。このとき、例えばプロセスにより、容量C11が、GNDやVDD配線などにショートしていれば画素検査において任意のデータを読み出すことが不可能である。また第1の信号保持手段SM121がショートしていたり断線していたりした場合でも、本実施の形態に係る画素検査において任意のデータを読み出すことが不可能である。以上のデータ読み出しが不可能な場合は、不良画素が存在する液晶表示装置であると判断して、ビジネス上適切な対応をとることが可能となる。
センスアンプ回路の構成図を図7に示す。+−の2つのゲート入力の差電圧を回路内部で増幅して出力する。電圧源回路(図7中では破線にて示す。)はセンスアンプに供給するアナログ電圧を抵抗分割により形成している。なお、センスアンプ回路は図7の構成とは限らない。さらにゲインの高い高性能なセンスアンプを用いる場合もありうる。
次に、本実施の形態における前述した動作不良に対応した画素検査の動作について、図1の全体構成図、図2の回路図、及び図8のタイミングチャートを併せ参照して更に詳細に説明する。
画素検査時において、まず、画素検査時の最初の時刻t1において、trigが“H”レベル、trigbが“L”レベルとし、画素12のSW12がオンに制御される。次に時刻T2からT3までの間、LTを“H”レベルに制御し、列データ線d1〜dnに所定のデータを書き込む。このとき、前述したように列データ線d(d1、d2、d3、・・・dn)に“L”レベルのデータを書込む。
時刻t2からt4において、画像表示部の或る1本の行走査線gxを“H”レベルに制御し、レベルシフタ/画素ドライバから列データ線d1〜dnに書き込まれたデータを1行分の画素12に書き込む。
時刻t4で画像表示部の或る1本の行走査線gxを“L”レベルに制御し、画素12の第1の信号保持手段SM121に信号をラッチする。
次に画素に書き込まれたデータの読み出し動作を行う。時刻t4.5においてTlatを“L”レベルにして、全ての列データ線をオープン状態にする。これにより列データ線d1〜dnは容量のみで電圧が確定される状態となる。時刻T5において、センスアンプ入力制御nutを“H”レベルとすることにより、列データ線dを配線mid(1.65V)と同通させる。これにより、列データ線dは1.65Vとなる。その後、センスアンプ入力制御nutを“L”レベルとすることにより、全ての列データ線を再度オープン状態にする。これにより列データ線d1は容量のみで1.65Vの電圧が保持確定されている状態となる。
時刻t6で行走査線gxを“H”レベルに制御することによって、画素12に書き込んだデータを読み出す。T6のタイミングで画素12のインバータINV12によって列データ線dが駆動される。インバータINV12の駆動力は非常に小さいものであるため、最初はわずかに列データ線の電位が変動するが、時間をかけて“L”レベルのデータとなる。これにより、列データ線dは“L”レベル方向に駆動される。
このわずかな列データ線dと配線midとの電圧差Yをセンスアンプが増幅し、センスアンプの出力に接続されたバッファに入力される。バッファによってVDD(電源電圧)及びGND(基準電圧)レベルにデータが整形される。時刻T6でTESTを“H”レベルに制御することによって、センスアンプの出力に接続されたバッファの出力e1からenを一斉に画素読み出し用シフトレジスタにラッチする。時刻t7でTESTを“L”レベルにして画素読み出し用シフトレジスタのラッチを完了する。
時刻t7から、画素読み出し用シフトレジスタに供給される、図8に示す互いに逆位相のクロック信号TCKb及びクロック信号TCKを交互にオン・オフする制御が繰り返される。これにより、画素読み出し用シフトレジスタに格納された読出し信号のうち、列センスアンプバッファ出力enからの読出し信号から列センスアンプバッファ出力e1からの読出し信号に向かって、順番に出力端子TOUTへ画素検査信号が出力される。クロック信号TCKb及びクロック信号TCKは、1行分の画素数の半分の数のオン・オフ制御が繰り返されることによって、全データが読み出され1行分の検査が終了する。この1行分の画素の読み出し信号と入力検査信号とを比較し、両者が同じであるか否かにより画素検査ができる。
以上の動作終了後、今度は垂直シフトレジスタを制御することによって、次の画素行の各画素12を選択し、上記と同様にして画素検査を行う。これらを繰り返し、垂直方向の画素数分の検査を実行し、画像表示部を構成する全ての画素において、検査を実施する。なお、入力する検査信号は上記のように列データ線d1に“L”レベルにする必要は無く、反対のデータを書き込んで検査してもよい。
このようにして、本実施の形態によれば、画素検査を正確に実施することができる。本実施の形態によれば、画素検査のために画素12に検査用のトランジスタを増加させること無く検査が行えるため、前述した従来の液晶表示装置のように画素内に2つのSRAMを用いた液晶表示装置に比べて、画素の小型化が可能となり、かつ正確な画素検査が可能となる。
以上はDRAMをオンに制御したときの画素検査であったが、DRAMをオフにした場合の画素検査も行える。このとき、図8において、trigを“L”レベル、tirgbを“H”レベルに制御することによってDRAMをオフにした検査も行える。その他のタイミングチャートは上述と同様である。この場合、DRAMをオン状態にした場合と、オフ状態にした場合との2種類の画素検査を行い、検査結果を比較することでDRAMのオープン検査を行うことが可能となる。
本実施の形態に係る液晶表示装置1のDRAMをオンした場合とオフした場合を説明する画素回路模式図を、それぞれ図9(A)及び図9(B)に示す。図9(A)に示すDRAMがある場合は、図2のスイッチSW12がオンの場合であり、図9(B)に示すDRAMがない場合は図2のb点において、プロセスの不具合にて配線が切断され、容量C11が接続されていない場合を示している。図9において、画素回路内のINV12にそれぞれC11が接続されているかいないかが、それぞれの相違点である。
このとき、インバータINV12に容量C11が接続されている場合(図9(A)の場合)には、インバータの駆動力が強く、インバータINV12にC11が接続されていない場合(図9(B)の場合)にはインバータの駆動力が弱い。
これは、インバータINV12を構成するゲート電圧は、液晶LC1と容量C11の容量とに基づいて決定されるが、図10に図示しない(図2に図示)インバータINV11の出力電圧で充電されて決定される。インバータINV11の出力電圧は、インバータINV11の入力電圧レベルによって決定されるが、インバータINV11の入力電圧は1.65Vに書き込まれた列データ線dの電圧によって、1.65V程度に決定される。
つまり図2のb点に“L”レベルの電圧が書き込まれていた場合、読み出すときはインバータINV11によってb点の電圧を1.65Vに書き換えようとする。しかし、b点における液晶表示素子LC1と容量C11の容量が大きい場合1.65Vへの書き換えに時間がかかり、その結果としてわずかに“H”レベルの反転電圧がa点に出力されることになる。a点がわずかに“H”レベルになることによって、インバータINV11はわずかに“L”レベルを出力しようとする。これらを繰り返すことによって、少しずつ列データ線dは“H”レベルになっていく。
この結果、列データ線dとに出力された電位と配線midとの電位差が、センスアンプが判定できる振幅に達するとセンスアンプの出力には“H”レベル(VDD)電圧が出力されて画素検査が可能となる。
このとき、DRAMが断線されており接続されていない場合には、b点には液晶LC1の容量がなく、容量C11しかない。この容量C11をインバータINV11で1.65Vに書き換えようとする。b点の容量が小さい場合、1.65Vに短時間で書き換えてしまうため、インバータINV12の入力電圧は1.65Vになってしまい、a点の電圧が1.65Vになってしまう。c点の電圧も1.65Vとなり、接続されている列データ線dと配線midの電位差がほとんどなく、センスアンプが不感となり、正規判定の電圧を出力することが出来ない。
このため、図8において時刻T6以降、dが所定の電圧に変動していく時間が図9(A)に示した場合と比較して、図9(B)に示した場合の方が長くなる。センスアンプが正常に動作しだす電位差が決まっているため、時刻T6から時刻T7までの時間をある時間(X)に調整することで、図9(A)に示した場合では正常に検査可能だが、図9(B)に示した場合では正常に検査できないようにすることができる。
この時間(X)においてDRAMを接続して検査することにより(図9の(A)に相当)、画素内のDRAM部がオープン(切断されている)である(図9の(B)に相当)と正常に検査できないことになる。これにより、DRAMのオープン検査を実施することができるようになる。通常、オープン検査は画素電極をシリーズにスルーホールを経由した画素構成にして検査する必要があるが、本実施の形態に係るこの方法によれば、画素構成を変更することが無いため、画素ピッチを拡大することがなくDRAMのオープン検査を実施することが出来る。
なお、前述した実施の形態に示す具体的な数値等は、発明の理解を容易とするための例示にすぎず、特に断る場合を除き、本発明を限定するものではない。