JP6319138B2 - 液晶表示装置及びその製造方法 - Google Patents

液晶表示装置及びその製造方法 Download PDF

Info

Publication number
JP6319138B2
JP6319138B2 JP2015037572A JP2015037572A JP6319138B2 JP 6319138 B2 JP6319138 B2 JP 6319138B2 JP 2015037572 A JP2015037572 A JP 2015037572A JP 2015037572 A JP2015037572 A JP 2015037572A JP 6319138 B2 JP6319138 B2 JP 6319138B2
Authority
JP
Japan
Prior art keywords
switch
constituting
transistor
data
nmos transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015037572A
Other languages
English (en)
Other versions
JP2016071319A (ja
Inventor
隆行 岩佐
隆行 岩佐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JVCKenwood Corp
Original Assignee
JVCKenwood Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by JVCKenwood Corp filed Critical JVCKenwood Corp
Publication of JP2016071319A publication Critical patent/JP2016071319A/ja
Application granted granted Critical
Publication of JP6319138B2 publication Critical patent/JP6319138B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、液晶表示装置及びその製造方法に関し、例えば画素を小型化するのに適した液晶表示装置及びその製造方法に関する。
液晶表示装置における中間調表示方式の１つとして、サブフレーム駆動方式が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間（例えば、動画の場合には１画像の表示単位である１フレーム）を複数のサブフレームに分割し、表示すべき階調に応じたサブフレームの組み合わせにより画素を駆動する。表示される階調は、所定の期間に占める画素の駆動期間の割合によって決まり、この割合は、サブフレームの組み合わせによって特定される。
サブフレーム駆動方式が採用された液晶表示装置の中には、各画素が、マスターラッチ及びスレーブラッチと、液晶表示素子と、第１〜第３の計３つのスイッチングトランジスタと、によって構成されているものがある（例えば、特許文献１参照）。
この画素では、マスターラッチの２つの入力端子のうち、一方の入力端子に１ビットの第１のデータが第１のスイッチングトランジスタを通して印加され、他方の入力端子に第１のデータとは相補的な関係にある第２のデータが第２のスイッチングトランジスタを通して印加される。この画素では、行走査線を介して印加される行選択信号がアクティブになると、第１及び第２のスイッチングトランジスタがオン状態になり、第１のデータがマスターラッチに書き込まれる。例えば、この画素は、第１のデータが論理値「１」、かつ、第２のデータが論理値「０」の場合に、表示を行う。
全ての画素に設けられたマスターラッチへのデータの書き込みが完了すると、そのサブフレーム期間内において、全ての画素に設けられた第３のスイッチングトランジスタがオン状態になる。それにより、全ての画素に設けられたマスターラッチのデータが一斉に読み出されてスレーブラッチに書き込まれるとともに、当該スレーブラッチに書き込まれたデータが液晶表示素子の画素電極に印加される。各サブフレーム期間において、全ての画素に対して同様の処理が行われる。その結果、各画素は、１フレームを構成する複数のサブフレームの組み合わせにより所望の階調表示を行うことができる。
なお、１フレームを構成する複数のサブフレームの期間は、それぞれ同一又は異なる所定の期間に予め割り当てられている。例えば、各画素において、最大階調表示を行う（白を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行い、最小階調表示を行う（黒を表示させる）場合には１フレームを構成する複数のサブフレームの全てにおいて表示を行わず、それ以外の階調表示を行う場合には、表示する階調に応じて表示するサブフレームを選択する。この従来の液晶表示装置は、階調を示すデジタルデータを入力データとしており、また、２段ラッチ構成のデジタル駆動方式を採用している。
特表２００１−５２３８４７号公報
従来の液晶表示装置では、各画素に設けられたマスターラッチ及びスレーブラッチが何れもＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルにより構成されているため、トランジスタ数が多くなり、その結果、画素を小型化することができない、という問題があった。
本発明は以上の点に鑑みなされたもので、画素を小型化することが可能な液晶表示装置及びその製造方法を提供することを目的とする。
本発明の一態様にかかる液晶表示装置は、複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、各画素は、前記サブフレームデータをサンプリングする第１スイッチと、前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、他の前記画素とともに、一斉に、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、前記第２スイッチとともにＤＲＡＭセルを構成し、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持する第２データ保持部と、前記第２データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、前記第１データ保持部は、入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力及び前記第２スイッチに接続された、第１インバータと、入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有し、前記第２データ保持部に前記サブフレームデータが保持された状態で、前記第１スイッチによってサンプリングされた次の前記サブフレームデータが前記第１データ保持部に保持され、前記第２スイッチを構成するトランジスタの閾値電圧は、前記第１インバータを構成するトランジスタの閾値電圧よりも大きい。
本発明の一態様にかかる液晶表示装置は、複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、各画素は、前記サブフレームデータをサンプリングする第１スイッチと、前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、他の前記画素とともに、一斉に、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、前記第２スイッチとともにＤＲＡＭセルを構成し、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持する第２データ保持部と、前記第２データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、前記第１データ保持部は、入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力及び前記第２スイッチに接続された、第１インバータと、入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有し、前記第２データ保持部に前記サブフレームデータが保持された状態で、前記第１スイッチによってサンプリングされた次の前記サブフレームデータが前記第１データ保持部に保持され、前記第２スイッチを構成するトランジスタのゲート長は、前記第１インバータを構成するトランジスタのゲート長よりも大きい。
本発明の一態様にかかる液晶表示装置の製造方法は、複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、各画素は、前記サブフレームデータをサンプリングする第１スイッチと、前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、他の前記画素とともに、一斉に、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、前記第２スイッチとともにＤＲＡＭセルを構成し、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持する第２データ保持部と、前記第２データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有する、液晶表示装置の製造方法であって、活性領域の周囲に素子分離酸化膜を形成するステップと、前記活性領域に含まれる領域のうち、前記第２スイッチを構成するトランジスタのチャネル領域にイオンを注入するステップと、前記チャネル領域上にゲート酸化膜及びポリシリコンを形成するステップと、前記活性領域に含まれる領域のうち前記チャネル領域以外の拡散領域に、前記チャネル領域に注入されたイオンよりも高濃度のイオンを注入するステップと、を有する。
本発明によれば、画素を小型化することが可能な液晶表示装置及びその製造方法を提供することができる。
実施の形態１にかかる液晶表示装置を示すブロック図である。 図１に示す液晶表示装置に設けられた画素の具体的構成を示す回路図である。 図２に示す画素に設けられた第１データ保持部を構成するインバータの具体的構成を示す回路図である。 図２に示す画素の概略断面図である。 図１に示す液晶表示装置の動作を示すタイミングチャートである。 液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す図である。 図２に示す画素の概略平面図である。 図２に示す画素の変形例を示す概略平面図である。 図１に示す液晶表示装置のリーク電流低減効果を示すタイミングチャートである。 実施の形態２にかかる液晶表示装置に設けられた画素の構成を示す回路図である。 図１０に示す画素の概略平面図である。 実施の形態３にかかる液晶表示装置に設けられた画素及びテスト用スイッチの構成を示す回路図である。 図１２に示す画素及びテスト用スイッチの概略平面図である。
＜実施の形態１＞
以下、図面を用いて本発明の実施形態について説明する。
図１は、実施の形態１に係る液晶表示装置１０を示すブロック図である。
図１に示すように、液晶表示装置１０は、画像表示部１１と、タイミングジェネレータ１３と、垂直シフトレジスタ１４と、データラッチ回路１５と、水平ドライバ１６と、を備える。水平ドライバ１６は、水平シフトレジスタ１６１と、ラッチ回路１６２と、レベルシフタ／画素ドライバ１６３と、により構成される。
画像表示部１１は、規則的に配置された複数の画素１２を有する。複数の画素１２は、垂直シフトレジスタ１４に一端が接続されて行方向（Ｘ方向）に延在するｍ本（ｍは２以上の自然数）の行走査線ｇ１〜ｇｍと、レベルシフタ／画素ドライバ１６３に一端が接続されて列方向（Ｙ方向）に延在するｎ本（ｎは２以上の自然数）の列データ線ｄ１〜ｄｎと、がそれぞれ交差する複数の交差部に二次元マトリクス状に配置されている。画像表示部１１内の全ての画素１２は、一端がタイミングジェネレータ１３に接続されたトリガ線ｔｒｉｇ，ｔｒｉｇｂに共通接続されている。
なお、正転トリガパルス用トリガ線ｔｒｉｇが伝送する正転トリガパルスＴＲＩと、反転トリガパルス用トリガ線ｔｒｉｇｂが伝送する反転トリガパルスＴＲＩＢとは、常に逆論理値の関係（相補的な関係）にある。
タイミングジェネレータ１３は、上位装置２０から出力された垂直同期信号Ｖｓｔ、水平同期信号Ｈｓｔ、及び、基本クロックＣＬＫ等の外部信号を入力信号として受け取り、これら外部信号に基づいて、交流化信号ＦＲ、ＶスタートパルスＶＳＴ、ＨスタートパルスＨＳＴ、クロック信号ＶＣＫ，ＨＣＫ、ラッチパルスＬＴ、及び、トリガパルスＴＲＩ，ＴＲＩＢ等の各種の内部信号を生成する。
交流化信号ＦＲは、１サブフレーム毎に極性反転する信号であり、画像表示部１１を構成する画素１２内の液晶表示素子の共通電極に、後述する共通電極電圧Ｖｃｏｍとして供給される。
スタートパルスＶＳＴは、後述する各サブフレームの開始タイミングで出力されるパルス信号であり、このスタートパルスＶＳＴによって、サブフレームの切替わりが制御される。
スタートパルスＨＳＴは、水平シフトレジスタ１６１の開始タイミングで当該水平シフトレジスタ１６１に対して出力されるパルス信号である。
クロック信号ＶＣＫは、垂直シフトレジスタ１４における１水平走査期間（１Ｖ）を規定するシフトクロックであり、クロック信号ＶＣＫのタイミングで垂直シフトレジスタ１４がシフト動作を行う。
クロック信号ＨＣＫは、水平シフトレジスタ１６１におけるシフトクロックであり、３２ビット幅でデータをシフトさせるための信号である。
ラッチパルスＬＴは、水平シフトレジスタ１６１が水平方向の１行の画素数分のデータをシフトし終わったタイミングで出力されるパルス信号である。
正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、それぞれトリガ線ｔｒｉｇ，ｔｒｉｇｂを介して、画像表示部１１内の全ての画素１２に供給されるパルス信号である。
ここで、正転トリガパルスＴＲＩ及び反転トリガパルスＴＲＩＢは、あるサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部にデータが書き込まれた後にタイミングジェネレータ１３から出力される。それにより、そのサブフレーム期間において、画像表示部１１内の全ての画素１２内の第１データ保持部に保持されたデータが、それぞれ対応する画素１２内の第２データ保持部に一斉に転送される。
垂直シフトレジスタ１４は、各サブフレームの開始タイミングで供給されるＶスタートパルスＶＳＴをクロック信号ＶＣＫに従って転送し、行走査信号を行走査線ｇ１〜ｇｍに対して１Ｖ単位で順次排他的に供給する。それにより、画像表示部１１の最も上にある行走査線ｇ１から最も下にある行走査線ｇｍにかけて、行走査線が１本ずつ１Ｖ単位で順次選択されていく。
データラッチ回路１５は、図示しない外部回路から供給される１サブフレーム単位の３２ビット幅のデータを、上位装置２０からの基本クロックＣＬＫに基づいてラッチした後、基本クロックＣＬＫに同期して水平シフトレジスタ１６１へ出力する。
なお、液晶表示装置１０は、映像信号の１フレームを、その映像信号の１フレーム期間より短い表示期間を持つ複数のサブフレームに分割し、これらサブフレームの組み合わせにて階調表示を行っている。そのため、上記の外部回路は、各画素の階調を示す階調データを、複数のサブフレームに対応する複数の１ビットのサブフレームデータに変換している。さらに、上記の外部回路は、同じサブフレームに属する３２画素分のサブフレームデータをまとめて３２ビット幅のデータとしてデータラッチ回路１５に供給している。
水平シフトレジスタ１６１は、１ビットシリアルデータの処理系としてみた場合、タイミングジェネレータ１３から１Ｖの初期に供給されるスタートパルスＨＳＴによりシフトを開始し、データラッチ回路１５から供給される３２ビット幅のデータをクロック信号ＨＣＫに同期してシフトする。
ラッチ回路１６２は、水平シフトレジスタ１６１が画像表示部１１の１行分の画素数ｎと同じｎビット分のデータをシフト（ｎ／３２シフトクロック）終わると、タイミングジェネレータ１３から供給されるラッチパルスＬＴに同期して、水平シフトレジスタ１６１から並列に供給されるｎビット分のデータ（すなわち、同じ行のｎ画素分のサブフレームデータ）をラッチし、レベルシフタ／画素ドライバ１６３のレベルシフタへ出力する。なお、ラッチ回路１６２のデータ転送が終了すると、タイミングジェネレータ１３からスタートパルスＨＳＴが再び出力され、水平シフトレジスタ１６１はクロック信号ＨＣＫに従ってデータラッチ回路１５からの３２ビット幅のデータのシフトを再開する。
レベルシフタ／画素ドライバ１６３のレベルシフタは、ラッチ回路１６２によりラッチされて供給される１行のｎ画素に対応したｎ個のサブフレームデータの信号レベルを液晶駆動電圧振幅までレベルシフトする。レベルシフタ／画素ドライバ１６３の画素ドライバは、レベルシフト後の１行のｎ画素に対応したｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎに並列に出力する。
水平ドライバ１６を構成する水平シフトレジスタ１６１、ラッチ回路１６２、及び、レベルシフタ／画素ドライバ１６３は、１Ｖ内において今回データを書き込む画素行に対するデータの出力と、次の１Ｖ内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査期間において、ラッチされた１行分のｎ個のサブフレームデータが、データ信号としてそれぞれｎ本の列データ線ｄ１〜ｄｎに並列に、かつ、一斉に出力される。
画像表示部１１を構成する複数の画素１２のうち、垂直シフトレジスタ１４からの行走査信号により選択された１行のｎ個の画素１２は、レベルシフタ／画素ドライバ１６３から一斉に出力された１行分のｎ個のサブフレームデータをｎ本の列データ線ｄ１〜ｄｎを介してサンプリングして各画素１２内の後述する第１データ保持部に書き込む。
画素１２の詳細については後述するが、画素１２では、記憶部ＳＭ１に保持された入力データの反転データが反射電極ＰＥに印加される。つまり、画素１２は、レベルシフタ／画素ドライバ１６３から供給された入力データを反転する機能を有している。
（画素１２の具体的構成）
続いて、画素１２の具体的構成について説明する。
図２は、画素１２の具体的構成を示す回路図である。
図２に示すように、画素１２は、行走査線ｇ１〜ｇｍの何れか（以下、行走査線ｇと称す）と、列データ線ｄ１〜ｄｎの何れか（以下、列データ線ｄと称す）と、が交差する交差部分に設けられている。
画素１２は、ＳＲＡＭセル２０１と、ＤＲＡＭセル２０２と、液晶表示素子ＬＣと、を備える。ＳＲＡＭセル２０１は、第１スイッチであるスイッチＳＷ１と、第１データ保持部である記憶部ＳＭ１と、により構成されている。ＤＲＡＭセル２０２は、第２スイッチであるスイッチＳＷ２と、第２データ保持部である記憶部ＤＭ２と、により構成されている。液晶表示素子ＬＣは、離間対向配置された光反射特性を有する画素電極である反射電極ＰＥと、光透過性を有する共通電極ＣＥとの間の空間に、液晶ＬＣＭが充填封入された公知の構造である。
（ＳＲＡＭセル２０１の構成）
スイッチＳＷ１は、例えばＮチャネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）ＭＮ１により構成されている。スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１では、ソースが記憶部ＳＭ１の入力端子（ノードａ）に接続され、ドレインが列データ線ｄに接続され、ゲートが行走査線ｇに接続されている。
記憶部ＳＭ１は、一方の出力端子が他方の入力端子に接続された２つのインバータＩＮＶ１１，ＩＮＶ１２からなる自己保持型メモリである。より具体的には、インバータＩＮＶ１１の入力端子は、インバータＩＮＶ１２の出力端子及びスイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のソースに接続されている。インバータＩＮＶ１２の入力端子は、スイッチＳＷ２及びインバータＩＮＶ１１の出力端子に接続されている。
図３は、インバータＩＮＶ１１の具体的構成を示す回路図である。
図３に示すように、インバータＩＮＶ１１は、直列接続されたＰチャネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）ＭＰ１１及びＮＭＯＳトランジスタＭＮ１１を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。同じく、インバータＩＮＶ１２は、直列接続されたＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２を有し、それぞれのゲートに供給された入力信号を反転してそれぞれのドレインから出力する公知のＣＭＯＳインバータである。
ここで、インバータＩＮＶ１１，ＩＮＶ１２の駆動能力は異なる。具体的には、記憶部ＳＭ１を構成するインバータＩＮＶ１１，ＩＮＶ１２のうち、スイッチＳＷ１から見て入力側となるインバータＩＮＶ１１内のトランジスタＭＰ１１，ＭＮ１１の駆動能力は、スイッチＳＷ１から見て出力側となるインバータＩＮＶ１２内のトランジスタＭＰ１２，ＭＮ１２の駆動能力よりも大きい。それにより、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１にデータが伝搬しやすくなり、一方で、スイッチＳＷ２を介して記憶部ＤＭ２から記憶部ＳＭ１にデータが伝搬しにくくなる。
さらに、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の駆動能力は、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の駆動能力よりも大きい。それにより、例えば、列データ線ｄ上でＨレベルを示すデータを記憶部ＳＭ１に記憶させる場合、列データ線ｄからスイッチＳＷ１を介して記憶部ＳＭ１の入力端子（ノードａ）に流れる電流が、記憶部ＳＭ１の入力端子からＮＭＯＳトランジスタＭＮ１２を介して接地電圧端子ＧＮＤに流れる電流よりも大きくなるため、データを正確に記憶部１１２に記憶させることができる。
（ＤＲＡＭセル２０２の構成）
スイッチＳＷ２は、並列接続されたＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２からなる公知のトランスミッションゲートである。より具体的には、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、それぞれのソースが記憶部ＳＭ１の出力端子に共通接続され、それぞれのドレインが記憶部ＤＭ２の入力端子及び液晶表示素子ＬＣの反射電極ＰＥに共通接続されている。そして、ＮＭＯＳトランジスタＭＮ２のゲートは、正転トリガパルス用トリガ線ｔｒｉｇに接続され、ＰＭＯＳトランジスタＭＰ２のゲートは、反転トリガパルス用トリガ線ｔｒｉｇｂに接続されている。
例えば、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＨレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＬレベル）の場合にオン状態となり、記憶部ＳＭ１から読み出されたデータを記憶部ＤＭ２及び反射電極ＰＥへ転送する。また、スイッチＳＷ２は、トリガ線ｔｒｉｇを介して供給される正転トリガパルスがＬレベル（トリガ線ｔｒｉｇｂを介して供給される反転トリガパルスがＨレベル）の場合にオフ状態となり、記憶部ＳＭ１の記憶データの読み出しは行わない。
スイッチＳＷ２は、公知のトランスミッションゲートであるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。より具体的には、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が接地電圧ＧＮＤレベル（Ｌレベル）の場合、ＰＭＯＳトランジスタＭＰ２のソース・ドレインが導通しない代わりに、ＮＭＯＳトランジスタＭＮ２のソース・ドレインは低抵抗で導通することができる。一方、記憶部ＳＭ１からトランジスタＭＮ２，ＭＰ２のソースに印加される電圧が電源電圧ＶＤＤレベル（Ｈレベル）の場合、ＮＭＯＳトランジスタＭＮ２のソース・ドレインが導通しない代わりに、ＰＭＯＳトランジスタＭＰ２のソース・ドレインは低抵抗で導通することができる。このように、スイッチＳＷ２では、トランスミッションゲートのソース・ドレインが低抵抗で導通することができるため、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができる。
記憶部ＤＭ２は、容量Ｃ１により構成されている。容量Ｃ１には、例えば、配線間で容量を形成するＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）容量、基板−ポリシリコン間で容量を形成するＤｉｆｆｕｓｉｏｎ容量、又は、２層ポリシリコン間で容量を形成するＰＩＰ（Ｐｏｌｙ Ｉｎｓｕｌａｔｏｒ Ｐｏｌｙ）容量等を用いることができる。
スイッチＳＷ２がオンすると、記憶部ＳＭ１に記憶されたデータが読み出され、スイッチＳＷ２を介して、記憶部ＤＭ２内の容量Ｃ１及び反射電極ＰＥへ転送される。それにより、記憶部ＤＭ２に記憶されたデータが書き換えられる。
ここで、スイッチＳＷ２がオンしている場合、容量Ｃ１に保持されたデータは記憶部ＳＭ１を構成するインバータＩＮＶ１２の入力ゲートにも影響を与える。しかしながら、インバータＩＮＶ１１の駆動能力をインバータＩＮＶ１２の駆動能力より大きくしているため、インバータＩＮＶ１２が容量Ｃ１のデータの影響を受ける前に、インバータＩＮＶ１１が容量Ｃ１のデータを書き換えてしまう。したがって、容量Ｃ１の保持データによって記憶部ＳＭ１のデータが意図せず書き換えられてしまうことはない。
このように、本実施の形態に係る液晶表示装置１０は、ＳＲＡＭセル及びＤＲＡＭセルを１つずつ備えた画素１２を用いることにより、ＳＲＡＭセルを２つ備えた画素を用いる場合よりも、画素を構成するトランジスタの数を少なくして、画素の小型化を実現している。
本実施の形態では、スイッチＳＷ２がＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２により構成される場合について説明したが、これに限られない。スイッチＳＷ２は、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の何れか一つが設けられた構成に適宜変更可能である。その場合、トリガ線ｔｒｉｇ，ｔｒｉｇｂの一方のみが設けられることとなる。
なお、液晶表示装置１０は、画素を構成するトランジスタの数を少なくすることで画素の小型化を実現できるだけでなく、以下に説明するように記憶部ＳＭ１，ＤＭ２及び反射電極ＰＥを素子の高さ方向に有効に配置することによっても画素の小型化を実現することができる。以下、図４を用いて、詳細に説明する。
（画素１２の断面構造）
図４は、画素１２の要部を示す概略断面図である。図４に示す断面図は、後述する図７のＡ−Ａ’断面図に相当する。ただし、図７では、簡略化のため第１メタルより上層が省略されているのに対し、図４では、第１メタルより上層も示されている。また、図４では、容量Ｃ１が配線間で容量を形成するＭＩＭにより構成された場合を例に説明する。
図４に示すように、シリコン基板１００上にはＮウエル１０１及びＰウエル１０２が形成されている。
Ｎウエル１０１上には、スイッチＳＷ２のＰＭＯＳトランジスタＭＰ２、及び、インバータＩＮＶ１１のＰＭＯＳトランジスタＭＰ１１が形成されている。より具体的には、Ｎウエル１０１上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのソースとなる共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＰＭＯＳトランジスタＭＰ２，ＭＰ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
Ｐウエル１０２上には、スイッチＳＷ２のＮＭＯＳトランジスタＭＮ２、及び、インバータＩＮＶ１１のＮＭＯＳトランジスタＭＮ１１が形成されている。より具体的には、Ｐウエル１０２上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのソースとなる共通拡散層、及び、ドレインとなる２つの拡散層が形成され、共通拡散層と２つの拡散層との間のチャネル領域上には、ＮＭＯＳトランジスタＭＮ２，ＭＮ１１のそれぞれのゲートとなるポリシリコンがゲート酸化膜を介して形成されている。
なお、Ｎウエル上の活性領域（拡散層及びチャネル領域）と、Ｐウエル上の活性領域と、の間には、素子分離酸化膜１０３が形成されている。
トランジスタＭＰ２，ＭＰ１１，ＭＮ２，ＭＮ１１の上方には、層間絶縁膜１０５をメタル間に介在させて第１メタル１０６、第２メタル１０８、第３メタル１１０、ＭＩＭ電極１１２、第４メタル１１４、及び、第５メタル１１６が積層されている。
第５メタル１１６は、画素毎に形成される反射電極ＰＥを構成している。
トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｅを介して、第５メタル１１６に電気的に接続されている。さらに、トランジスタＭＮ２，ＭＰ２の各ドレインを構成する各拡散層は、コンタクト１１８、第１メタル１０６、スルーホール１１９ａ、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、第４メタル１１４、及び、スルーホール１１９ｄを介してＭＩＭ電極１１２に電気的に接続されている。即ち、スイッチＳＷ２を構成するトランジスタＭＮ２，ＭＰ２の各ソースは、反射電極ＰＥ及びＭＩＭ電極１１２に電気的に接続されている。
反射電極ＰＥ（第５メタル１１６）は、その上面に形成された保護膜であるパッシベーション膜（ＰＳＶ）１１７を介して、透明電極である共通電極ＣＥに離間対向配置されている。反射電極ＰＥと共通電極ＣＥとの間には、液晶ＬＣＭが充填封止されている。反射電極ＰＥ、共通電極ＣＥ、及び、それらの間の液晶ＬＣＭによって液晶表示素子ＬＣが構成される。
ここで、ＭＩＭ電極１１２は、第３メタル１１０上に層間絶縁膜１０５を介して形成されている。このＭＩＭ電極１１２、第３メタル１１０、及び、それらの間の層間絶縁膜１０５によって容量Ｃ１が構成される。そのため、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１が、第１，２層配線である第１メタル１０６及び第２メタル１０８と、トランジスタと、を用いて形成されるのに対し、記憶部ＤＭ２は、それらの上層である第３メタル１１０及びＭＩＭ電極１１２を用いて形成されることとなる。つまり、スイッチＳＷ１，ＳＷ２及び記憶部ＳＭ１と、記憶部ＤＭ２とは、それぞれ異なる層にて形成されることとなる。
図示しない光源からの光は、共通電極ＣＥ及び液晶ＬＣＭを透過して反射電極ＰＥ（第５メタル１１６）に入射して反射され、元の入射経路を逆進して共通電極ＣＥを通して出射される。
このように、液晶表示装置１０は、第５層配線である第５メタル１１６を反射電極ＰＥとして用い、第３層配線である第３メタル１１０を記憶部ＤＭ２の一部として用い、第１，２層配線である第１メタル１０６及び第２メタル１０８とトランジスタとを記憶部ＳＭ１等として用いることで、記憶部ＳＭ１、記憶部ＤＭ２及び反射電極ＰＥを高さ方向に有効に配置することが可能になるため、画素をさらに小型化することができる。それにより、例えば、３μｍ以下のピッチの画素を電源電圧３．３Ｖのトランジスタで構成できる。この３μｍ以下のピッチの画素を用いることで、対角の長さ０．５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。
（液晶表示装置１０の動作）
次に、図５を用いて、液晶表示装置１０の動作について説明する。
図５は、液晶表示装置１０の動作を示すタイミングチャートである。
前述したように、液晶表示装置１０では、垂直シフトレジスタ１４からの行走査信号により、行走査線ｇ１〜ｇｍが１本ずつ１Ｖ単位で順次選択されていくため、画像表示部１１を構成する複数の画素１２には、選択された行走査線に共通に接続された１行のｎ個の画素単位でデータが書き込まれる。そして、画像表示部１１を構成する複数の画素１２の全てにデータが書き込まれると、その後、トリガパルスＴＲＩ，ＴＲＩＢに基づき、全ての画素１２のデータが一斉に読み出される（より具体的には、全ての画素１２内の記憶部ＳＭ１のデータが一斉に記憶部ＤＭ２及び反射電極ＰＥに転送される）。
図５の（Ａ）は、各画素１２に記憶されるサブフレームデータの変化を示している。なお、縦軸が行番号を表し、横軸が時間を表している。図５の（Ａ）に示すように、サブフレームデータの境界線は右下がりとなっている。これは、行番号の大きな画素ほどサブフレームデータが遅れて書き込まれることを表している。この境界線の一端から他端までの期間がサブフレームデータの書き込み期間に相当する。なお、Ｂ０ｂ，Ｂ１ｂ，Ｂ２ｂは、それぞれビットＢ０，Ｂ１，Ｂ２のサブフレームデータの反転データを示している。
図５の（Ｂ）は、トリガパルスＴＲＩの出力タイミング（立ち上がりタイミング）を示している。なお、トリガパルスＴＲＩＢは、常にトリガパルスＴＲＩを論理反転した値を示すため、省略されている。図５の（Ｃ）は、反射電極ＰＥに印加されるサブフレームデータのビットを模式的に示している。図５の（Ｄ）は、共通電極電圧Ｖｃｏｍの値の変化を示している。図５の（Ｅ）は、液晶ＬＣＭに印加される電圧の変化を示している。
まず、行走査信号により選択された画素１２では、スイッチＳＷ１がオンするため、水平ドライバ１６から列データ線ｄに出力されたビットＢ０の正転サブフレームデータが、スイッチＳＷ１によりサンプリングされて記憶部ＳＭ１に書き込まれる。同様にして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の正転サブフレームデータが書き込まれる。その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ１）。
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ０の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ１）、次に再びＨレベルとなるまで（時刻Ｔ２）の１サブフレーム期間である。
ここで、サブフレームデータのビット値が「１」、すなわちＨレベルのときには反射電極ＰＥには電源電圧ＶＤＤ（ここでは３．３Ｖ）が印加され、ビット値が「０」、すなわちＬレベルのときには反射電極ＰＥには接地電圧ＧＮＤ（０Ｖ）が印加される。一方、共通電極ＣＥには、接地電圧ＧＮＤ及び電源電圧ＶＤＤに制限されることなく、自由な電圧が共通電極電圧Ｖｃｏｍとして印加できるようになっており、Ｈレベルの正転トリガパルスＴＲＩの入力に同期して共通電極電圧Ｖｃｏｍが所定電圧に切り替わるように制御される。本例では、共通電極電圧Ｖｃｏｍは、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。
液晶表示素子ＬＣは、反射電極ＰＥの印加電圧と共通電極電圧Ｖｃｏｍとの差電圧の絶対値である液晶ＬＣＭの印加電圧に応じた階調表示を行う。したがって、ビットＢ０の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ１〜Ｔ２）では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
図６は、液晶の印加電圧（ＲＭＳ電圧）と液晶のグレースケール値との関係を示す。
図６を参照すると、グレースケール値曲線は、黒のグレースケール値が液晶の閾値電圧ＶｔｔのＲＭＳ電圧に対応し、かつ、白のグレースケール値が液晶の飽和電圧Ｖｓａｔ（＝３．３Ｖ＋Ｖｔｔ）のＲＭＳ電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線の有効部分に一致させることが可能である。したがって、液晶表示素子ＬＣは上記のように液晶ＬＣＭの印加電圧が（３．３Ｖ＋Ｖｔｔ）のときは白を表示し、＋Ｖｔｔのときは黒を表示する。
図５に戻り、液晶表示素子ＬＣがビットＢ０の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ１〜Ｔ２）において、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ０の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ２）。
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ０の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ０の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ０の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ２）、次に再びＨレベルとなるまで（時刻Ｔ３）の１サブフレーム期間である。ここで、ビットＢ０の反転サブフレームデータはビットＢ０の正転サブフレームデータと常に逆論理値の関係にあるため、ビットＢ０の正転サブフレームデータが「１」のときは「０」、ビットＢ０の正転サブフレームデータが「０」のときは「１」である。
一方、共通電極電圧Ｖｃｏｍは、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ０の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ２〜Ｔ３）では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。
例えば、ビットＢ０の正転サブフレームデータのビット値が「１」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「０」となる。このとき、液晶ＬＣＭの印加電圧は、−（３．３Ｖ＋Ｖｔｔ）となり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、白を表示する。また、ビットＢ０の正転サブフレームデータのビット値が「０」であった場合には続いて印加されるビットＢ０の反転サブフレームデータのビット値は「１」となる。このとき、液晶ＬＣＭの印加電圧は、−Ｖｔｔとなり、ビットＢ０の正転サブフレームデータが印加されたときと比較して、電位の方向が逆になるが絶対値が同じになる。そのため、画素１２は、ビットＢ０の反転サブフレームデータが印加されたときも、ビットＢ０の正転フレームデータが印加されたときと同様に、黒を表示する。
したがって、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ１〜Ｔ３の２サブフレーム期間中、ビットＢ０とビットＢ０の相補ビットＢ０ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。
続いて、液晶表示素子ＬＣがビットＢ０の反転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ２〜Ｔ３）において、全ての画素１２の記憶部ＳＭ１に対するビットＢ１の正転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１の全画素１２の記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータが書き込まれると、その後、画像表示部１１を構成するすべての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ３）。
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ１の正転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるととともに、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の正転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の正転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ３）、次に再びＨレベルとなるまで（時刻Ｔ４）の１サブフレーム期間である。
一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間は、図５（Ｄ）に示すように、０Ｖよりも液晶の閾値電圧Ｖｔｔだけ低い電圧に設定される。したがって、ビットＢ１の正転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ３〜Ｔ４）では、液晶ＬＣＭの印加電圧は、図５（Ｅ）に示すように、サブフレームデータのビット値が「１」のときは３．３Ｖ＋Ｖｔｔ（＝３．３Ｖ−（−Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは＋Ｖｔｔ（＝０Ｖ−（−Ｖｔｔ））となる。
続いて、液晶表示素子ＬＣがビットＢ１の正転サブフレームデータを表示しているサブフレーム期間（時刻Ｔ３〜Ｔ４）において、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対するビットＢ１の反転サブフレームデータの書き込みが順次開始される。そして、画像表示部１１を構成する全ての画素１２の記憶部ＳＭ１に対してビットＢ１の反転サブフレームデータが書き込まれると、その後、画像表示部１１を構成する全ての画素１２に対してＨレベルのトリガパルスＴＲＩ（及びＬレベルのトリガパルスＴＲＩＢ）が同時に供給される（時刻Ｔ４）。
これにより、全ての画素１２のスイッチＳＷ２がオンするため、記憶部ＳＭ１に記憶されているビットＢ１の反転サブフレームデータがスイッチＳＷ２を通して記憶部ＤＭ２に一斉に転送されて保持されるとともに、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加される。ここで、図５の（Ｃ）を見てもわかるように、記憶部ＤＭ２によるビットＢ１の反転サブフレームデータの保持期間（反射電極ＰＥへのビットＢ１の反転サブフレームデータの印加期間）は、トリガパルスＴＲＩがＨレベルとなってから（時刻Ｔ４）、次に再びＨレベルとなるまで（時刻Ｔ５）の１サブフレーム期間である。ここで、ビットＢ１の反転サブフレームデータはビットＢ１の正転サブフレームデータと常に逆論理値の関係にある。
一方、共通電極電圧Ｖｃｏｍは、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間中、図５（Ｄ）に示すように、３．３Ｖよりも液晶の閾値電圧Ｖｔｔだけ高い電圧に設定される。したがって、ビットＢ１の反転サブフレームデータが反射電極ＰＥに印加されるサブフレーム期間（時刻Ｔ４〜Ｔ５）では、液晶ＬＣＭの印加電圧は、サブフレームデータのビット値が「１」のときは−Ｖｔｔ（＝３．３Ｖ−（３．３Ｖ＋Ｖｔｔ））となり、サブフレームデータのビット値が「０」のときは−３．３Ｖ−Ｖｔｔ（＝０Ｖ−（３．３Ｖ＋Ｖｔｔ））となる。
これにより、画素１２は、図５の（Ｅ）に示すように、時刻Ｔ３〜Ｔ５の２サブフレーム期間中、ビットＢ１とビットＢ１の相補ビットＢ１ｂとで同じ階調を表示するとともに、液晶ＬＣＭの電位方向がサブフレーム毎に反転する交流駆動を行うため、液晶ＬＣＭの焼き付きを防止することができる。ビットＢ２以降についても同様の動作が繰り返される。
このようにして、液晶表示装置１０は、複数のサブフレームの組み合わせにて階調表示を行っている。
なお、ビットＢ０と相補ビットＢ０ｂの各表示期間は同じ第１のサブフレーム期間であり、また、ビットＢ１と相補ビットＢ１ｂの各表示期間も同じ第２のサブフレーム期間であるが、第１のサブフレーム期間と第２のサブフレーム期間とは同一であるとは限らない。ここでは、一例として第２のサブフレーム期間は第１のサブフレーム期間の２倍に設定されている。また、図５（Ｅ）に示すように、ビットＢ２と相補ビットＢ２ｂの各表示期間である第３のサブフレーム期間は、第２のサブフレーム期間の２倍に設定されている。他のサブフレーム期間についても同様のことが言える。システムの仕様等に応じて、各サブフレーム期間の長さ、及び、サブフレーム数を任意に設定することができる。
（画素１２の平面図）
図７は、画素１２の概略平面図である。図７に示す平面図は、図４のＢ−Ｂ’平面図に相当する。ただし、図７では、簡略化のため第１メタル１０６より上層が省略されている。つまり、図７では、トランジスタ（Ｎウエル１０１、Ｐウエル１０２、ポリシリコン１２３、活性領域１２０）、第１メタル１０６、コンタクト１１８、スルーホール１１９ａが示され、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、スルーホール１１９ｄ、ＭＩＭ電極１１２、第４メタル１１４、スルーホール１１９ｅ、第５メタル１１６は示されていない。
なお、図７には、１つの画素１２のみが示されているが、紙面の縦方向に隣接する画素１２同士は、例えば、紙面の横方向を軸にして線対称に配置される。紙面の横方向に隣接する画素１２同士は、例えば、紙面の縦方向を軸にして線対称に配置される。したがって、電源電圧ＶＤＤが伝搬する電源線とＮウエル１０１とを接続するコンタクト１１８であるＮウエルコンタクト１１８ａ、接地電圧ＧＮＤが伝搬する電源線とＰウエル１０２とを接続するコンタクト１１８であるＰウエルコンタクト１１８ｂ、及び、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のドレインと列データ線ｄとを接続するコンタクト１１８であるコンタクト１１８ｃは、隣接する２つの画素１２によって共用されている。
列データ線ｄは、第１メタル１０６を用いて列方向（紙面の縦方向）に配線され、列方向に沿って配置されたｍ個の画素１２に共通接続されるとともに、レベルシフタ／画素ドライバ１６３に接続されている。
スイッチＳＷ１のオンオフを制御するための行走査信号が伝搬する行走査線ｇ、スイッチＳＷ２のオンオフを制御するためのトリガパルスＴＲＩ，ＴＲＩＢが伝搬するトリガ線ｔｒｉｇ，ｔｒｉｇｂ、及び、電源電圧ＶＤＤ，接地電圧ＧＮＤが伝搬する電源線は、何れも、図示しない第２メタル１０８を用いて行方向（紙面の横方向）に配線され、行方向に沿って配置されたｎ個の画素１２に共通接続されるとともに、垂直シフトレジスタ１４に接続されている。
インバータＩＮＶ１１、インバータＩＮＶ１２、及び、スイッチＳＷ２のそれぞれのＰＭＯＳトランジスタの拡散層は、Ｎウエル１０１上の活性領域１２０にて形成されている。なお、各拡散層は、隣接するＰＭＯＳトランジスタによって共用されている。
インバータＩＮＶ１１、インバータＩＮＶ１２、スイッチＳＷ１、及び、スイッチＳＷ２のそれぞれのＮＭＯＳトランジスタの拡散層は、Ｐウエル１０２上の活性領域１２０にて形成されている。なお、各拡散層は、隣接するＮＭＯＳトランジスタによって共用されている。
電源電圧ＶＤＤが伝搬する電源線は、さらに、Ｎウエルコンタクト１１８ａ、及び、Ｎウエル１０１上に形成されたＮ型の拡散層を介して、Ｎウエル１０１に接続されている。
接地電圧ＧＮＤが伝搬する電源線は、さらに、Ｐウエルコンタクト１１８ｂ、及び、Ｐウエル１０２上に形成されたＰ型の拡散層を介して、Ｐウエル１０２に接続されている。
ここで、インバータＩＮＶ１２の駆動能力をインバータＩＮＶ１１の駆動能力よりも小さくするため、インバータＩＮＶ１２を構成するトランジスタのゲート長は、インバータＩＮＶ１１を構成するトランジスタのゲート長よりも大きくなっている。

さらに、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれの閾値電圧は、他のトランジスタ（例えば、インバータＩＮＶ１１を構成するトランジスタ）の閾値電圧よりも高くなっている。
具体的には、トランジスタ製造工程において、素子分離酸化膜１０３形成後、ポリシリコン１２３形成前に、ＰＭＯＳトランジスタＭＰ２のチャネル領域１２２（ＰＭＯＳトランジスタＭＰ２の活性領域１２０とポリシリコン１２３とが重なる領域）を含み、かつ、他のトランジスタのチャネル領域１２２を含まない範囲（以下、Ｖｔｈ調整範囲と称す）Ａ１、を開口させた専用マスクを用いてレジストをパターニングする。そして、Ｖｔｈ調整範囲Ａ１に対して浅くイオン注入を行う。同様に、ＮＭＯＳトランジスタＭＮ２のチャネル領域１２２を含み、かつ、他のトランジスタのチャネル領域１２２を含まないＶｔｈ調整範囲Ａ２、を開口させた専用マスクを用いてレジストをパターニングする。そして、Ｖｔｈ調整範囲Ａ２に対して浅くイオン注入を行う。
このとき、Ｖｔｈ調整範囲Ａ１，Ａ２に含まれる領域のうち、活性領域１２０に対してのみイオン注入され、それ以外の素子分離酸化膜１０３に覆われた領域にはイオン注入されない。また、活性領域１２０に含まれる領域のうち、チャネル領域１２２（活性領域１２０とポリシリコン１２３とが重なる領域）及び拡散層１２１領域（活性領域１２０のうちポリシリコン１２３の領域と重ならない領域）の何れにもイオン注入されるが、拡散層１２１領域には、ポリシリコン１２３形成後に高濃度のイオンが注入されるため、ここでのイオン注入は拡散層１２１領域に影響を与えない。即ち、実質的に、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれのチャネル領域１２２に対してのみイオン注入が行われる。
ここで、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれの閾値電圧の値は、チャネル領域１２２に注入されるイオンによって決定される。つまり、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれのチャネル領域１２２にイオンを注入することで、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれの閾値電圧を高くすることができる。
なお、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれのチャネル領域に対するイオン注入は、それ以外のトランジスタを含む全てのトランジスタのそれぞれのチャネル領域に対する通常のイオン注入に追加する形で行われる。それにより、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２の閾値電圧を、それ以外のトランジスタの閾値電圧よりも高くすることができる。
例えば、ウエル電圧を基準にして、通常のＰＭＯＳトランジスタの閾値電圧は−０．６Ｖ、通常のＮＭＯＳトランジスタの閾値電圧は０．６Ｖであるのに対し、ＰＭＯＳトランジスタＭＰ２の閾値電圧は−１．０Ｖ程度、ＮＭＯＳトランジスタＭＮ２の閾値電圧は１．０Ｖに調整される。なお、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２のそれぞれの閾値電圧の絶対値はさらに大きくてもよい。
ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれの閾値電圧を高くすることにより、オフ状態のＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれのリーク電流（以下、オフリークと称す）を低減することができるため、表示される階調のダイナミックレンジの低下を抑制したり、上下輝度傾斜の増大を抑制したりすることができる。
なお、一般的にトランジスタは閾値電圧を高くすると駆動力が低下するが、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２は、ソース−ドレイン間のオンオフを切り替えるスイッチ動作しかしないため、低い駆動能力でも動作に支障はない。
（画素１２の変形例を示す平面図）
図８は、画素１２の変形例を示す画素１２ａとして示す概略平面図である。図８に示す平面図は、図４のＢ−Ｂ’平面図に相当する。ただし、図８では、簡略化のため第１メタル１０６より上層が省略されている。つまり、図８では、トランジスタ（Ｎウエル１０１、Ｐウエル１０２、ポリシリコン１２３、活性領域１２０）、第１メタル１０６、コンタクト１１８、スルーホール１１９ａが示され、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、スルーホール１１９ｄ、ＭＩＭ電極１１２、第４メタル１１４、スルーホール１１９ｅ、第５メタル１１６は示されていない。
なお、図８には、１つの画素１２ａのみが示されているが、紙面の縦方向に隣接する画素１２ａ同士は、例えば、紙面の横方向を軸にして線対称に配置される。紙面の横方向に隣接する画素１２ａ同士は、例えば、紙面の縦方向を軸にして線対称に配置される。したがって、Ｎウエル１０１と電源電圧ＶＤＤが伝搬する電源線とを接続するコンタクト１１８であるＮウエルコンタクト１１８ａ、Ｐウエル１０２と接地電圧ＧＮＤが伝搬する電源線とを接続するコンタクト１１８であるＰウエルコンタクト１１８ｂ、及び、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のドレインと列データ線ｄとを接続するコンタクト１１８であるコンタクト１１８ｃは、隣接する２つの画素１２ａによって共用されている。
図８に示す画素１２ａでは、図７に示す画素１２と比較して、Ｖｔｈ調整範囲Ａ１，Ａ２の追加のイオン注入が無くなった代わりに、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２のそれぞれのゲート長が大きくなっている。画素１２ａのその他の構成については、画素１２の場合と同様であるため、その説明を省略する。
具体的には、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２のそれぞれのゲート長が、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタＭＰ１１のそれぞれのゲート長よりも大きくなっている。
ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、ゲート長が大きくなることで駆動能力が低下するが閾値電圧が高くなるため、オフリークは低減する。さらに、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２では、ソース−ドレイン間の距離が長くなることによっても、オフリークは低減する。
なお、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタＭＰ１１は、駆動力を高めるため、ゲート長をプロセスルールの最小寸法にまで小さくすることが望ましい。それに対し、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２は、オフリークを低減するために、ゲート長を可能な限り大きくすることが望ましい。
また、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２は、ソース−ドレイン間のオンオフを切り替えるスイッチ動作しかしないため、低い駆動能力でも動作に支障はない。
さらに、画素１２の特徴と画素１２ａの特徴とは組み合わせて用いられることができる。液晶表示装置１０は、画素１２の特徴と画素１２ａの特徴と組み合わせた画素を用いることで、オフリークをさらに低減するとともに、表示される階調のダイナミックレンジの低下を防止したり、上下輝度傾斜の増大を抑制したりすることができる。
（液晶表示装置１０のリーク電流低減効果）
図９は、液晶表示装置１０のリーク電流低減効果を示すタイミングチャートである。
図９には、全画素に白データを書き込んだ場合における１画素の反射電極ＰＥへの印加電圧の変化が示されている。なお、図９には、図５における時刻Ｔ１〜Ｔ５までの印加電圧の変化が示されている。
より詳細には、
図９の（ａ）は、各画素１２に記憶されるサブフレームデータの変化を示している。図９の（ｂ）は、スイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧を他のトランジスタの閾値電圧と同じにした画素のうち、サブフレーム期間において最初にデータの書き込みが行われる画素（以下、便宜上、画素１２ｂと称す）、の反射電極への印加電圧の変化を示している。図９の（ｃ）は、スイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧を他のトランジスタの閾値電圧と同じにした画素のうち、サブフレーム期間において最後にデータ書き込みが行われる画素（以下、便宜上、画素１２ｃと称す）、の反射電極への印加電圧の変化を示している。それに対し、図９の（ｄ）は、スイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧を他のトランジスタの閾値電圧よりも高くして構成された画素１２、の反射電極ＰＥへの印加電圧の変化を示している。なお、共通電極ＣＥには、反射電極ＰＥへの印加電圧とは反対の極性の電圧が印加される。
まず、図９の（ｂ）について説明する。
時刻Ｗは、画素１２ｂの記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込み開始時刻を示している。画素１２ｂは、時刻Ｔ１にて、記憶部ＳＭ１に記憶されたビットＢ０の正転サブフレームデータ（Ｈレベルのデータ）を記憶部ＤＭ２及び反射電極ＰＥに転送し、時刻Ｗにて、記憶部ＳＭ１に対してビットＢ０の反転サブフレームデータ（Ｌレベルのデータ）の書き込みを行っている。そのため、時刻Ｗ〜Ｔ２では、記憶部ＤＭ２がＨレベルのデータを保持し、記憶部ＳＭ１がＬレベルのデータを記憶した状態となる。なお、記憶部ＳＭ１に記憶されているデータの値とは、記憶部ＤＭ２への出力側データ（即ち、インバータＩＮＶ１１の出力データ）の値のことであり、以下同様である。即ち、時刻Ｗ〜Ｔ２では、スイッチＳＷ２を挟んで記憶部ＳＭ１側データと反射電極ＰＥ側データとでは異なる電圧を示している。
ここで、画素１２ｂのスイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧は他のトランジスタの閾値電圧と同じであるため、オフ状態のトランジスタＭＰ２，ＭＮ２のソース−ドレイン間に流れるリーク電流は大きくなる。そのため、記憶部ＤＭ２の容量Ｃ１に蓄えた電荷は、スイッチＳＷ２を通して、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１のソースに接続された接地電圧端子ＧＮＤに放電される。その結果、反射電極ＰＥの印加電圧は、時間の経過とともに電源電圧ＶＤＤよりも低くなってしまう。ただし、時刻Ｔ１から時刻Ｗまでは、記憶部ＳＭ１に書き込まれたデータと記憶部ＤＭ２に書き込まれたデータとが同じであるため、リーク電流は発生しない。
その後、画素１２ｂは、時刻Ｔ２にて、記憶部ＳＭ１に記憶されたビットＢ０の反転サブフレームデータであるＬレベルのデータを記憶部ＤＭ２及び反射電極ＰＥに転送する。
時刻Ｙは、画素１２ｂの記憶部ＳＭ１に対するビットＢ１の正転サブフレームデータの書き込み開始時刻を示している。画素１２ｂは、時刻Ｔ２にて、記憶部ＳＭ１に記憶されたビットＢ０の反転サブフレームデータ（Ｌレベルのデータ）を記憶部ＤＭ２及び反射電極ＰＥに転送し、時刻Ｙにて、記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータ（Ｈレベルのデータ）の書き込みを行っている。そのため、時刻Ｙ〜Ｔ３では、記憶部ＤＭ２がＬレベルのデータを保持し、記憶部ＳＭ１がＨレベルのデータを記憶した状態となる。即ち、時刻Ｙ〜Ｔ３では、スイッチＳＷ２を挟んで記憶部ＳＭ１側データと反射電極ＰＥ側データとでは異なる電圧を示している。
ここで、画素１２ｂのスイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧は他のトランジスタの閾値電圧と同じであるため、オフ状態のトランジスタＭＰ２，ＭＮ２のソース−ドレイン間に流れるリーク電流は大きくなる。そのため、記憶部ＤＭ２の容量Ｃ１は、スイッチＳＷ２を通して、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１のソースに接続された電源電圧端子ＶＤＤによって充電される。その結果、反射電極ＰＥの印加電圧は、時間の経過とともに接地電圧ＧＮＤよりも高くなってしまう。ただし、時刻Ｔ２から時刻Ｙまでは、記憶部ＳＭ１に書き込まれたデータと記憶部ＤＭ２に書き込まれたデータとが同じであるため、リーク電流は発生しない。
以降、時刻Ｔ３，Ｔ４，Ｔ５においても上記と同様の現象が起こる。なお、時刻Ｔ３〜Ｔ４のサブフレーム、及び、時刻Ｔ４〜Ｔ５のサブフレームは、それぞれ、時刻Ｔ１〜Ｔ２のサブフレーム、及び、時刻Ｔ２〜Ｔ３のサブフレームの２倍の時間に設定されている。そのため、スイッチＳＷ２のオフリークによる反射電極ＰＥの印加電圧の劣化は大きくなる。
次に、図９の（ｃ）について説明する。
時刻Ｘ（Ｘ＞Ｗ）は、画素１２ｃの記憶部ＳＭ１に対するビットＢ０の反転サブフレームデータの書き込み開始時刻を示している。画素１２ｃは、時刻Ｔ１にて、記憶部ＳＭ１に記憶されたビットＢ０の正転サブフレームデータ（Ｈレベルのデータ）を記憶部ＤＭ２及び反射電極ＰＥに転送し、時刻Ｘにて、記憶部ＳＭ１に対してビットＢ０の反転サブフレームデータ（Ｌレベルのデータ）の書き込みを行っている。そのため、時刻Ｘ〜Ｔ２では、記憶部ＤＭ２がＨレベルのデータを保持し、記憶部ＳＭ１がＬレベルのデータを記憶した状態となる。即ち、時刻Ｘ〜Ｔ２では、スイッチＳＷ２を挟んで記憶部ＳＭ１側データと反射電極ＰＥ側データとでは異なる電圧を示している。
ここで、画素１２ｃのスイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧は他のトランジスタの閾値電圧と同じであるため、オフ状態のトランジスタＭＰ２，ＭＮ２のソース−ドレイン間に流れるリーク電流は大きくなる。そのため、記憶部ＤＭ２の容量Ｃ１に蓄えた電荷は、スイッチＳＷ２を通して、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１のソースに接続された接地電圧端子ＧＮＤに放電される。その結果、反射電極ＰＥの印加電圧は、時間の経過とともに電源電圧ＶＤＤよりも低くなってしまう。ただし、時刻Ｔ１から時刻Ｘまでは、記憶部ＳＭ１に書き込まれたデータと記憶部ＤＭ２に書き込まれたデータとが同じであるため、リーク電流は発生しない。なお、画素１２ｃでは、画素１２ｂの場合と比較して、リーク電流の発生期間（時刻Ｘ〜Ｔ２）が短いため、時刻Ｔ２における反射電極ＰＥの印加電圧の低下度合いは小さい。
その後、画素１２ｃは、時刻Ｔ２にて、記憶部ＳＭ１に記憶されたビットＢ０の反転サブフレームデータ（Ｌレベルのデータ）を記憶部ＤＭ２及び反射電極ＰＥに転送する。
時刻Ｚは、画素１２ｃの記憶部ＳＭ１に対するビットＢ１の正転サブフレームデータの書き込み開始時刻を示している。画素１２ｃは、時刻Ｔ２にて、記憶部ＳＭ１に記憶されたビットＢ０の反転サブフレームデータ（Ｌレベルのデータ）を記憶部ＤＭ２及び反射電極ＰＥに転送し、時刻Ｚにて、記憶部ＳＭ１に対してビットＢ１の正転サブフレームデータ（Ｈレベルのデータ）の書き込みを行っている。そのため、時刻Ｚ〜Ｔ３では、記憶部ＤＭ２がＬレベルのデータを保持し、記憶部ＳＭ１がＨレベルのデータを記憶した状態となる。即ち、時刻Ｚ〜Ｔ３では、スイッチＳＷ２を挟んで記憶部ＳＭ１側データと反射電極ＰＥ側データとでは異なる電圧を示している。
ここで、画素１２ｃのスイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧は他のトランジスタの閾値電圧と同じであるため、オフ状態のトランジスタＭＰ２，ＭＮ２のソース−ドレイン間に流れるリーク電流は大きくなる。そのため、記憶部ＤＭ２の容量Ｃ１は、スイッチＳＷ２を通して、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１のソースに接続された電源電圧端子ＶＤＤによって充電される。その結果、反射電極ＰＥの印加電圧は、時間の経過とともに接地電圧ＧＮＤよりも高くなってしまう。ただし、時刻Ｔ２から時刻Ｚまでは、記憶部ＳＭ１に書き込まれたデータと記憶部ＤＭ２に書き込まれたデータとが同じであるため、リーク電流は発生しない。なお、画素１２ｃでは、画素１２ｂの場合と比較して、リーク電流の発生期間（時刻Ｚ〜Ｔ３）が短いため、時刻Ｔ３における反射電極ＰＥの印加電圧の上昇度合いは小さい。
以降、時刻Ｔ３，Ｔ４，Ｔ５においても上記と同様の現象が起こる。なお、時刻Ｔ３〜Ｔ４のサブフレーム、及び、時刻Ｔ４〜Ｔ５のサブフレームは、それぞれ、時刻Ｔ１〜Ｔ２のサブフレーム、及び、時刻Ｔ２〜Ｔ３のサブフレームの２倍の時間に設定されている。
一般的に、ロジックＬＳＩでは、待機時の消費電流の低減よりも動作の高速化が優先される。したがって、ロジックＬＳＩには、動作の高速化のため、オフリークが多少増加しても、閾値電圧の低いトランジスタが用いられる。例えば、液晶表示装置１０に設けられたデータラッチ回路１５、水平ドライバ１６、タイミングジェネレータ１３、垂直シフトレジスタ１４等には、動作の高速化のため、オフリークが多少増加しても、閾値電圧の低いトランジスタが用いられている。また、ウエハプロセスにおける製造ばらつきにより、高速動作用のトランジスタのオフリークはさらに大きくなる可能性もある。
したがって、スイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧を他のトランジスタの閾値電圧と同程度にした場合、オフ状態のトランジスタＭＰ２，ＭＮ２のソース−ドレイン間に流れるリーク電流は他のトランジスタと同様に大きくなってしまう。そのため、画素１２ｂや画素１２ｃでは、スイッチＳＷ２のオフリークの影響により、例えば、スイッチＳＷ２を介して、インバータＩＮＶ１１と反射電極ＰＥとの間にリーク電流が流れ、反射電極ＰＥの印加電圧が劣化してしまう。その結果、表示される階調のダイナミックレンジが小さくなってしまう。このことは、製造ばらつきによってさらに顕著になる可能性もある。
また、画素毎に反射電極ＰＥの印加電圧の劣化度合いが異なるため、表示される階調の上下輝度傾斜が大きくなってしまう。本例では、画面の上側に位置する画素１２ｂに設けられた反射電極ＰＥの印加電圧の劣化は大きく、画面の下側に位置する画素１２ｃに設けられた反射電極ＰＥの印加電圧の劣化は小さい。そのため、画面の上側の画素は暗くなり、画面の下側の画素は明るくなってしまう。
最後に、図９の（ｄ）について説明する。
画素１２では、スイッチＳＷ２を構成するトランジスタＭＰ２，ＭＮ２の閾値電圧を他のトランジスタの閾値電圧よりも高くしている。それにより、オフ状態のトランジスタＭＰ２，ＭＮ２のソース−ドレイン間に流れるリーク電流は小さくなる。それにより、画素１２は、反射電極ＰＥの印加電圧の劣化を防ぐことができる。つまり、液晶表示装置１０は、画素１２を用いることにより、表示される階調のダイナミックレンジの低下を防ぐことができるとともに、表示される階調の上下輝度傾斜の増大を抑制することができる。
以上のように、液晶表示装置１０は、ＳＲＡＭセルとＤＲＡＭセルと液晶表示素子とを有する画素１２を複数備え、ＤＲＡＭセル内のスイッチを構成するトランジスタの閾値電圧を高くすることにより、ＳＲＡＭセルとＤＲＡＭセルとの間のオフリークを低減している。それにより、液晶表示装置１０は、表示される階調のダイナミックレンジの低下を防ぐことができるとともに、表示される階調の上下輝度傾斜の増大を抑制することができる。
（画素１２のレイアウトによる面積縮小効果）
ここで、図７に示す画素１２のレイアウトの特徴を説明する。
まず、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタ（第２ＰＭＯＳトランジスタ）ＭＰ１２の、Ｎウエル１０１上の活性領域１２０にて形成されたソース電極と、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタ（第１ＰＭＯＳトランジスタ）ＭＰ１１の、Ｎウエル１０１上の活性領域１２０にて形成されたソース電極とは、共通化されており、第１メタル１０６及びＮウエルコンタクト１１８ａを通じて、図示していない電源電圧ＶＤＤ用配線に接続されている。このように、同電位を示す拡散領域で形成される拡散電極を共通化することにより、画素１２のレイアウト面積を縮小することが可能となる。
また、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＰＭＯＳトランジスタ（第３ＰＭＯＳトランジスタ）ＭＰ２の、Ｎウエル１０１上の活性領域１２０で形成されたソース電極及びドレイン電極の一方（ここではソース電極と称す）とは、共通化されており、コンタクト及び第１メタル１０６を通じて、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタ（第１ＮＭＯＳトランジスタ）ＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＮＭＯＳトランジスタ（第３ＮＭＯＳトランジスタ）ＭＮ２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極及びドレイン電極の一方（ここではソース電極と称す）と、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタ（第２ＮＭＯＳトランジスタ）ＭＮ１２の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。ここでも、同電位を示す拡散領域で形成される拡散電極を共通化することにより、画素１２のレイアウト面積を縮小することが可能となる。
また、スイッチＳＷ１を構成するＮＭＯＳトランジスタ（第４ＮＭＯＳトランジスタ）ＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極は、上下に反転配置された隣接画素（不図示）に設けられたスイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と共通化されており、コンタクトを通じて、第１メタル１０６で形成された列データ線ｄに接続されている。
また、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極とは、共通化されており、コンタクト及び第１メタル１０６で形成された配線を通じて、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。
また、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極とは、共通化されており、コンタクト及び第１メタル１０６で形成された配線を通じて、図示していないＧＮＤ用配線に接続されている。このように、同電位を示す活性領域で形成される拡散電極を共通化することにより、画素１２のレイアウト面積を縮小することが可能となる。
また、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極とは、共通化されており、コンタクト及び第１メタル１０６を通じて、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。ここでも、同電位を示す活性領域で形成される拡散電極を共通化することにより、画素１２のレイアウト面積を縮小することが可能となる。
このように、図７に示す画素１２のレイアウト構成は、３個のＰＭＯＳトランジスタ間の隣り合う拡散電極同士を共通化することで、１画素当たりのレイアウト面積を縮小することができる。また、４個のＮＭＯＳトランジスタ間の隣り合う拡散電極同士を共通化することで、１画素当たりのレイアウト面積を縮小することができる。
本発明のような画素レイアウトを行うことにより１画素あたりの面積を小さくすることができ、例えば３μｍピッチの画素で対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。こうすることでパネルのダウンサイジングが可能になり、パネルのウエハからの取れ数増加や、歩留り向上に伴う低コスト化だけでなく、ランプやプロジェクターセットとしての小型化など大なる効果を得ることができる。
なお、図８に示す画素１２ａのレイアウト構成の場合でも、図７に示す画素１２のレイアウト構成の場合と同等の効果を奏することができる。
また、上記した拡散電極の共通化によるレイアウト面積の削減は、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれの閾値電圧を、他のトランジスタ（例えば、インバータＩＮＶ１１を構成するトランジスタ）の閾値電圧よりも高くしていない場合でも、同様に実現可能である。
＜実施の形態２＞
図１０は、実施の形態２にかかる液晶表示装置に設けられた画素２２を示す回路図である。画素２２は、画素１２と比較して、スイッチＳＷ１がＮＭＯＳトランジスタＭＮ１に加えてＰＭＯＳトランジスタ（第４ＰＭＯＳトランジスタ）ＭＰ１を備える。ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰ１は、トランスミッションゲートを構成している。それにより、スイッチＳＷ１は、オン状態において接地電圧ＧＮＤから電源電圧ＶＤＤまでの広範囲の電圧を転送することができるため、画素２２の動作を安定させることができる。画素２２のその他の構成については、画素１２と同様であるため、その説明を省略する。
（画素２２の平面図）
図１１は、画素２２の概略平面図である。図１１に示す平面図は、図４のＢ−Ｂ’平面図に対応する。ただし、図１１では、簡略化のため第１メタル１０６より上層が省略されている。つまり、図１１では、トランジスタ（Ｎウエル１０１、Ｐウエル１０２、ポリシリコン１２３、活性領域１２０）、第１メタル１０６、コンタクト１１８、スルーホール１１９ａが示され、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、スルーホール１１９ｄ、ＭＩＭ電極１１２、第４メタル１１４、スルーホール１１９ｅ、第５メタル１１６は示されていない。
なお、図１１には、１つの画素２２のみが示されているが、紙面の縦方向に隣接する画素２２同士は、例えば、紙面の横方向を軸にして線対称に配置される。紙面の横方向に隣接する画素２２同士は、例えば、紙面の縦方向を軸にして線対称に配置される。したがって、電源電圧ＶＤＤが伝搬する電源線とＮウエル１０１とを接続するコンタクト１１８であるＮウエルコンタクト１１８ａ、接地電圧ＧＮＤが伝搬する電源線とＰウエル１０２とを接続するコンタクト１１８であるＰウエルコンタクト１１８ｂ、スイッチＳＷ１を構成するＰＭＯＳトランジスタＭＰ１のドレインと列データ線ｄとを接続するコンタクト１１８であるコンタクト１１８ｄ、及び、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のドレインと列データ線ｄとを接続するコンタクト１１８であるコンタクト１１８ｃは、隣接する２つの画素２２によって共用されている。
（画素２２のレイアウトによる面積縮小効果）
ここで、図１１に示す画素２２のレイアウトの特徴を説明する。
まず、スイッチＳＷ１を構成するＰＭＯＳトランジスタＭＰ１の、Ｎウエル１０１上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極とは、共通化されており、コンタクト及び第１メタル１０６で形成された配線を通じて、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。
また、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２の、Ｎウエル１０１上の活性領域１２０にて形成されたソース電極と、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１の、Ｎウエル１０１上の活性領域１２０にて形成されたソース電極とは、共通化されており、第１メタル１０６及びＮウエルコンタクト１１８ａを通じて、図示していない電源電圧ＶＤＤ用配線に接続されている。このように、同電位を示す拡散領域で形成される拡散電極を共通化することにより、画素２２のレイアウト面積を縮小することが可能となる。
また、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２の、Ｎウエル１０１上の活性領域１２０で形成されたソース電極及びドレイン電極の一方（ここではソース電極と称す）とは、共通化されており、コンタクト及び第１メタル１０６を通じて、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極及びドレイン電極の一方（ここではソース電極と称す）と、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。ここでも、同電位を示す拡散領域で形成される拡散電極を共通化することにより、画素２２のレイアウト面積を縮小することが可能となる。
また、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極は、上下に反転配置された隣接画素（不図示）に設けられたスイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と共通化されており、コンタクトを通じて、第１メタル１０６で形成された列データ線ｄに接続されている。
また、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極とは、共通化されており、コンタクト及び第１メタル１０６で形成された配線を通じて、スイッチＳＷ１を構成するＰＭＯＳトランジスタＭＰ１の、Ｎウエル１０１上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。
また、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極とは、共通化されており、コンタクト及び第１メタル１０６で形成された配線を通じて、図示していないＧＮＤ用配線に接続されている。このように、同電位を示す活性領域で形成される拡散電極を共通化することにより、画素２２のレイアウト面積を縮小することが可能となる。
また、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極とは、共通化されており、コンタクト及び第１メタル１０６を通じて、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。ここでも、同電位を示す活性領域で形成される拡散電極を共通化することにより、画素２２のレイアウト面積を縮小することが可能となる。
このように、図１１に示す画素２２のレイアウト構成は、４個のＰＭＯＳトランジスタ間の隣り合う拡散電極同士を共通化することで、１画素当たりのレイアウト面積を縮小することができる。また、４個のＮＭＯＳトランジスタ間の隣り合う拡散電極同士を共通化することで、１画素当たりのレイアウト面積を縮小することができる。
本発明のような画素レイアウトを行うことにより１画素あたりの面積を小さくすることができ、例えば３μｍピッチの画素で対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。こうすることでパネルのダウンサイジングが可能になり、パネルのウエハからの取れ数増加や、歩留り向上に伴う低コスト化だけでなく、ランプやプロジェクターセットとしての小型化など大なる効果を得ることができる。
なお、上記した拡散電極の共通化によるレイアウト面積の削減は、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれの閾値電圧を、他のトランジスタ（例えば、インバータＩＮＶ１１を構成するトランジスタ）の閾値電圧よりも高くしていない場合でも、同様に実現可能である。
＜実施の形態３＞
図１２は、実施の形態３にかかる液晶表示装置に設けられた画素１２及びテスト用のスイッチＳＷ３を示す図である。スイッチＳＷ３は、左右に隣接する一対の画素１２間に設けられている。
より詳細には、スイッチＳＷ３は、画素１２の反射電極ＰＥと、隣接する他の画素１２（不図示）と、の間に設けられ、画素１２の不良を検知するためのプローブテスト時にオンする。なお、スイッチＳＷ３は、トランスミッションゲートを構成するＰＭＯＳトランジスタ（第５ＰＭＯＳトランジスタ）ＭＰ３及びＮＭＯＳトランジスタ（第５ＮＭＯＳトランジスタ）ＭＮ３により構成されている。
画素１２のプローブテストでは、例えば、スイッチＳＷ３の左側の画素１２（不図示）に検査信号が入力され、スイッチＳＷ３の右側の画素１２から検査結果が出力される。この検査結果に基づき、ウエハ入荷時における画素の欠陥等が検出される。なお、スイッチＳＷ３を用いて、画素１２の反射電極ＰＥと、隣接する他の画素１２（不図示）と、を導通する用途は、画素検査に限らない。例えば、４ＫパネルをＦＨＤ表示したい場合や２Ｋ２Ｋ表示したい場合において、水平方向のデータ量を１／２にして、１つのデータで水平２画素を同時に行う用途にも使用することができる。それにより、データ量を落とすことが可能となり、クロック周波数を低減したり、サブフレーム数を増やしたりする等の効果を期待することができる。このように、スイッチＳＷ３の役割は、画素検査に限定されない。
（画素１２及びスイッチＳＷ３の平面図）
図１３は、画素１２及びスイッチＳＷ３の概略平面図である。図１３に示す平面図は、図４のＢ−Ｂ’平面図に対応する。ただし、図１３では、簡略化のため第１メタル１０６より上層が省略されている。つまり、図１３では、トランジスタ（Ｎウエル１０１、Ｐウエル１０２、ポリシリコン１２３、活性領域１２０）、第１メタル１０６、コンタクト１１８、スルーホール１１９ａが示され、第２メタル１０８、スルーホール１１９ｂ、第３メタル１１０、スルーホール１１９ｃ、スルーホール１１９ｄ、ＭＩＭ電極１１２、第４メタル１１４、スルーホール１１９ｅ、第５メタル１１６は示されていない。
なお、図１３には、複数の画素１２のうちの一つが示されているが、紙面の縦方向に隣接する画素１２同士は、例えば、紙面の横方向を軸にして線対称に配置される。紙面の横方向に隣接する画素１２同士は、例えば、紙面の縦方向を軸にして線対称に配置される。したがって、電源電圧ＶＤＤが伝搬する電源線とＮウエル１０１とを接続するコンタクト１１８であるＮウエルコンタクト１１８ａ、接地電圧ＧＮＤが伝搬する電源線とＰウエル１０２とを接続するコンタクト１１８であるＰウエルコンタクト１１８ｂ、及び、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１のドレインと列データ線ｄとを接続するコンタクト１１８であるコンタクト１１８ｃは、隣接する２つの画素１２によって共用されている。
（画素１２及びスイッチＳＷ３のレイアウトによる面積縮小効果）
ここで、図１３に示す画素１２及びスイッチＳＷ３のレイアウトの特徴を説明する。
まず、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２の、Ｎウエル１０１上の活性領域１２０にて形成されたソース電極と、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１の、Ｎウエル１０１上の活性領域１２０にて形成されたソース電極とは、共通化されており、第１メタル１０６及びＮウエルコンタクト１１８ａを通じて、図示していない電源電圧ＶＤＤ用配線に接続されている。このように、同電位を示す拡散領域で形成される拡散電極を共通化することにより、画素１２のレイアウト面積を縮小することが可能となる。
また、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２の、Ｎウエル１０１上の活性領域１２０で形成されたソース電極及びドレイン電極の一方（ここではソース電極と称す）とは、共通化されており、コンタクト及び第１メタル１０６を通じて、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極及びドレイン電極の一方（ここではソース電極と称す）と、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。ここでも、同電位を示す拡散領域で形成される拡散電極を共通化することにより、画素１２のレイアウト面積を縮小することが可能となる。
また、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２の、Ｎウエル１０１上の活性領域１２０で形成されたソース電極及びドレイン電極の他方（ここではドレイン電極）と、スイッチＳＷ３を構成するＰＭＯＳトランジスタＭＰ３の、Ｎウエル１０１上の活性領域１２０で形成されたソース電極及びドレイン電極の一方（ここではドレイン電極と称す）とは、共通化されており、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２の、Ｐウエル１０１上の活性領域１２０で形成されたソース電極及びドレイン電極の他方（ここではドレイン電極）と、スイッチＳＷ３を構成するＮＭＯＳトランジスタＭＮ３の、Ｐウエル１０１上の活性領域１２０で形成されたソース電極及びドレイン電極の他方（ここではドレイン電極）と、に接続されている。
スイッチＳＷ３を構成するＰＭＯＳトランジスタＭＰ３のオンオフを制御する、ポリシリコン１２３で構成されたゲートは、コンタクト、第１メタル１０６、スルーホール、及び、行方向に配線されたｐｉｒｂ配線（不図示）を通じて、垂直シフトレジスタに接続されている。
また、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極は、上下に反転配置された隣接画素（不図示）に設けられたスイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と共通化されており、コンタクトを通じて、第１メタル１０６で形成された列データ線ｄに接続されている。
また、スイッチＳＷ１を構成するＮＭＯＳトランジスタＭＮ１の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極とは、共通化されており、コンタクト及び第１メタル１０６で形成された配線を通じて、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。
また、インバータＩＮＶ１２を構成するＮＭＯＳトランジスタＭＮ１２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極とは、共通化されており、コンタクト及び第１メタル１０６で形成された配線を通じて、図示していないＧＮＤ用配線に接続されている。このように、同電位を示す活性領域で形成される拡散電極を共通化することにより、画素１２のレイアウト面積を縮小することが可能となる。
また、インバータＩＮＶ１１を構成するＮＭＯＳトランジスタＭＮ１１の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２の、Ｐウエル１０２上の活性領域１２０で形成されたソース電極とは、共通化されており、コンタクト及び第１メタル１０６を通じて、インバータＩＮＶ１１を構成するＰＭＯＳトランジスタＭＰ１１の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２の活性領域１２０で形成されたソース電極と、インバータＩＮＶ１２を構成するＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２の、ポリシリコン１２３で形成されたそれぞれのゲート電極と、に接続されている。ここでも、同電位を示す活性領域で形成される拡散電極を共通化することにより、画素１２のレイアウト面積を縮小することが可能となる。
また、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ３を構成するＮＭＯＳトランジスタＭＮ３の、Ｐウエル１０２上の活性領域１２０で形成されたドレイン電極とは、共通化されており、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極と、スイッチＳＷ３を構成するＰＭＯＳトランジスタＭＰ３の、Ｎウエル１０１上の活性領域１２０で形成されたドレイン電極に接続されている。
スイッチＳＷ３を構成するＮＭＯＳトランジスタＭＮ３を制御する、ポリシリコン１２３で構成されたゲートは、コンタクト、第１メタル１０６、スルーホール、及び、行方向に配線されたｐｉｒ配線（不図示）を介して、垂直シフトレジスタに接続されている。
なお、本例では、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２のそれぞれの閾値電圧と、スイッチＳＷ３を構成するＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３とは、他のトランジスタ（例えば、インバータＩＮＶ１１を構成するトランジスタ）の閾値電圧よりも高くなっている。
具体的には、トランジスタ製造工程において、素子分離酸化膜１０３形成後、ポリシリコン１２３形成前に、ＰＭＯＳトランジスタＭＰ２，ＭＰ３のチャネル領域１２２（ＰＭＯＳトランジスタＭＰ２，ＭＰ３の活性領域１２０とポリシリコン１２３とが重なる領域）を含み、かつ、他のトランジスタのチャネル領域１２２を含まない範囲（以下、Ｖｔｈ調整範囲と称す）Ａ１、を開口させた専用マスクを用いてレジストをパターニングする。そして、Ｖｔｈ調整範囲Ａ１に対して浅くイオン注入を行う。同様に、ＮＭＯＳトランジスタＭＮ２，ＭＮ３のチャネル領域１２２を含み、かつ、他のトランジスタのチャネル領域１２２を含まないＶｔｈ調整範囲Ａ２、を開口させた専用マスクを用いてレジストをパターニングする。そして、Ｖｔｈ調整範囲Ａ２に対して浅くイオン注入を行う。
このとき、Ｖｔｈ調整範囲Ａ１，Ａ２に含まれる領域のうち、活性領域１２０に対してのみイオン注入され、それ以外の素子分離酸化膜１０３に覆われた領域にはイオン注入されない。また、活性領域１２０に含まれる領域のうち、チャネル領域１２２（活性領域１２０とポリシリコン１２３とが重なる領域）及び拡散層１２１領域（活性領域１２０のうちポリシリコン１２３の領域と重ならない領域）の何れにもイオン注入されるが、拡散層１２１領域には、ポリシリコン１２３形成後に高濃度のイオンが注入されるため、ここでのイオン注入は拡散層１２１領域に影響を与えない。即ち、実質的に、ＰＭＯＳトランジスタＭＰ２，ＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３のそれぞれのチャネル領域１２２に対してのみイオン注入が行われる。
ここで、ＰＭＯＳトランジスタＭＰ２，ＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３のそれぞれの閾値電圧の値は、チャネル領域１２２に注入されるイオンによって決定される。つまり、ＰＭＯＳトランジスタＭＰ２，ＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３のそれぞれのチャネル領域１２２にイオンを注入することで、ＰＭＯＳトランジスタＭＰ２，ＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３のそれぞれの閾値電圧を高くすることができる。
なお、ＰＭＯＳトランジスタＭＰ２，ＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３のそれぞれのチャネル領域に対するイオン注入は、それ以外のトランジスタを含む全てのトランジスタのそれぞれのチャネル領域に対する通常のイオン注入に追加する形で行われる。それにより、ＰＭＯＳトランジスタＭＰ２，ＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３の閾値電圧を、それ以外のトランジスタの閾値電圧よりも高くすることができる。
例えば、ウエル電圧を基準にして、通常のＰＭＯＳトランジスタの閾値電圧は−０．６Ｖ、通常のＮＭＯＳトランジスタの閾値電圧は０．６Ｖであるのに対し、ＰＭＯＳトランジスタＭＰ２，ＭＰ３の閾値電圧は−１．０Ｖ程度、ＮＭＯＳトランジスタＭＮ２，ＭＮ３の閾値電圧は１．０Ｖに調整される。なお、ＮＭＯＳトランジスタＭＮ２，ＭＮ３及びＰＭＯＳトランジスタＭＰ２，ＭＰ３のそれぞれの閾値電圧の絶対値はさらに大きくてもよい。
ＰＭＯＳトランジスタＭＰ２，ＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３のそれぞれの閾値電圧を高くすることにより、オフ状態のＰＭＯＳトランジスタＭＰ２，ＭＰ３及びＮＭＯＳトランジスタＭＮ２，ＭＮ３のそれぞれのリーク電流（以下、オフリークと称す）を低減することができるため、表示される階調のダイナミックレンジの低下を抑制したり、上下輝度傾斜の増大を抑制したりすることができる。
なお、一般的にトランジスタは閾値電圧を高くすると駆動力が低下するが、スイッチＳＷ２を構成するＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ２と、スイッチＳＷ３を構成するＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ３は、ソース−ドレイン間のオンオフを切り替えるスイッチ動作しかしないため、低い駆動能力でも動作に支障はない。
このように、図１３に示す画素１２及びスイッチＳＷ３のレイアウト構成は、４個のＰＭＯＳトランジスタ間の隣り合う拡散電極同士を共通化することで、１画素当たりのレイアウト面積を縮小することができる。また、５個のＮＭＯＳトランジスタ間の隣り合う拡散電極同士を共通化することで、１画素当たりのレイアウト面積を縮小することができる。
本発明のような画素レイアウトを行うことにより１画素あたりの面積を小さくすることができ、例えば３μｍピッチの画素で対角の長さ０.５５インチの横方向４０００画素、縦方向２０００画素の液晶表示パネルを実現できる。こうすることでパネルのダウンサイジングが可能になり、パネルのウエハからの取れ数増加や、歩留り向上に伴う低コスト化だけでなく、ランプやプロジェクターセットとしての小型化など大なる効果を得ることができる。
なお、上記した拡散電極の共通化によるレイアウト面積の削減は、スイッチＳＷ２を構成するＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２と、スイッチＳＷ３を構成するＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３と、のそれぞれの閾値電圧を、他のトランジスタ（例えば、インバータＩＮＶ１１を構成するトランジスタ）の閾値電圧よりも高くしていない場合でも、同様に実現可能である。
上記実施の形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、
各画素は、
前記サブフレームデータをサンプリングする第１スイッチと、
前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、
他の前記画素とともに、一斉に、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、
前記第２スイッチとともにＤＲＡＭセルを構成し、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持する第２データ保持部と、
前記第２データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、
前記第１データ保持部は、
入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力及び前記第２スイッチに接続された、第１インバータと、
入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有し、
前記第１インバータは、
第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有し、
前記第２インバータは、
第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有し、
前記第２スイッチは、
トランスミッションゲートを構成する第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを有し、
前記第２ＰＭＯＳトランジスタのソースを構成する拡散電極と、前記第１ＰＭＯＳトランジスタのソースを構成する拡散電極とは、共通化されており、
前記第１ＰＭＯＳトランジスタのドレインを構成する拡散電極と、前記第３ＰＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されており、
前記第２ＮＭＯＳトランジスタのソースを構成する拡散電極と、前記第１ＮＭＯＳトランジスタのソースを構成する拡散電極とは、共通化されており、
前記第１ＮＭＯＳトランジスタのドレインを構成する拡散電極と、前記第３ＮＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されている、液晶表示装置。
（付記２）
前記第１スイッチは、
第４ＮＭＯＳトランジスタを有し、
前記第２ＮＭＯＳトランジスタのドレインを構成する拡散電極と、前記第４ＮＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されている、
付記１に記載の液晶表示装置。
（付記３）
前記第１スイッチは、
第４ＰＭＯＳトランジスタを有し、
前記第２ＰＭＯＳトランジスタのドレインを構成する拡散電極と、前記第４ＰＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されている、
付記１に記載の液晶表示装置。
（付記４）
前記第１スイッチは、
トランスミッションゲートを構成する第４ＮＭＯＳトランジスタ及び第４ＰＭＯＳトランジスタを有し、
前記第２ＮＭＯＳトランジスタのドレインを構成する拡散電極と、前記第４ＮＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されており、
前記第２ＰＭＯＳトランジスタのドレインを構成する拡散電極と、前記第４ＰＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されている、
付記１に記載の液晶表示装置。
（付記５）
前記反射電極と、隣接する他の画素の前記反射電極と、の間に設けられた第３スイッチをさらに備え、
前記第２スイッチは、
トランスミッションゲートを構成する第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを有し、
前記第３スイッチは、
トランスミッションゲートを構成する第５ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタを有し、
前記第３ＰＭＯＳトランジスタのソース及びドレインの他方を構成する拡散電極と、前記第５ＰＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されており、
前記第３ＮＭＯＳトランジスタのソース及びドレインの他方を構成する拡散電極と、前記第５ＮＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されている、
付記１〜４の何れか一項に記載の液晶表示装置。
１０ 液晶表示装置
１１ 画像表示部
１２ 画素
１２ａ 画素
２２ 画素
１３ タイミングジェネレータ
１４ 垂直シフトレジスタ
１５ データラッチ回路
１６ 水平ドライバ
１００ シリコン基板
１０１ Ｎウエル
１０２ Ｐウエル
１０３ 素子分離酸化膜
１０５ 層間絶縁膜
１０６ 第１メタル
１０８ 第２メタル
１１０ 第３メタル
１１２ ＭＩＭ電極
１１４ 第４メタル
１１６ 第５メタル
１１７ パッシベーション膜
１１８ コンタクト
１１９ａ〜１１９ｅ スルーホール
１２０ 活性領域
１２１ 拡散層
１２２ チャネル領域
１２３ ポリシリコン
１６１ 水平シフトレジスタ
１６２ ラッチ回路
１６３ レベルシフタ／画素ドライバ
２０１ ＳＲＡＭセル
２０２ ＤＲＡＭセル
ｄ１〜ｄｎ 列データ線
ｇ１〜ｇｍ 行走査線
ｔｒｉｇ，ｔｒｉｇｂ トリガ線
Ａ１，Ａ２ Ｖｔｈ調整範囲
Ｃ１ 容量
ＣＥ 共通電極
ＤＭ２ 記憶部
ＩＮＶ１１，ＩＮＶ１２ インバータ
ＬＣ 液晶表示素子
ＬＣＭ 液晶
ＭＮ１１，ＭＮ１２ ＮＭＯＳトランジスタ
ＭＮ１，ＭＮ２，ＭＮ３ ＮＭＯＳトランジスタ
ＭＰ１１，ＭＰ１２ ＰＭＯＳトランジスタ
ＭＰ１，ＭＰ２，ＭＰ３ ＰＭＯＳトランジスタ
ＰＥ 反射電極
ＳＭ１ 記憶部
ＳＷ１，ＳＷ２，ＳＷ３ スイッチ

Claims (8)

  1. 複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、
    各画素は、
    前記サブフレームデータをサンプリングする第１スイッチと、
    前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、
    他の前記画素とともに、一斉に、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする第２スイッチと、
    前記第２スイッチとともにＤＲＡＭセルを構成し、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持する第２データ保持部と、
    前記第２データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、
    前記第１データ保持部は、
    入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力及び前記第２スイッチに接続された、第１インバータと、
    入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有し、
    前記第２データ保持部に前記サブフレームデータが保持された状態で、前記第１スイッチによってサンプリングされた次の前記サブフレームデータが前記第１データ保持部に保持され、
    前記第２スイッチは、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成された相補型スイッチであって、
    前記第２スイッチを構成するトランジスタの閾値電圧は、前記第１インバータを構成するトランジスタの閾値電圧よりも大きい、液晶表示装置。
  2. 前記第２スイッチを構成するトランジスタは、そのチャネル領域にイオンを注入することでその閾値電圧を大きくするように調整されている、請求項１に記載の液晶表示装置。
  3. 前記第２スイッチを構成するトランジスタのゲート長は、前記第１インバータを構成するトランジスタのゲート長よりも大きい、請求項１に記載の液晶表示装置。
  4. 複数の１ビットのサブフレームデータに応じた階調レベルにて１フレーム当たりの画像の表示を行う画素を、複数備え、
    各画素は、
    前記サブフレームデータをサンプリングする第１スイッチと、
    前記第１スイッチとともにＳＲＡＭセルを構成し、前記第１スイッチによってサンプリングされた前記サブフレームデータを保持する第１データ保持部と、
    他の前記画素とともに、一斉に、前記第１データ保持部に保持された前記サブフレームデータをサンプリングする、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成された相補型スイッチである第２スイッチと、
    前記第２スイッチとともにＤＲＡＭセルを構成し、前記第２スイッチによってサンプリングされた前記サブフレームデータを保持する第２データ保持部と、
    前記第２データ保持部に保持された前記サブフレームデータが印加される反射電極と、共通電極と、前記反射電極と前記共通電極との間に充填封入された液晶と、により構成される液晶表示素子と、を有し、
    前記第１データ保持部は、
    入力が第２インバータの出力及び前記第１スイッチに接続され、かつ、出力が前記第２インバータの入力及び前記第２スイッチに接続された、第１インバータと、
    入力が前記第１インバータの出力に接続され、かつ、出力が前記第１インバータの入力に接続された、前記第２インバータと、を有する、液晶表示装置の製造方法であって、
    活性領域の周囲に素子分離酸化膜を形成するステップと、
    前記活性領域に含まれる領域のうち、前記第２スイッチを構成するトランジスタのチャネル領域に、前記第２スイッチを構成するトランジスタの閾値電圧が前記第１インバータを構成するトランジスタの閾値電圧よりも大きくなるようにイオンを注入するステップと、
    前記チャネル領域上にゲート酸化膜及びポリシリコンを形成するステップと、
    前記活性領域に含まれる領域のうち前記チャネル領域以外の拡散領域に、前記チャネル領域に注入されたイオンよりも高濃度のイオンを注入するステップと、を有する、液晶表示装置の製造方法。
  5. 前記第２スイッチを構成するトランジスタのチャネル領域にイオンを注入するステップでは、
    前記活性領域に含まれる領域のうち、前記第２スイッチを構成するトランジスタのチャネル領域を含み、かつ、それ以外のトランジスタのチャネル領域を含まない領域にイオンを注入する、請求項４に記載の液晶表示装置の製造方法。
  6. 前記第１スイッチは、
    第４ＮＭＯＳトランジスタを有し、
    前記第１インバータは、
    第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有し、
    前記第２インバータは、
    第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有し、
    前記第２スイッチは、
    トランスミッションゲートを構成する第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを有し、
    前記第２ＰＭＯＳトランジスタのソースを構成する拡散電極と、前記第１ＰＭＯＳトランジスタのソースを構成する拡散電極とは、共通化されており、
    前記第１ＰＭＯＳトランジスタのドレインを構成する拡散電極と、前記第３ＰＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されており、
    前記第２ＮＭＯＳトランジスタのソースを構成する拡散電極と、前記第１ＮＭＯＳトランジスタのソースを構成する拡散電極とは、共通化されており、
    前記第１ＮＭＯＳトランジスタのドレインを構成する拡散電極と、前記第３ＮＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されており、
    前記第２ＮＭＯＳトランジスタのドレインを構成する拡散電極と、前記第４ＮＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されている、
    請求項１に記載の液晶表示装置。
  7. 前記第１スイッチは、
    第４ＰＭＯＳトランジスタを有し、
    前記第１インバータは、
    第１ＰＭＯＳトランジスタ及び第１ＮＭＯＳトランジスタを有し、
    前記第２インバータは、
    第２ＰＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを有し、
    前記第２スイッチは、
    トランスミッションゲートを構成する第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを有し、
    前記第２ＰＭＯＳトランジスタのソースを構成する拡散電極と、前記第１ＰＭＯＳトランジスタのソースを構成する拡散電極とは、共通化されており、
    前記第１ＰＭＯＳトランジスタのドレインを構成する拡散電極と、前記第３ＰＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されており、
    前記第２ＮＭＯＳトランジスタのソースを構成する拡散電極と、前記第１ＮＭＯＳトランジスタのソースを構成する拡散電極とは、共通化されており、
    前記第１ＮＭＯＳトランジスタのドレインを構成する拡散電極と、前記第３ＮＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されており、
    前記第２ＰＭＯＳトランジスタのドレインを構成する拡散電極と、前記第４ＰＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されている、
    請求項１に記載の液晶表示装置。
  8. 前記反射電極と、隣接する他の画素の前記反射電極と、の間に設けられた第３スイッチをさらに備え、
    前記第２スイッチは、
    トランスミッションゲートを構成する第３ＰＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを有し、
    前記第３スイッチは、
    トランスミッションゲートを構成する第５ＰＭＯＳトランジスタ及び第５ＮＭＯＳトランジスタを有し、
    前記第３ＰＭＯＳトランジスタのソース及びドレインの他方を構成する拡散電極と、前記第５ＰＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されており、
    前記第３ＮＭＯＳトランジスタのソース及びドレインの他方を構成する拡散電極と、前記第５ＮＭＯＳトランジスタのソース及びドレインの一方を構成する拡散電極とは、共通化されている、
    請求項６又は７に記載の液晶表示装置。
JP2015037572A 2014-09-30 2015-02-27 液晶表示装置及びその製造方法 Active JP6319138B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014201776 2014-09-30
JP2014201776 2014-09-30

Publications (2)

Publication Number Publication Date
JP2016071319A JP2016071319A (ja) 2016-05-09
JP6319138B2 true JP6319138B2 (ja) 2018-05-09

Family

ID=55864635

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015037572A Active JP6319138B2 (ja) 2014-09-30 2015-02-27 液晶表示装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP6319138B2 (ja)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000267136A (ja) * 1999-03-18 2000-09-29 Toshiba Corp 液晶表示装置
TW575762B (en) * 2003-03-28 2004-02-11 Ind Tech Res Inst Liquid crystal display pixel circuit
JP2008191443A (ja) * 2007-02-06 2008-08-21 Nec Electronics Corp 表示ドライバｉｃ
JP5549614B2 (ja) * 2011-02-04 2014-07-16 株式会社Ｊｖｃケンウッド 液晶表示装置
JP5733154B2 (ja) * 2011-10-27 2015-06-10 株式会社Ｊｖｃケンウッド 液晶表示装置
JP2013101285A (ja) * 2011-11-10 2013-05-23 Jvc Kenwood Corp 液晶表示装置
JP5765205B2 (ja) * 2011-12-01 2015-08-19 株式会社Ｊｖｃケンウッド 液晶表示装置及びその画素検査方法

Also Published As

Publication number Publication date
JP2016071319A (ja) 2016-05-09

Similar Documents

Publication Publication Date Title
JP5733154B2 (ja) 液晶表示装置
JP6263862B2 (ja) 液晶表示装置
JP5765205B2 (ja) 液晶表示装置及びその画素検査方法
JP6597294B2 (ja) 液晶表示装置及びその画素検査方法
JP6255709B2 (ja) 液晶表示装置
WO2019107197A1 (ja) 液晶表示装置及びその駆動方法
KR20160017866A (ko) 표시장치
JP2014215495A (ja) 液晶表示装置及び液晶表示装置の検査方法
JP2017126075A (ja) 液晶表示装置及び液晶表示装置の検査方法
JP6774599B2 (ja) 液晶表示装置
JP6319138B2 (ja) 液晶表示装置及びその製造方法
JP7052309B2 (ja) 反射型液晶表示装置
JP2014215496A (ja) 液晶表示装置及び液晶表示装置の検査方法
JP2015161836A (ja) 液晶表示装置
JP6394715B2 (ja) 液晶表示装置及び液晶表示装置の検査方法
JP7322941B2 (ja) 反射型液晶表示装置
JP7218086B2 (ja) 反射型液晶表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170330

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171227

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180306

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180319

R150 Certificate of patent or registration of utility model

Ref document number: 6319138

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150