JP2017126075A - 液晶表示装置及び液晶表示装置の検査方法 - Google Patents
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Abstract
Description
にすると共に、画素検査を正確に行うことを可能とする液晶表示装置及び液晶検査方法に
関する。
が知られている。時間軸変調方式の一種であるサブフレーム駆動方式では、所定の期間(
例えば、動画像の場合には1画像の表示単位である1フレーム)を複数のサブフレームに
分割し、表示されるべき階調にあわせて、それらのサブフレームを組み合わせて、各画素
の駆動を行う。表示されるべき階調は、所定の期間内に占める画素の駆動期間の割合によ
って定まる。そして、所定の期間内に占める画素の駆動期間の割合は、分割された各サブ
フレームの組み合わせによって定まる。
に記載されているように、各画素が、マスターラッチ、スレーブラッチ、液晶表示素子、
及び第1〜第3の計3つのスイッチングトランジスタとから構成されるものが知られてい
る。
しては、第1のスイッチングトランジスタを通して1ビットの第1のデータが印加される
と共に、他方の入力端子に対しては、第2のスイッチングトランジスタを通して、第1の
データとは相補的な関係にある1ビットの第2のデータが印加される。そして行走査線を
介した行選択信号の印加に基づき、対象となる画素が選択されると、これら第1のスイッ
チングトランジスタ及び第2のスイッチングトランジスタがオン状態となり、第1のデー
タが書き込まれる。第1のデータが論理値「1」で、第2のデータが論理値「0」のとき
、その画素はデータに基づいた表示を行う。
書き込まれた後、そのサブフレーム期間内で、全画素の第3のスイッチングトランジスタ
がオン状態とされる。そして、マスターラッチに書き込まれたデータが同時にスレーブラ
ッチへ読み出される。そしてスレーブラッチされたデータが液晶表示素子の画素電極に、
そのスレーブラッチでラッチされたデータを印加する。サブフレーム毎に前述の一連の動
作が繰り返され、1フレーム期間内の全てのサブフレームの組み合わせに基づき、所望の
階調表示が行われる。
在する全てのサブフレームについて、同一又は異なる所定の表示期間が各サブフレームに
割り当てられている。そして、各画素は、最大階調表示時は全てのサブフレームで白表示
を行い(表示とされ)、最小階調表示時は全てのサブフレームが白表示を行わない(非表
示とされる、換言すれば黒表示とされる)。そして最大階調表示時および最小階調表示時
以外の場合は、表示される階調に応じて、表示されるサブフレームが選択される。なお、
この従来の液晶表示装置は、入力されるデータが階調を示すデジタルデータであり、2段
ラッチ構成のデジタル駆動方式を用いている。
いわゆるSRAM(Static Random Access Memory)で構成されるため、回路を構成する
トランジスタの数が多くなってしまう。そのため、画素の小型化が困難であるという問題
を有している。
構成したシリコンバックプレーンを用いるが、これは大規模半導体集積回路(LSI:Lar
ge Scale Integrated circuit)工程を介して作成される。ウェハ作成後のプローブ検査
において、画素検査が正常に行えない課題という問題を有している。この問題は、画素検
査が行われる場合、列データ線にデータを入力してその入力データをSRAMに書き込ん
だ後、正常に書き込まれたかどうかを検査するため、列データ線からSRAMに書き込ま
れたデータを読み出すが、このとき列データ線に溜まっていた電荷によってSRAMが書
き換わってしまう可能性があるために生じる。
相補ビット線をもつ2スイッチ型のSRAMであるが、関連する従来技術として、1つの
ビット線と1つのスイッチで構成される1スイッチ型のSRAMを採用した場合の問題に
ついても述べる。
画面縦方向の画素数は1080画素となり、各列データ線の容量は1pF程度になる。例
えば、列データ線が“L”レベルで0Vとする。そして例えば、列データ線に接続された
スイッチングトランジスタと共にSRAMを構成する、互いに、第1のインバータの入力
端子が第2のインバータの出力端子に接続され、また第2のインバータの入力端子が第1
のインバータの入力端子し接続された2つのインバータのうち、上記スイッチングトラン
ジスタに接続された方のインバータの入力端子の電圧が“H”レベルで3.3Vとする。
この場合、画素検査を行うためにSRAMに書き込まれたデータを列データ線から読み出
すことを目的として上記スイッチングトランジスタをオン状態としたときに、そのスイッ
チングトランジスタに出力端子が接続された他方のインバータを構成しているPチャネル
MOS(Metal Oxide Semiconductor)型電界効果トランジスタ(以下、PMOSトラン
ジスタという)を通して電源から、上記の1pF程度の電荷容量に充電されることになる
。
方のインバータを構成しているトランジスタの駆動力よりも小さいため、充電時間が長く
なる傾向がある。そのため必要な充電が完全に行われないまま、上記の一方のインバータ
の入力端子の電圧がその反転電圧を下回ってしまう傾向を有する。そして、上記の一方の
インバータの入力端子の電圧、すなわちSRAMの書き込まれるべきデータが書き換えら
れてしまう。このため、SRAMのデータを列データ線に出力することができず、正確な
画素検査が行えないという問題が有る。
画素検査を正確に行うことを可能とする液晶表示装置及びその画素検査方法を提供するこ
とを目的とする。
する各交差部に設けられた複数の画素からなる液晶表示装置であって、前記画素は、対向
する画素電極と共通電極との間に液晶が充填封入された表示素子と、入力された映像信号
の各フレームデータについて、表示期間が1フレーム期間よりも短いサブフレームを複数
用いて表示するためのサンプリングを、前記列データ線を介して行う第1のスイッチング
部と、前記第1のスイッチング部と共にSRAMを構成し、前記第1のスイッチング部が
前記サンプリングしたサブフレームデータを保持する第1の保持部と、前記第1の保持部
が保持した前記サブフレームデータを出力させる第2のスイッチング部と、前記第2のス
イッチング部と共にDRAMを構成し、前記第2のスイッチング部を通して入力される前
記第1の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出
力データを前記画素電極に印加する第2の保持部と、前記複数の画素に行単位で、前記サ
ブフレームデータを前記第1の保持部に書き込むことを繰り返し、前記サブフレームデー
タが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての
前記第2のスイッチング部をオンにして、前記第1の保持部に保持された前記サブフレー
ムデータにより前記複数の画素の前記第2の保持部の記憶内容を書き換える動作を前記サ
ブフレーム毎に行う画素制御部とを備え、前記画素に接続されている第1のデータ線が接
続されると共に、所定の固定電圧が印加されるセンスアンプとを備えることを特徴とする
液晶表示装置を提供する。
記画素に接続されている前記第1のデータ線に1ビットの検査用信号を入力するステップ
と、記第画素のSRAMに前記検査用信号をラッチするステップと、前記ラッチされた前
記検査用信号を前記第1のデータ線に供給するステップと、前記供給された前記検査用信
号と、前記所定の固定電圧とに基づく電位差を前記センスアンプにより増幅するステップ
とを備えることを特徴とする液晶表示装置の検査方法を提供する。
とを可能とする液晶表示装置及びその画素検査方法を提供することができる。
に係る液晶表示装置1のブロック図である。液晶表示装置1は、複数の画素12が規則的
に配置された画像表示部と、タイミングジェネレータと、垂直シフトレジスタと、データ
ラッチ回路と、水平ドライバと、センスアンプと、画素読み出し用シフトレジスタとから
構成される。
とから構成される。また、画素読み出し用シフトレジスタは、1行分の画素数に相当する
段数を有するシフトレジスタである。
本(mは2以上の自然数)の行走査線g1〜gmと、レベルシフタ/画素ドライバに一端
が接続されて列方向(Y方向)に延在するn本(nは2以上の自然数)の列データ線d1
〜dnとが交差する各交差部に設けられ、二次元マトリクス状に配置された、それぞれ(
m×n)/2個ずつの画素12から構成される(図1では、画像表示部を破線で囲んだブ
ロックで示す。)。画像表示部内の全ての画素12は、一端がタイミングジェネレータに
接続されたトリガパルス用トリガ線trig及びtrigbに共通接続されている。
ス用トリガ線trigbが伝送する反転トリガパルスとは、常に逆論理値の関係(相補的
な関係)にある。
基本クロックCLKといった外部信号を入力信号として受ける。そしてタイミングジェネ
レータは、これらの外部信号に基づいて、交流化信号FR、VスタートパルスVST、H
スタートパルスHST、クロック信号VCK及びクロック信号HCK、ラッチパルスLT
、トリガパルスtrig/trigb、画素読み出し用シフトレジスタクロック信号TC
K/TCKbなどの各種の内部信号を生成する。
る。交流化信号FRは、画像表示部を構成する画素12A及び画素12B内の液晶表示素
子の共通電極に、後述する共通電極電圧Vcomとして供給される。スタートパルスVS
Tは、後述する各サブフレームの開始のタイミングで出力されるパルス信号である。この
スタートパルスVSTによって、サブフレームの切替わりが制御される。
パルス信号である。クロック信号VCKは、垂直シフトレジスタにおける1水平走査期間
(1H)を規定するシフトクロックであり、クロック信号VCKのタイミングにあわせて
垂直シフトレジスタがシフト動作を行う。クロック信号HCKは、水平シフトレジスタに
おけるシフトクロックであり、32ビット幅でデータをシフトしていくための信号である
。ラッチパルスLTは、水平シフトレジスタが水平方向の1行の画素数分のデータをシフ
トし終わったタイミングで出力されるパルス信号である。
trigを通して、また反転トリガパルスを、反転トリガパルス用トリガ線trigbを
通して画像表示部内の全画素12に供給する。正転トリガパルスと反転トリガパルスとは
、画像表示部内の画素12に設けられた(図1では図示を省略した)第1の信号保持手段
に対し順次、データの書き込みが完了された直後に出力される。そして、そのサブフレー
ム期間内で、画像表示部内の全画素12の第1の信号保持手段のデータが同じ画素内の(
図1では図示を省略した)第2の信号保持手段に一度に転送される。なお、第1の信号保
持手段及び第2の信号保持手段については、後に詳述する。
VSTを、クロック信号VCKに従って転送する。そして垂直シフトレジスタは、行走査
線g1〜gmに対して行走査信号を1H単位で順次排他的に供給する。また垂直シフトレ
ジスタは、1フレーム期間では全ての行走査線g1〜gmに行走査線を供給する。これに
より、1フレーム期間において、画像表示部において最も上にある行走査線g1から最も
下にある行走査線gmまで、行走査線が1本ずつ順次1H単位で選択されていく。
た32ビット幅のデータを、上位装置からの基本信号CLKに基づいてラッチした後、基
本信号CLKに同期して水平シフトレジスタへ出力する。
持つ複数のサブフレームに分割されて、それらサブフレームの組み合わせによって階調表
示が行われる本実施の形態では、前述したような画素と周辺回路の外部にある上位構成回
路において、映像信号の画素毎の階調を示す階調データが、上記複数のサブフレーム全体
で各画素の階調を表示するための各サブフレーム単位の1ビットのサブフレームデータに
変換される。そして、これら画素と周辺回路の外部にある上位構成回路において、更に同
じサブフレームにおける32画素分の上記サブフレームデータをまとめて上記32ビット
幅のデータとしてデータラッチ回路に供給している。
ネレータから1Hの最初に供給されるHスタートパルスHSTによりシフトを開始し、デ
ータラッチ回路から供給される32ビット幅のデータをクロック信号HCKに同期してシ
フトする。ラッチ回路は、水平シフトレジスタが画像表示部の1行分の画素数nと同じn
ビット分のデータをシフトし終わった時点で、タイミングジェネレータから供給されるラ
ッチパルスLTに従って、水平シフトレジスタから並列に供給されるnビット分のデータ
(すなわち、同じ行のn画素分のサブフレームデータ)をラッチし、レベルシフタ/画素
ドライバのレベルシフタへ出力する。
スが再び出力され、水平シフトレジスタはクロック信号HCKに従ってデータラッチ回路
からの32ビット幅のデータのシフトを再開する。
れて供給される1行のn画素に対応したn個のサブフレームデータの信号レベルを、液晶
駆動電圧までレベルシフトする。レベルシフタ/画素ドライバに設けられた画素ドライバ
は、レベルシフト後の1行のn画素に対応したn個のサブフレームデータを、n本の列デ
ータ線d1〜dnに並列に出力する。
ライバは、1H内において今回データを書き込む画素行に対するデータの出力と、次の1
H内でデータを書き込む画素行に関するデータのシフトとを並行して行う。ある水平走査
期間において、ラッチされた1行分のn個のサブフレームデータが、データ信号としてそ
れぞれn本の列データ線d1〜dnに並列に、かつ、一斉に出力される。
増幅してVDD、GND信号(ここでVDDは電源電圧、GNDは基準電圧)に変換し、
変換された各画素検査信号は、TESTをオンすることによって1Hの半分の画素数分の
画素検査信号が一斉に画素読み出し用シフトレジスタに格納される。その後、TESTを
オフ制御し、画素読み出し用シフトレジスタに画素検査信号をラッチする。画素読み出し
用シフトレジスタクロック信号TCKは、2本の列データ線毎に配置されたセンスアンプ
から入力された信号を転送するためのクロックである。TCK/TCKbに従って画素検
査された信号がシリアルに出力端子TOUTから順次読み出される。
より選択された1行ずつの画素12は、レベルシフタ/画素ドライバから一斉に出力され
た1行分のn個のサブフレームデータをn本のデータ線d1〜dn及びを介してサンプリ
ングして各画素12内の(図1では図示を省略した)後述する第1の信号保持手段に書き
込む。
(第1の実施の形態)
本発明が有する多数の側面のうちの一つの側面を、第1の実施の形態として、以下に説
明する。本実施の形態に係る液晶表示装置1の画素12の等価回路を、その周囲の画素検
査回路のセンスアンプと共に図2に示す。図2において、画素12は図1中の任意の行走
査線gに接続された画素で、画素12は任意の列データ線dと、任意の行走査線gとの交
差部に設けられている。また、列データ線dはセンスアンプの片方の入力に接続され、セ
ンスアンプのもう片方の入力は固定電圧を入力する配線midに接続されている。センス
アンプは列データ線dと配線midから入力される微弱な電位差を増幅する回路である。
配線midは任意のアナログ電圧を上位装置から供給できるようになっている。通常はV
DD/2とし、電源電圧と基準電圧の中間電圧に調整する。
ン/オフに応じて信号(データ)を保持する第1の保持手段SM121、第2のスイッチ
ング手段であるスイッチSW12、スイッチSW12のオン/オフに応じて信号を保持す
る第2の保持手段である容量C11、画素電極である反射電極PE1と液晶LC1、共通
電極であるCEから構成される。第1の保持手段SM121は、インバータINV11と
インバータINV12とから構成される。スイッチSW11と、第1の保持手段SM12
1は、SRAM(Static Random Access Memory)を構成する(図2中ではSRAM1)
。スイッチSW12と、容量C11とは、DRAM(Dynamic Random Access Memory)を
構成する(図2中ではDM122)。
に接続され、ソースが第1の信号保持手段SM121の入力端子に接続されている、1個
のNチャネルMOS(Metal Oxide Semiconductor)型トランジスタ(以下、NMOSト
ランジスタという)により構成されている。第1の信号保持手段SM121は、一方の出
力端子が他方の入力端子に接続された2つのインバータINV11及びインバータINV
12からなる自己保持型メモリである。
を構成するNMOSトランジスタのソースとに接続されている。インバータINV12は
、その入力端子がスイッチSW12とインバータINV11の出力端子とに接続されてい
る。
タINV22はいずれも、図3に示すような、互いのゲート同士、及び互いのドレイン同
士が接続された、PチャンネルMOS型トランジスタ(以下、PMOSトランジスタとい
う)PTr及びNMOSトランジスタNTrとからなるCMOS(Complementary Metal
Oxide Semiconductor)インバータの構成であるが、それぞれのインバータの駆動力が異
なるように設計されている。
力側のインバータINV11内のトランジスタは、スイッチSW11から見て第1の信号
保持手段SM121を構成している出力側のインバータINV12内のトランジスタと比
べて、駆動力の大きいトランジスタを用いている。さらにスイッチSW11を構成してい
るNMOSトランジスタは、インバータINV12を構成しているNMOSトランジスタ
と比べて、駆動力の大きいトランジスタを用いている。
タINV11の入力側のトランジスタが反転する大きさ以上に達するためには、スイッチ
SW11に流れる電流が、出力側のインバータINV12のトランジスタを構成するNM
OSトランジスタを流れる電流よりも大きい必要があるためである。
ータINV12を構成しているNMOSトランジスタの駆動力よりも大きくする必要があ
る。そのため、スイッチSW11を構成しているNMOSトランジスタのトランジスタサ
イズと、インバータINV12を構成しているNMOSトランジスタのトランジスタサイ
ズとは、これを考慮して決定される必要がある。
士が接続されたNMOSトランジスタとPMOSトランジスタとからなるトランスミッシ
ョンゲートの構成とされている。NMOSトランジスタのゲートは正転トリガパルス用ト
リガ線trigに接続され、PMOSトランジスタのゲートは反転トリガパルス用トリガ
線trigbに接続されている。
方の端子が容量C11と液晶表示素子LCM1の反射電極PE1にそれぞれ接続されてい
る。
る正転トリガパルスが“H”レベル(このときは、反転トリガパルス用トリガ線trig
bを介して供給される反転トリガパルスは“L”レベル)のときはオン状態とされ、第1
の信号保持手段SM121の記憶データを読み出して容量C11及び反射電極PE1へ転
送する。また、スイッチSW12は、正転トリガパルス用トリガ線trigを介して供給
される正転トリガパルスが“L”レベル(このときは、反転トリガパルス用トリガ線tr
igbを介して供給される反転トリガパルスは“H”レベル)のときはオフ状態とされ、
第1の信号保持手段SM121の記憶データの読み出しは行わない。
、GNDからVDDまでの範囲の電圧をオン・オフすることができる。つまり、トランス
ミッションゲートを構成するNMOSトランジスタとPMOSトランジスタの各ゲートに
印加される信号がGND側の電位(“L”レベル)のときは、PMOSトランジスタが導
通することができない代わりに、NMOSトランジスタが低抵抗で導通することができる
。一方、ゲート入力信号がVDD側の電位(“H”レベル)のときはNMOSトランジス
タが導通することができない代わりに、PMOSトランジスタが低抵抗で導通することが
できる。
bを介して供給される反転トリガパルスとにより、スイッチSW12を構成するトランス
ミッションゲートをオン/オフ制御することによって、GNDからVDDまでの電圧範囲
を低抵抗、高抵抗でスイッチングすることができる。
第1の信号保持手段SM121の記憶データと容量C11の保持データとが異なっていた
場合、スイッチSW12がオン状態とされ、SM121の記憶データが容量C11へ転送
されたときには、容量C11の保持データが第1の信号保持手段SM121の記憶データ
で置き換えられる必要がある。
よって変化する。そして容量C11の充放電はインバータINV11の出力信号によって
駆動される。容量C11の保持データが充電によって“L”レベルから“H”レベルに書
き換えられる場合、インバータINV11の出力信号は“H”レベルである。このときイ
ンバータINV11を構成するPMOSトランジスタ(図3のPTr)がオン状態、NM
OSトランジスタ(図3のNTr)がオフ状態となるため、インバータINV11のPM
OSトランジスタのソースに接続されている電源電圧VDDによって容量C11が充電さ
れる。
えられる場合、インバータINV11の出力信号は“L”レベルである。このときインバ
ータINV11を構成するNMOSトランジスタ(図3のNTr)がオン状態、PMOS
トランジスタ(図3のPTr)がオフ状態となるため、容量C11の蓄積電荷が、インバ
ータINV11のNMOSトランジスタ(図3のNTr)を通してGNDへ放電される。
構成であるため、上記の容量C11の高速な充放電が可能になる。
更に、本実施の形態ではインバータINV11の駆動力は、インバータINV12の駆
動力よりも大きく設定されているため、容量C11を高速に充放電駆動することが可能で
ある。
また、スイッチSW12をオンにすると、容量C11に蓄えられた電荷はインバータI
NV12の入力ゲートにも影響を与えるが、インバータINV12に対してインバータI
NV11の駆動力を大きく設定していることにより、インバータINV12のデータ入力
反転よりもインバータINV11による容量C11の充放電が優先され、SM121の記
憶データを書き換えてしまうことを防止することが可能となる。
CM1の印加電圧を高く設定することができ、ダイナミックレンジを大きく取ることが可
能になるという効果だけではなく、画素の小型化が可能であるという大なる効果が得られ
る。この画素12の小型化は、図2に示したように計7個のトランジスタと1つの容量C
11から構成され、従来の画素よりも少ない数の構成素子により画素を構成できることに
加えて、以下に説明するように、第1の信号保持手段SM121、DM122、反射電極
PE1を、素子の高さ方向に有効に配置することができるということによる。
は、配線間で容量を形成するMIM(Metal−Insulator−Metal)容量や、基板-ポリシリ
コン間で容量を形成するDiffusion容量、2層ポリシリコン間で容量を形成するPIP(P
oly−Insulator−Poly)容量などを用いることができる。図4は、このうちMIMにより
容量C11を構成した場合の液晶表示装置の断面構成図を示す。なお、図4は画素12の
一部の構成断面図を示している。
化することでドレイン同士が接続されたインバータINV11のPMOSトランジスタP
Tr11と、スイッチSW12のPMOSトランジスタTr2とが形成されている。また
、シリコン基板に形成されたPウェル上に、ドレインとなる拡散層を共通化することでド
レイン同士が接続されたインバータINV12のNMOSトランジスタNTr12と、ス
イッチSW12のNMOSトランジスタTr1とが形成されている。なお、図4にはイン
バータINV11を構成するNMOSトランジスタとインバータINV12を構成するP
MOSトランジスタとは図示されていない。
、層間絶縁膜をメタル間に介在させて第1メタル、第2メタル、第3メタル、電極、第4
メタル、及び第5メタルが積層されている。第5メタルは画素毎に形成される反射電極P
E1を構成している。スイッチSW12を構成するNMOSトランジスタTr1及びPM
OSトランジスタTr2の各ソースを構成する各拡散層は、コンタクトにより第1メタル
にそれぞれ電気的に接続され、更に、スルーホールを通して第2メタル、第3メタル、第
4メタル、及び第5メタルに電気的に接続されている。すなわち、スイッチSW12を構
成するNMOSトランジスタTr1及びPMOSトランジスタTr2の各ソースは、反射
電極PEに電気的に接続されている。
が形成され、透明電極である共通電極CEに離間対向配置されている。それら反射電極P
E1と共通電極CEとの間に液晶LC1が充填封止されて、液晶表示素子を構成している
。
M電極は、第3メタル及び第3メタルとMIM電極との間の層間絶縁膜と共に容量C11
を構成している。MIMにより容量C11を構成すると、第1の信号保持手段SM121
とスイッチSW11、スイッチSW12はトランジスタと第1メタル及び第2メタルの1
層配線及び2層配線、DM122の一部C11はトランジスタ上部の第3メタルを利用し
たMIM配線にて形成することが可能になる。MIM電極は、スルーホールを介して第4
メタルに電気的に接続され、更に第4メタルはスルーホールを介して反射電極PE1に電
気的に接続されているため、容量C11は反射電極PE1に電気的に接続されている。
て反射電極PE1(第5メタル)に入射して反射され、元の入射経路を逆進して共通電極
CEを通して射出される。
1に割り当てることにより、第1の信号保持手段SM121、DM122の一部C11、
及び反射電極PE1を高さ方向に有効に配置することが可能になり、画素小型化が実現で
きる。これにより、例えば3μm以下のピッチの画素を電源電圧3.3Vのトランジスタ
で構成できる。この3μmピッチの画素では対角の長さ0.55インチの横方向4000
画素及び縦方向2000画素の液晶表示パネルを実現できる。
み出し動作について、図5のタイミングチャートを併せ参照して説明する。
り行走査線g1から行走査線gmに向って、行走査線が1本ずつ順次1H単位で選択され
ていくため、画像表示部を構成する複数の画素12は、選択された行走査線に共通に接続
された1行のn個の画素単位でデータの書き込みが行われる。そして、画像表示部を構成
する複数の画素12の全てに書き込みが終わった後、トリガパルスに基づいて全画素一斉
に読み出しが行われる。
レームデータの一画素の書き込み期間及び読み出し期間を模式的に示す。左下がりの斜線
が書き込み期間を示す。なお、図5(A)において、B0b、B1b、B2bは、ビット
BO、B1、B2のデータの反転データであることを示す。
gに出力されるトリガパルスを示す。このトリガパルスは1サブフレーム毎に出力される
。なお、反転トリガパルス用トリガ線trigbに出力される反転トリガパルスは正転ト
リガパルスと常に逆論理値であるのでその図示は省略してある。
態とされ、その時列データ線dに出力される図5(A)のビットB0の正転サブフレーム
データがスイッチSW11によりサンプリングされることでSM121に書き込まれる。
以下、同様にして、画像表示部を構成する全ての画素12の第1の信号保持手段SM12
1にビットB0のサブフレームデータの書き込みが行われ、その書き込み動作が終了した
後の図5に示す時刻T1で、図5(B)に示すように“H”レベルの正転トリガパルスが
画像表示部11を構成する全ての画素12に同時に供給される。
保持手段SM121に記憶されているビットB0の正転サブフレームデータがスイッチS
W12を通して容量C11に一斉に転送されて保持されると共に、反射電極PE1に印加
される。この容量C11によるビットB0の正転サブフレームデータの保持期間は、時刻
T1から図5(B)に示すように次の“H”レベルの正転トリガパルスが入力される時刻
T2までの1サブフレーム期間である。図5(C)は、反射電極PE1に印加されるサブ
フレームデータのビットを模式的に示す。
射電極PE1には電源電圧VDD(ここでは例えば3.3V)が印加され、ビット値が「
0」、すなわち“L”レベルのときには反射電極PE1には0Vが印加される。一方、共
通電極CEには、GND及びVDDに制限されることなく、自由な電圧が共通電極電圧V
comとして印加できるようになっており、“H”レベルの正転トリガパルスが入力され
る時と同時タイミングで規定の電圧に切り替わるようにされている。ここでは、共通電極
電圧Vcomは、正転サブフレームデータが反射電極PE1に印加されるサブフレーム期
間は、図5(D)に示すように0Vよりも液晶の閾値電圧Vttだけ低い電圧に設定され
る。
電圧の絶対値である、液晶LC1の印加電圧に応じた階調表示を行う。従って、ビットB
0の正転サブフレームデータが反射電極PE1に印加される時刻T1〜T2の1サブフレ
ーム期間では、液晶LC1の印加電圧は、図5(E)に示すように、サブフレームデータ
のビット値が「1」のときは3.3V+Vtt(=3.3V−(−Vtt))となり、サブ
フレームデータのビット値が「0」のときは+Vtt(=0V−(−Vtt))となる。
6に示すように、グレースケール値曲線は黒のグレースケール値が液晶の閾値電圧Vtt
のRMS電圧に対応し、白のグレースケール値が液晶の飽和電圧Vsat(=3.3V+
Vtt)のRMS電圧に対応するようにシフトされる。グレースケール値を液晶応答曲線
の有効部分に一致させることが可能である。従って、液晶表示素子は上記のように液晶L
Cの印加電圧が(3.3V+Vtt)のときは白を表示し、+Vttのときは黒を表示す
る。
内において、図5(A)にB0bで示すようにビットB0の反転サブフレームデータの画
素12のSM121への書き込みが順番に開始される。そして、画像表示部の全画素のS
M121にビットB0の反転サブフレームデータが書き込まれ、その書き込み終了後の時
刻T2で図5(B)に示すように“H”レベルの正転トリガパルスが画像表示部を構成す
る全ての画素に同時に供給される。
憶されているビットB0の反転サブフレームデータがスイッチSW12を通して容量C1
1に転送されて保持されると共に、反射電極PE1に印加される。この容量C11による
ビットB0の反転サブフレームデータの保持期間は、時刻T2から図5(B)に示すよう
に次の“H”レベルの正転トリガパルスが入力される時刻T3までの1サブフレーム期間
である。ここで、ビットB0の反転サブフレームデータはビットB0の正転サブフレーム
データと常に逆論理値の関係にあるため、ビットB0の正転サブフレームデータが「1」
のときは「0」、ビットB0の正転サブフレームデータが「0」のときは「1」である。
るサブフレーム期間は、図5(D)に示すように3.3Vよりも液晶の閾値電圧Vttだ
け高い電圧に設定される。従って、ビットB0の反転サブフレームデータが反射電極PE
1に印加される時刻T2〜T3の1サブフレーム期間では、液晶LC1の印加電圧は、サ
ブフレームデータのビット値が「1」のときは−Vtt(=3.3V−(3.3V+Vtt
))となり、サブフレームデータのビット値が「0」のときは−3.3V−Vtt(=0
V−(3.3V+Vtt))となる。
入力されるビットB0の反転サブフレームデータのビット値が「0」であるため、液晶L
C1の印加電圧は、−(3.3V+Vtt)となり、液晶LC1に印加される電位の方向
はビットB0の正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画
素12はビットB0の正転サブフレームデータ表示時と同じ白を表示する。
入力されるビットB0の反転サブフレームデータのビット値が「1」であるため、液晶L
C1の印加電圧は、−Vttとなり、液晶LC1に印加される電位の方向はビットB0の
正転サブフレームデータの時とは逆となるが絶対値が同じであるため、画素12は黒を表
示する。
ム期間は、ビットB0とビットB0の相補ビットB0bとで同じ階調を表示すると共に、
液晶LC1の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶LC1
の焼き付きを防止することができる。
ム期間内において、図5(A)にB1で示すようにビットB1の正転サブフレームデータ
の画素12のSM121への書き込みが順番に開始される。そして、画像表示部の全画素
12の第1の信号保持手段SM121にビットB1の正転サブフレームデータが書き込ま
れ、その書き込み終了後の時刻T3で図5(B)に示すように“H”レベルの正転トリガ
パルスが画像表示部を構成する全ての画素に同時に供給される。
SM121に記憶されているビットB1の正転サブフレームデータがスイッチSW12を
通して容量C11に転送されて保持されると共に、反射電極PE1に印加される。この容
量C11によるビットB1の正転サブフレームデータの保持期間は、時刻T3から図5(
B)に示すように次の“H”レベルの正転トリガパルスが入力される時刻T4までの1サ
ブフレーム期間である。
るサブフレーム期間は、図5(D)に示すように0Vよりも液晶の閾値電圧Vttだけ低
い電圧に設定される。従って、ビットB1の正転サブフレームデータが反射電極PE1に
印加される時刻T3〜T4の1サブフレーム期間では、液晶LC1の印加電圧は、図5(
E)に示すように、サブフレームデータのビット値が「1」のときは3.3V+Vtt(
=3.3V−(−Vtt))となり、サブフレームデータのビット値が「0」のときは+
Vtt(=0V−(−Vtt))となる。
内において、図5(A)にB1bで示すようにビットB1の反転サブフレームデータの画
素12の第1の信号保持手段SM121への書き込みが順番に開始される。そして、画像
表示部の全画素の第1の信号保持手段SM121にビットB1の反転サブフレームデータ
が書き込まれ、その書き込み終了後の時刻T4で図5(B)に示すように“H”レベルの
正転トリガパルスが画像表示部を構成する全ての画素に同時に供給される。
手段SM121に記憶されているビットB1の反転サブフレームデータがスイッチSW1
2を通して容量C11に転送されて保持されると共に、反射電極PE1に印加される。こ
の容量C11によるビットB0の反転サブフレームデータの保持期間は、時刻T4から図
5(B)に示すように次の“H”レベルの正転トリガパルスが入力される時刻T5までの
1サブフレーム期間である。ここで、ビットB1の反転サブフレームデータはビットB1
の正転サブフレームデータと常に逆論理値の関係にある。
るサブフレーム期間は、図5(D)に示すように3.3Vよりも液晶の閾値電圧Vttだ
け高い電圧に設定される。従って、ビットB1の反転サブフレームデータが反射電極PE
1に印加される時刻T4〜T5の1サブフレーム期間では、液晶LC1の印加電圧は、サ
ブフレームデータのビット値が「1」のときは−Vtt(=3.3V−(3.3V+Vtt
))となり、サブフレームデータのビット値が「0」のときは−3.3V−Vtt(=0
V−(3.3V+Vtt))となる。
レーム期間はビットB1とビットB1の相補ビットB1bとで同じ階調を表示すると共に
、液晶LC1の電位方向がサブフレーム毎に反転する交流駆動が行われるため、液晶LC
1の焼き付きを防止することができる。以下、上記と同様の動作が繰り返され、本実施の
形態の画素12を有する液晶表示装置1によれば、複数のサブフレームの組み合わせによ
って階調表示を行うことができる。
り、また、ビットB1と相補ビットB1bの各表示期間も同じ第2のサブフレーム期間で
あるが、第1のサブフレーム期間と第2のサブフレーム期間とは同一であるとは限らない
。ここでは、一例として第2のサブフレーム期間は第1のサブフレーム期間の2倍に設定
されている。また、図5(E)に示すように、ビットB2と相補ビットB2bの各表示期
間である第3のサブフレーム期間は、第2のサブフレーム期間の2倍に設定されている。
他のサブフレーム期間についても同様であり、システムに従って各サブフレーム期間の長
さが所定の長さに決められ、またサブフレーム数も任意の数に決定される。
面を参照して説明する。まず、画素検査の開始時にある特定の行走査線gに“H”レベル
の行走査信号を供給してスイッチSW11をオンにする。また、配線trigとtrig
bにそれぞれ“H”レベルのトリガパルス及び“L”レベルの反転トリガパルスを供給し
て、スイッチSW12もオンにする。
れにより、画素12の第1の信号保持手段SM121を構成するインバータINV11の
入力端子とインバータINV12の出力端子との接続点であるa点に“L”レベルのデー
タが書き込まれる。またインバータINV11の出力端子及びインバータINV12の入
力端子がスイッチSW12を介して容量C11に接続された接続点であるb点に“H”レ
ベルのデータが書き込まれる。このとき、画素12の第1の信号保持手段SM121にお
いて、インバータINV11を構成するトランジスタの駆動力がインバータINV12を
構成するトランジスタの駆動力よりも大きいため、a点は第1の信号保持手段SM121
の入力として、b点はSM121の出力としてそれぞれ機能する。
まれた状態になっている。
データを反転した“H”レベルのデータがラッチされた状態になる。
ータ線dをオープン状態とする。列データ線dに接続されたセンスアンプの入力をセンス
アンプ入力制御nutをオン状態とすることにより、中間電圧を供給した配線midに接
続する。これにより、センスアンプの入力の列データ線dは中間電圧の1.65Vにプリ
チャージされる。その後、センスアンプ入力制御nutをオフ状態とする。列データ線d
は信号線の容量があるため、1.65V電圧が保持される。
それぞれ出力される。画素12は入力と出力が決まったSRAMであるため、dの信号線
に保持されている1.65Vが画素12に書き込まれることになるが、画素12に書き込
まれたデータも信号線dにそれぞれ吐き出されることになり、信号線d1はそれぞれ画素
12に書き込まれたデータに影響されて信号線のレベルが変化する。つまり、列データ線
dは画素12に書き込まれたデータにより、インバータINV12によって“L”レベル
に駆動される。
線dをそれぞれ“L”レベルに駆動するには時間がかかるが、列データ線dの電位がわず
かに変化すれば、列データ線dと配線midから入力されたセンスアンプが電位差を増幅
し、センスアンプの出力は“L”レベルに出力される。
の後、TEST端子が“H”レベルに制御することによってe1からenの全ての列セン
スアンプ出力が画素読み出し用シフトレジスタの所定の場所に入力される。この後、タイ
ミングジェネレータから送られてくるTCK/TCKbの信号に従って、シリアルに出力
端子TOUTから信号が取り出される。
のデータを入力して信号を読み出す第1の検査方法と、列データ線dから“H”レベルの
データを入力して信号を読み出す第2の検査方法との2種類を、タイミングを変えて2回
実行する。
とが可能になるため、メモリとしてロジックの画素機能検査が可能になる。このとき、例
えばプロセスにより、容量C11が、GNDやVDD配線などにショートしていれば画素
検査において任意のデータを読み出すことが不可能である。また第1の信号保持手段SM
121がショートしていたり断線していたりした場合でも、本実施の形態に係る画素検査
において任意のデータを読み出すことが不可能である。以上のデータ読み出しが不可能な
場合は、不良画素が存在する液晶表示装置であると判断して、ビジネス上適切な対応をと
ることが可能となる。
で増幅して出力する。電圧源回路(図7中では破線にて示す。)はセンスアンプに供給す
るアナログ電圧を抵抗分割により形成している。なお、センスアンプ回路は図7の構成と
は限らない。さらにゲインの高い高性能なセンスアンプを用いる場合もありうる。
1の全体構成図、図2の回路図、及び図8のタイミングチャートを併せ参照して更に詳細
に説明する。
レベル、trigbが“L”レベルとし、画素12のSW12がオンに制御される。次に
時刻T2からT3までの間、LTを“H”レベルに制御し、列データ線d1〜dnに所定
のデータを書き込む。このとき、前述したように列データ線d(d1、d2、d3、・・
・dn)に“L”レベルのデータを書込む。
御し、レベルシフタ/画素ドライバから列データ線d1〜dnに書き込まれたデータを1
行分の画素12に書き込む。
第1の信号保持手段SM121に信号をラッチする。
を“L”レベルにして、全ての列データ線をオープン状態にする。これにより列データ線
d1〜dnは容量のみで電圧が確定される状態となる。時刻T5において、センスアンプ
入力制御nutを“H”レベルとすることにより、列データ線dを配線mid(1.65
V)と同通させる。これにより、列データ線dは1.65Vとなる。その後、センスアン
プ入力制御nutを“L”レベルとすることにより、全ての列データ線を再度オープン状
態にする。これにより列データ線d1は容量のみで1.65Vの電圧が保持確定されてい
る状態となる。
だデータを読み出す。T6のタイミングで画素12のインバータINV12によって列デ
ータ線dが駆動される。インバータINV12の駆動力は非常に小さいものであるため、
最初はわずかに列データ線の電位が変動するが、時間をかけて“L”レベルのデータとな
る。これにより、列データ線dは“L”レベル方向に駆動される。
アンプの出力に接続されたバッファに入力される。バッファによってVDD(電源電圧)
及びGND(基準電圧)レベルにデータが整形される。時刻T6でTESTを“H”レベ
ルに制御することによって、センスアンプの出力に接続されたバッファの出力e1からe
nを一斉に画素読み出し用シフトレジスタにラッチする。時刻t7でTESTを“L”レ
ベルにして画素読み出し用シフトレジスタのラッチを完了する。
のクロック信号TCKb及びクロック信号TCKを交互にオン・オフする制御が繰り返さ
れる。これにより、画素読み出し用シフトレジスタに格納された読出し信号のうち、列セ
ンスアンプバッファ出力enからの読出し信号から列センスアンプバッファ出力e1から
の読出し信号に向かって、順番に出力端子TOUTへ画素検査信号が出力される。クロッ
ク信号TCKb及びクロック信号TCKは、1行分の画素数の半分の数のオン・オフ制御
が繰り返されることによって、全データが読み出され1行分の検査が終了する。この1行
分の画素の読み出し信号と入力検査信号とを比較し、両者が同じであるか否かにより画素
検査ができる。
各画素12を選択し、上記と同様にして画素検査を行う。これらを繰り返し、垂直方向の
画素数分の検査を実行し、画像表示部を構成する全ての画素において、検査を実施する。
なお、入力する検査信号は上記のように列データ線d1に“L”レベルにする必要は無く
、反対のデータを書き込んで検査してもよい。
実施の形態によれば、画素検査のために画素12に検査用のトランジスタを増加させるこ
と無く検査が行えるため、前述した従来の液晶表示装置のように画素内に2つのSRAM
を用いた液晶表示装置に比べて、画素の小型化が可能となり、かつ正確な画素検査が可能
となる。
合の画素検査も行える。このとき、図8において、trigを“L”レベル、tirgb
を“H”レベルに制御することによってDRAMをオフにした検査も行える。その他のタ
イミングチャートは上述と同様である。この場合、DRAMをオン状態にした場合と、オ
フ状態にした場合との2種類の画素検査を行い、検査結果を比較することでDRAMのオ
ープン検査を行うことが可能となる。
る画素回路模式図を、それぞれ図9(A)及び図9(B)に示す。図9(A)に示すDR
AMがある場合は、図2のスイッチSW12がオンの場合であり、図9(B)に示すDR
AMがない場合は図2のb点において、プロセスの不具合にて配線が切断され、容量C1
1が接続されていない場合を示している。図9において、画素回路内のINV12にそれ
ぞれC11が接続されているかいないかが、それぞれの相違点である。
合)には、インバータの駆動力が強く、インバータINV12にC11が接続されていな
い場合(図9(B)の場合)にはインバータの駆動力が弱い。
量とに基づいて決定されるが、図10に図示しない(図2に図示)インバータINV11
の出力電圧で充電されて決定される。インバータINV11の出力電圧は、インバータI
NV11の入力電圧レベルによって決定されるが、インバータINV11の入力電圧は1
.65Vに書き込まれた列データ線dの電圧によって、1.65V程度に決定される。
バータINV11によってb点の電圧を1.65Vに書き換えようとする。しかし、b点
における液晶表示素子LC1と容量C11の容量が大きい場合1.65Vへの書き換えに
時間がかかり、その結果としてわずかに“H”レベルの反転電圧がa点に出力されること
になる。a点がわずかに“H”レベルになることによって、インバータINV11はわず
かに“L”レベルを出力しようとする。これらを繰り返すことによって、少しずつ列デー
タ線dは“H”レベルになっていく。
が判定できる振幅に達するとセンスアンプの出力には“H”レベル(VDD)電圧が出力
されて画素検査が可能となる。
の容量がなく、容量C11しかない。この容量C11をインバータINV11で1.65
Vに書き換えようとする。b点の容量が小さい場合、1.65Vに短時間で書き換えてし
まうため、インバータINV12の入力電圧は1.65Vになってしまい、a点の電圧が
1.65Vになってしまう。c点の電圧も1.65Vとなり、接続されている列データ線
dと配線midの電位差がほとんどなく、センスアンプが不感となり、正規判定の電圧を
出力することが出来ない。
)に示した場合と比較して、図9(B)に示した場合の方が長くなる。センスアンプが正
常に動作しだす電位差が決まっているため、時刻T6から時刻T7までの時間をある時間
(X)に調整することで、図9(A)に示した場合では正常に検査可能だが、図9(B)
に示した場合では正常に検査できないようにすることができる。
)、画素内のDRAM部がオープン(切断されている)である(図9の(B)に相当)と
正常に検査できないことになる。これにより、DRAMのオープン検査を実施することが
できるようになる。通常、オープン検査は画素電極をシリーズにスルーホールを経由した
画素構成にして検査する必要があるが、本実施の形態に係るこの方法によれば、画素構成
を変更することが無いため、画素ピッチを拡大することがなくDRAMのオープン検査を
実施することが出来る。
示にすぎず、特に断る場合を除き、本発明を限定するものではない。
12 画素
CE 共通電極
LC1 液晶
PE1 反射電極
LCM1 液晶表示素子
C11 容量
SW11、SW12 スイッチ
INV11、INV12 インバータ
d 列データ線
g 行走査線
Claims (2)
- 複数本の列データ線と複数本の行走査線とが交差する各交差部に設けられた複数の画素からなる液晶表示装置であって、
前記画素は、
対向する画素電極と共通電極との間に液晶が充填封入された表示素子と、
入力された映像信号の各フレームデータについて、表示期間が1フレーム期間よりも短いサブフレームを複数用いて表示するためのサンプリングを、前記列データ線を介して行う第1のスイッチング部と、
前記第1のスイッチング部と共にSRAMを構成し、前記第1のスイッチング部が前記サンプリングしたサブフレームデータを保持する第1の保持部と、
前記第1の保持部が保持した前記サブフレームデータを出力させる第2のスイッチング部と、
前記第2のスイッチング部と共にDRAMを構成し、前記第2のスイッチング部を通して入力される前記第1の保持部に保持された前記サブフレームデータにより記憶内容が書き換えられ、出力データを前記画素電極に印加する第2の保持部と、
前記複数の画素に行単位で、前記サブフレームデータを前記第1の保持部に書き込むことを繰り返し、前記サブフレームデータが前記複数の画素の全てに書き込まれた後、トリガパルスにより前記複数の画素全ての前記第2のスイッチング部をオンにして、前記第1の保持部に保持された前記サブフレームデータにより前記複数の画素の前記第2の保持部の記憶内容を書き換える動作を前記サブフレーム毎に行う画素制御部とを備え、
前記画素の前記第1のスイッチング部に接続されている第1の列データ線が接続されると共に、所定の固定電圧が印加されるセンスアンプとを備え、
前記DRAMを通して前記画素電極に書き込んだ信号を、前記第2のスイッチング部をオンにして前記DRAMから前記SRAMを通して、前記第1のスイッチング部から前記列データ線を介して読み出して、前記センスアンプを用いて画素検査をする
ことを特徴とする液晶表示装置。 - 前記請求項1に記載の液晶表示装置の検査方法であって、
前記画素の前記第1のスイッチング部に接続されている前記第1の列データ線に1ビットの検査用信号を入力するステップと、
前記画素のSRAMに前記検査用信号をラッチするステップと、
前記画素の前記第2のスイッチング部をオンにして、前記画素のSRAMにラッチした前記検査用信号を前記画素の前記DRAMにラッチするステップと、
前記画素の前記第2のスイッチング部をオンにして、前記画素のDRAMにラッチした前記検査用信号を前記画素のSRAMに読み出すステップと、
前記ラッチされた前記検査用信号を前記第1の列データ線に供給するステップと、
前記供給された前記検査用信号と、前記所定の固定電圧とに基づく電位差を前記センスアンプにより増幅するステップと
を含むことを特徴とする液晶表示装置の検査方法。
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Publication Number | Publication Date |
---|---|
JP2017126075A true JP2017126075A (ja) | 2017-07-20 |
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Date | Code | Title | Description |
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A521 | Request for written amendment filed |
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R150 | Certificate of patent or registration of utility model |
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