KR100766376B1 - 반도체 메모리의 전압 생성 장치 - Google Patents

반도체 메모리의 전압 생성 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 반도체 메모리의 전압 생성 장치는, 모드 선택 신호에 응답하여 제 1 구동 신호, 제 2 구동 신호 및 모드 선택 지연 신호를 출력하는 제어 신호 생성 수단; 및 상기 제 1 구동 신호, 상기 제 2 구동 신호 및 상기 모드 선택 지연 신호에 응답하여 레벨이 조절되는 내부 전압을 출력하는 전압 생성 수단을 포함하되, 상기 전압 생성 수단은, 상기 제 1 구동 신호에 응답하여 제 1 전압을 생성하고, 상기 제 1 전압으로부터 분배된 전압 및 제 1 기준 전압을 비교한 결과에 응답하여 외부 전압을 상기 제 1 전압에 인가하는 제 1 전압 생성부;상기 제 2 구동 신호에 응답하여 제 2 전압을 생성하고, 상기 제 2 전압으로부터 분배된 전압 및 제 2 기준 전압을 비교한 결과에 응답하여 상기 외부 전압을 상기 제 2 전압에 인가하는 제 2 전압 생성부; 및 상기 모드 선택 지연 신호에 응답하여, 상기 제 1 전압 또는 상기 제 2 전압을 상기 내부 전압으로 출력하는 스위칭부를 포함한다.
제 1 전압, 제 2 전압, 내부 전압, 모드 선택 신호

Description

반도체 메모리의 전압 생성 장치{Apparatus for Generating Voltage of Semiconductor Memory}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리의 전압 생성 장치를 나타내는 블록도,
도 2는 도 1에 도시된 전압 생성부의 상세 블록도,
도 3은 도 1에 도시된 제어 신호 생성부를 나타내는 회로도,
도 4는 도 2에 도시된 전압 생성부를 나타내는 회로도,
도 5는 본 발명의 일 실시예에 따른 반도체 메모리의 전압 생성 장치의 동작을 나타내는 타이밍도,
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리의 전압 생성 장치를 나타내는 블록도,
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리의 전압 생성 장치의 동작을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100, 300 : 제어 신호 생성부 200, 400 : 전압 생성부
210 : 제 1 전압 생성부 230 : 제 2 전압 생성부
250 : 스위칭부
본 발명은 반도체 메모리의 전압 생성 장치에 관한 것으로, 보다 상세하게는 모드 선택 신호에 응답하여 내부 전압의 출력 레벨을 조절함으로써 전류 소모를 줄이고 내부 동작을 안정화 할 수 있는 반도체 메모리의 전압 생성 장치에 관한 것이다.
디램(Dynamic Random Access Memory, DRAM)에 인가되는 입력 전원은 일정 범위에 대해서 변동이 가능하다. 예를 들어 반도체 메모리의 동작 전압이 3.3V일 경우 3.0V에서 3.6V사이에서 입력 전원의 레벨 변동이 가능하다. 따라서, 디램 내부의 안정적인 동작을 위해서 일정한 레벨의 내부 전원을 만들어 사용한다.
일반적인 반도체 메모리의 전압 생성 장치는 구동 신호에 응답하여 내부 전압을 생성하고, 상기 내부 전압으로부터 분배된 전압 및 기준 전압을 비교한 결과에 응답하여 외부 전압을 상기 내부 전압에 인가한다.
디램에서는 내부 동작을 하지 않는 각종 모드(power down mode, self refresh mode 등)가 존재하고, 이 모드에 대해서는 내부 전압의 타겟 레벨을 유지할 필요는 없지만, 일반적인 반도체 메모리의 전압 생성 장치는 상기 모드(power down mode, self refresh mode 등)에 상관없이 일정한 내부 전압만을 생성함으로 내부 전압의 타겟 레벨을 유지할 필요가 없는 모드에서도 불필요하게 높은 전압을 유지함으로 전류 소모가 발생하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 복수개의 전압 생성 수단을 구비하여 내부 전압의 타겟 레벨을 유지하지 않아도 되는 모드에서 모드 선택 신호에 응답하여 내부 전압의 레벨을 조절함으로써 전류 소모를 줄일 수 있고 메모리를 안정화 시킬 수 있는 반도체 메모리의 전압 생성 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리의 전압 생성 장치는, 모드 선택 신호에 응답하여 제 1 구동 신호, 제 2 구동 신호 및 모드 선택 지연 신호를 출력하는 제어 신호 생성 수단; 및 상기 제 1 구동 신호, 상기 제 2 구동 신호 및 상기 모드 선택 지연 신호에 응답하여 레벨이 조절되는 내부 전압을 출력하는 전압 생성 수단을 포함하되, 상기 전압 생성 수단은, 상기 제 1 구동 신호에 응답하여 제 1 전압을 생성하고, 상기 제 1 전압으로부터 분배된 전압 및 제 1 기준 전압을 비교한 결과에 응답하여 외부 전압을 상기 제 1 전압에 인가하는 제 1 전압 생성부;상기 제 2 구동 신호에 응답하여 제 2 전압을 생성하고, 상기 제 2 전압으로부터 분배된 전압 및 제 2 기준 전압을 비교한 결과에 응답하여 상기 외부 전압을 상기 제 2 전압에 인가하는 제 2 전압 생성부; 및 상기 모드 선택 지연 신호에 응답하여, 상기 제 1 전압 또는 상기 제 2 전압을 상기 내부 전압으로 출력하는 스위칭부를 포함한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리의 전압 생성 장치는, 모드 선택 신호에 응답하여 제어 신호를 출력하는 제어 신호 생성 수단; 상기 제어 신호에 응답하여 레벨이 조절되는 내부 전압을 출력하는 전압 생성 수단을 포함하되, 상기 전압 생성 수단은 상기 제어 신호에 응답하여, 각각 서로 다른 레벨의 전압을 출력하는 복수개의 전압 생성부를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예 따른 반도체 메모리의 전압 생성 장치를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리의 전압 생성 장치는 모드 선택 신호(MODE_SEL)에 응답하여 제 1 구동 신호(EN1), 제 2 구동 신호(EN2) 및 모드 선택 지연 신호(MODE_SEL_DEL)를 출력하는 제어 신호 생성부(100); 및 상기 제 1 구동 신호(EN1), 상기 제 2 구동 신호(EN2) 및 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하여 레벨이 조절되는 내부 전압(VOUT)을 출력하는 전압 생성부(200);를 포함한다.
상기 모드 선택 신호(MODE_SEL)는 셀프 리프레시 모드(self refresh mode), 파워 다운 모드(power down mode) 등 상기 내부 전압(VOUT)이 정상적인 타겟 레벨(target level)로 유지되지 않아도 되는 모드(mode) 동작시 로우 레벨로 활성화 되는 신호이다.
도 2는 도 1에 도시된 전압 생성부의 상세 블록도이다.
상기 전압 생성부(200)는 상기 제 1 구동 신호(EN1)에 응답하여 제 1 전압(VOUT1)을 생성하고, 상기 제 1 전압(VOUT1)으로부터 분배된 전압 및 제 1 기준 전압(VREF1)을 비교한 결과에 응답하여 외부 전압(VDD)을 상기 제 1 전압(VOUT1)에 인가하는 제 1 전압 생성부(210); 상기 제 2 구동 신호(EN2)에 응답하여 제 2 전압(VOUT2)을 생성하고, 상기 제 2 전압(VOUT2)으로부터 분배된 전압 및 제 2 기준 전압(VREF2)을 비교한 결과에 응답하여 상기 외부 전압(VDD)을 상기 제 2 전압(VOUT2)에 인가하는 제 2 전압 생성부(230); 및 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하여, 상기 제 1 전압(VOUT1) 또는 상기 제 2 전압(VOUT2)을 상기 내부 전압(VOUT)으로 출력하는 스위칭부(250);로 구성된다.
본 발명에서 상기 제 1 기준 전압(VREF1)은 상기 제 2 기준 전압(VREF2) 보다 높은 전압이고, 상기 제 1 전압(VOUT1)은 상기 제 2 전압(VOUT2) 보다 높은 전압이다.
도 3은 도 1에 도시된 제어 신호 생성부를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 상기 제어 신호 생성부(100)는 상기 모드 선택 신호(MODE_SEL)를 지연시켜 상기 모드 선택 지연 신호(MODE_SEL_DEL)를 출력하는 지연부(110); 상기 모드 선택 신호(MODE_SEL) 및 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하여 상기 제 1 구동 신호(EN1)를 출력하는 오어(OR) 게이트(OR1); 및 상기 모드 선택 신호(MODE_SEL) 및 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하여 상기 제 2 구동 신호(EN2)를 출력하는 낸드(NAND) 게이트(ND1);로 구성된다.
본 발명에서는 상기 지연부(110)를 복수개의 반전 수단(IV1 ~ IV6)을 구비하여 실시 하였지만, 상기 지연부(110)는 소정의 지연 시간을 가지는 다른 지연 소자로 대체하여 구성하는 것도 가능하다.
상기 오어(OR) 게이트(OR1)는 상기 모드 선택 신호(MODE_SEL) 및 상기 모드 선택 지연 신호(MODE_SEL_DEL) 중 어느 하나의 신호가 하이 레벨이면 하이 레벨의 상기 제 1 구동 신호를 출력하도록 다른 논리 소자들을 이용하여 구성하는 것도 가능하며, 상기 낸드(NAND) 게이트(ND1)도 상기 모드 선택 신호(MODE_SEL) 및 상기 모드 선택 지연 신호(MODE_SEL_DEL) 모두 하이 레벨일 경우에만 로우 레벨을 출력하도록 다른 논리 소자들을 이용하여 구성하는 것도 가능하다.
도 4는 도 2에 도시된 전압 생성부를 나타내는 회로도이다.
도 4에 도시된 바와 같이, 상기 제 1 전압 생성부(210)는 상기 제 1 구동 신호(EN1)에 응답하여 상기 제 1 전압 생성부(210)를 활성화 시키는 제 1 구동부(211); 상기 구동부(211)에 연결되고, 상기 제 1 기준 전압(VREF1) 및 상기 제 1 전압(VOUT1)의 분배된 전압 레벨인 제 1 분배 전압(V_DIV1)을 비교하여 제 1 비교 신호(COM1)를 출력하는 제 1 비교부(213); 상기 제 1 비교 신호(COM1)에 응답하여 외부 전압(VDD)을 상기 제 1 전압(VOUT1)에 인가하는 제 1 전압 공급부(215); 및 상기 제 1 전압(VOUT1)을 입력받아 상기 제 1 분배 전압(V_DIV1)을 출력하는 제 1 전압 분배부(217);로 구성된다.
상기 제 2 전압 생성부(230)는 상기 제 2 구동 신호(EN1)에 응답하여 상기 제 2 전압 생성부(230)를 활성화 시키는 제 2 구동부(231); 상기 구동부(231)에 연결되고, 상기 제 2 기준 전압(VREF2) 및 상기 제 2 전압(VOUT2)의 분배된 전압 레벨인 제 2 분배 전압(V_DIV2)을 비교하여 제 2 비교 신호(COM2)를 출력하는 제 2 비교부(233); 상기 제 2 비교 신호(COM2)에 응답하여 상기 외부 전압(VDD)을 상기 제 2 전압(VOUT2)에 인가하는 제 2 전압 공급부(235); 및 상기 제 2 전압(VOUT2)을 입력받아 상기 제 2 분배 전압(V_DIV2)을 출력하는 제 2 전압 분배부(237);로 구성된다.
상기 스위칭부(250)는 상기 제 1 전압 공급부(215) 및 상기 제 1 전압 분배부(217)의 접속 단 및 상기 제 2 전압 공급부(235) 및 상기 제 2 전압 분배부(237)의 접속 단에 연결된다.
상기 제 1 구동부(211)는 게이트 단이 상기 제 1 구동 신호(EN1)를 입력받고 소스 단이 접지 전압(VSS)을 인가받는 제 1 엔모스 트랜지스터(N11); 게이트 단이 상기 제 1 구동 신호(EN1)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 제 1 노드(A1)에 연결된 제 1 피모스 트랜지스터(P11); 및 게이트 단이 상기 제 1 구동 신호(EN1)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 제 2 노드(B1)에 연결된 제 2 피모스 트랜지스터(P12);로 구성된다.
상기 제 1 비교부(213)는 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 1 노드(A1)에 연결되는 제 3 피모스 트랜지스터(P13); 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 2 노드(B1)에 연결되며 게이트 단이 상기 제 3 피모스 트랜지스터(P13)의 게이트 단 및 상기 제 2 노드(B1)에 연결되는 제 4 피모스 트랜지스터(P14); 게이트 단이 상기 제 1 기준 전압(VREF1)을 입력받고 드레인 단이 상기 제 1 노드(A1)에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터(N11)의 드레인 단과 연결되는 제 2 엔모스 트랜지스터(N12); 및 게이트 단이 상기 제 1 분배 전압(V_DIV1)을 입력받고 드레인 단이 상기 제 2 노드(B1)에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터(N11)의 드레인 단과 연결되는 제 3 엔모스 트랜지스터(N13);로 구성된다.
상기 제 1 전압 공급부(215)는 게이트 단이 상기 제 1 노드(A1)와 연결되고 소스 단이 상기 외부 전압(VDD)을 인가 받으며 드레인 단이 상기 제 1 전압(VOUT1)을 출력하는 제 5 피모스 트랜지스터(P15)로 구성된다.
상기 제 1 전압 분배부(217)는 상기 제 1 전압(VOUT1)을 입력받는 다이오드 형태의 제 4 엔모스 트랜지스터(N14); 및 상기 제 4 엔모스 트랜지스터(N14)와 직렬로 연결되고 상기 접지 전압(VSS)을 인가받는 다이오드 형태의 제 5 엔모스 트랜지스터(N15)로 구성되며, 상기 제 4 엔모스 트랜지스터(N14) 및 상기 제 5 엔모스 트랜지스터(N15)의 접속 단이 상기 제 3 엔모스 트랜지스터(N13)의 게이트 단과 연결된다.
상기 제 2 구동부(231)는 게이트 단이 상기 제 2 구동 신호(EN2)를 입력받고 소스 단이 접지 전압(VSS)을 인가받는 제 6 엔모스 트랜지스터(N16); 게이트 단이 상기 제 2 구동 신호(EN2)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 제 3 노드(C1)에 연결된 제 6 피모스 트랜지스터(P16); 및 게이트 단이 상기 제 2 구동 신호(EN2)를 입력받고 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 제 4 노드(D1)에 연결된 제 7 피모스 트랜지스터(P17);로 구성된다.
상기 제 2 비교부(233)는 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 3 노드(C1)에 연결되는 제 8 피모스 트랜지스터(P18); 소스 단이 상기 외부 전압(VDD)을 인가받고 드레인 단이 상기 제 4 노드(D1)에 연결되며 게이트 단이 상기 제 8 피모스 트랜지스터(P18)의 게이트 단 및 상기 제 4 노드(D1)에 연결되는 제 9 피모스 트랜지스터(P19); 게이트 단이 상기 제 2 기준 전압(VREF2)을 입력받고 드레인 단이 상기 제 3 노드(C1)에 연결되고 소스 단이 상기 제 6 엔모스 트랜지스터(N16)의 드레인 단과 연결되는 제 7 엔모스 트랜지스터(N17); 및 게이트 단이 상기 제 2 분배 전압(V_DIV2)을 입력받고 드레인 단이 상기 제 4 노드(D1)에 연결되고 소스 단이 상기 제 6 엔모스 트랜지스터(N16)의 드레인 단과 연결되는 제 8 엔모스 트랜지스터(N18);로 구성된다.
상기 제 2 전압 공급부(235)는 게이트 단이 상기 제 3 노드(C1)와 연결되고 소스 단이 상기 외부 전압(VDD)을 인가 받으며 드레인 단이 상기 제 2 전압(VOUT2)을 출력하는 제 10 피모스 트랜지스터(P20)로 구성된다.
상기 제 2 전압 분배부(237)는 상기 제 2 전압(VOUT2)을 입력받는 다이오드 형태의 제 9 엔모스 트랜지스터(N19); 및 상기 제 9 엔모스 트랜지스터(N19)와 직렬로 연결되고 상기 접지 전압(VSS)을 인가받는 다이오드 형태의 제 10 엔모스 트랜지스터(N20)로 구성되며, 상기 제 9 엔모스 트랜지스터(N19) 및 상기 제 10 엔모스 트랜지스터(N20)의 접속 단이 상기 제 8 엔모스 트랜지스터(N18)의 게이트 단과 연결된다.
도 4에 도시된 전압 생성부의 동작을 설명하면 다음과 같다.
상기 제 1 구동 신호(EN1)가 하이 레벨로 활성화 되는 경우, 상기 제 1 피모스 트랜지스터(P11) 및 상기 제 2 피모스 트랜지스터(P12)는 턴-오프(turn-off) 되고 상기 제 1 엔모스 트랜지스터(N11)는 턴-온(turn-on) 되어 전류가 흐르게 된다. 상기 제 1 기준 전압(VREF1)에 대해 동일한 전압이 상기 제 3 엔모스 트랜지스터(N13)의 게이트 단에 인가되도록 상기 제 5 피모스 트랜지스터(P15)의 게이트 레벨을 조정한다. 예를 들어 상기 제 3 엔모스 트랜지스터(N13)의 게이트 단에 입력되는 상기 제 1 분배 전압(V_DIV1)이 상기 제 1 기준 전압(VREF1)보다 높다면 상기 제 3 엔모스 트랜지스터(N13)를 통해 흐르는 전류가 상기 제 2 엔모스 트랜지스터(N12)를 통해 흐르는 전류보다 많기 때문에 상기 제 2 노드(B1)의 전압 레벨이 낮아져 상기 제 3 피모스 트랜지스터(P13) 및 상기 제 4 피모스 트랜지스터(P14)를 통해 상기 외부 전압(VDD)이 많이 인가되므로 상기 제 5 피모스 트랜지스터(P15)의 게이트 전압이 증가하게 되고, 상기 제 5 피모스 트랜지스터(P15)를 통해 상기 제 1 전압(VOUT1)으로 인가되는 상기 외부 전압(VDD)이 줄어들어 상기 제 1 전압(VOUT1)의 레벨은 낮아지며, 상기 제 1 전압(VOUT1)을 상기 제 4 엔모스 트랜지스터(N14)와 상기 제 5 엔모스 트랜지스터(N15)의 저항비로 나누어져 출력되는 상기 제 1 분배 전압도 낮아진다.
반면에, 상기 제 1 분배 전압(V_DIV1)이 상기 제 1 기준 전압(VREF1)보다 낮으면 상기 제 2 노드(B1)의 전압은 높아지고 상기 제 3 피모스 트랜지스터(P13) 및 상기 제 4 피모스 트랜지스터(P14)의 게이트 전압이 높아져서 상기 제 5 피모스 트랜지스터(P15)의 게이트 전압이 낮아진다. 이에 따라, 상기 제 5 피모스 트랜지스터(P15)를 통해 상기 제 1 전압(VOUT1)으로 인가되는 상기 외부 전압(VDD)이 증가하여 상기 제 1 전압(VOUT1)은 높아진다.
이와 같은 동작으로 상기 제 2 엔모스 트랜지스터(N12) 및 상기 제 3 엔모스 트랜지스터(N12)의 게이트 레벨이 항상 일정하도록 상기 제 1 내지 상기 제 3 엔모스 트랜지스터(N11, N12, N13) 및 상기 3 내지 상기 제 5 피모스 트랜지스터(P13, P14, P15)가 동작한다. 상기 제 3 엔모스 트랜지스터(N13)의 게이트 전압인 상기 제 1 분배 전압(V_DIV1)은, 상기 제 4 엔모스 트랜지스터(N14) 및 상기 제 5 엔모 스 트랜지스터(N15)의 위드(width)와 렝쓰(length)가 일정하다면, 상기 제 1 전압(VOUT1)의 1/2가 되므로 상기 제 1 전압(VOUT1)은 항상 상기 제 1 기준 전압(VREF1)의 2 배가 된다. 또한 상기 제 1 구동 신호(EN1)가 로우 레벨일 때 상기 제 1 피모스 트랜지스터(P11) 및 상기 제 2 피모스 트랜지스터(P12)는 턴-온(turn-on) 되고 상기 제 1 엔모스 트랜지스터(N11)가 턴-오프(turn-off) 되어 상기 제 5 피모스 트랜지스터(P15)의 게이트 레벨을 하이 레벨로 만들어 상기 제 5 피모스 트랜지스터(P15)를 턴-오프(turn-off) 시켜 상기 제 1 전압(VOUT1)으로 상기 외부 전압(VDD)이 인가되는 것을 차단하여 상기 제 1 전압 생성부(210)를 비활성화 시킨다.
상기 제 2 전압 생성부(230)는 상기 제 1 구동 신호(EN1) 대신 상기 제 2 구동 신호(EN2)에 응답하고, 상기 제 1 기준 전압(VREF1) 대신 상기 제 2 기준 전압(VREF2)에 응답하여, 상기 제 1 전압(VOUT1) 대신 상기 제 2 전압(VOUT2)을 생성하지만, 상기 제 1 전압 생성부(210)와 동작 원리가 같으므로 상기 제 2 전압 생성부(230)의 동작 설명은 생략하기로 한다.
상기 스위칭부(250)는 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하여, 상기 제 1 전압(VOUT1) 및 상기 제 2 전압(VOUT2) 중 어느 전압을 상기 내부 전압(VOUT)으로 출력할지를 결정하는 동작을 한다.
도 5는 본 발명의 일 실시예 따른 반도체 메모리의 전압 생성 장치의 동작을 나타내는 타이밍도이고, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 5에 도시된 바와 같이, 상기 모드 선택 신호(MODE_SEL)가 A 구간, D 구간 및 E 구간에서 하이 레벨이고, B 구간 및 C 구간에서 로우 레벨을 가지고 상기 제어 신호 생성부(100)에 입력된다고 가정하여 설명하면 다음과 같다.
상기 모드 선택 신호(MODE_SEL)가 상기 제 1 지연부(110)에서 소정 시간(B 구간 또는 D 구간의 시간) 지연되어 상기 모드 선택 지연 신호(MODE_SEL_DEL)로 출력되고, 상기 모드 선택 신호(MODE_SEL) 및 상기 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하여 상기 오어 게이트(OR1)에서 상기 C 구간에서만 로우 레벨을 가지는 상기 제 1 구동 신호(EN1)가 출력되며, 상기 모드 선택 신호(MODE_SEL) 및 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하여 상기 B 구간, 상기 C 구간 및 상기 D 구간에서 하이 레벨을 가지는 상기 제 2 구동 신호(EN2)가 출력된다.
도 4에 도시된 전압 생성부(200)를 참조하면, 상기 전압 생성부(200)는, 상기 A 및 상기 E 구간에서 상기 제 1 전압 생성부(210)를 활성화 시키고 상기 상기 제 2 전압 생성부(230)를 비활성화 시켜 상기 제 1 전압(VOUT1)을 상기 내부 전압(VOUT)으로 출력하고, 상기 B 구간 및 상기 D 구간에서 상기 제 1 전압 생성부(210) 및 상기 제 2 전압 생성부(230)를 동시에 활성화 시켜, 상기 제 1 전압(VOUT1)을 상기 내부 전압(VOUT)으로 출력한다. 또한 상기 전압 생성 장치(200)는, 상기 C 구간에서 상기 제 1 전압 생성부(210)를 비활성화 시키고 상기 제 2 전압 생성부(230)를 활성화 시키며 상기 스위칭부(250)를 활성화 시켜 상기 제 2 전압(VOUT2)을 상기 내부 전압(VOUT)으로 출력한다.
상기 B 구간 및 상기 D 구간에서와 같이, 상기 제 1 전압 생성부(210) 및 상기 제 2 전압 생성부(230)를 동시에 활성화 시키는 과도 상태를 두는 이유는, 상기 B 구간에서 상기 제 1 전압(VOUT1)보다 낮은 레벨을 가지는 상기 제 2 전압(VOUT2)을 출력하는 상기 제 2 전압 생성부(230)가 턴-온(turn-on) 될 때 상기 제 2 전압(VOUT2)을 만드는데 시간이 걸리기 때문이고, 상기 D 구간에서 상기 제 1 전압(VOUT1)의 출력을 안정화 시키고 상기 D 구간이 끝나는 영역에서 상기 모드 선택 지연 신호(MODE_SEL_DEL)가 하이 레벨로 천이 하게 하여 상기 제 1 전압(VOUT1)의 출력 단과 상기 제 2 전압(VOUT2)의 출력 단 사이의 연결을 끊은 후 부하(loading)를 상기 제 1 전압 생성부(210)가 견디게 함으로써 상기 제 1 전압(VOUT1)으로 상기 내부 전압(VOUT)을 출력하기 위함이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리의 전압 생성 장치를 나타내는 블록도이다.
본 발명의 다른 실시예에 따른 반도체 메모리의 전압 생성 장치는, 모드 선택 신호(MODE_SEL)에 응답하여 제어 신호(EN1, EN2)를 출력하는 제어 신호 생성부(300); 및 상기 제어 신호(EN1, EN2)에 응답하여 레벨이 조절되는 내부 전압(VOUT)을 출력하는 전압 생성부(400);을 포함한다.
상기 모드 선택 신호(MODE_SEL)는 셀프 리프레시 모드(self refresh mode), 파워 다운 모드(power down mode) 등 상기 내부 전압(VOUT)이 정상적인 타겟 레벨(target level)로 유지되지 않아도 되는 모드(mode) 동작시 로우 레벨로 활성화 되는 신호이다.
도 6에 도시된 바와 같이, 상기 제어 신호 생성부(300)는 반전 수단(IV7)을 구비하여, 상기 모드 선택 신호(MODE_SEL)에 응답하여 상기 모드 선택 신호(MODE_SEL)와 같은 레벨을 가지는 제 1 구동 신호(EN1) 및 상기 모드 선택 신호(MODE_SEL)의 반전된 레벨을 가지는 제 2 구동 신호(EN2)를 상기 제어 신호로 출력한다.
상기 제어 신호 생성부(300)는 상기 전압 생성부(400)의 구성에 따라 복수개의 상기 구동 신호(EN)의 출력이 가능함으로 상기 실시예에 한정하지 않음을 밝혀둔다.
도 6에 도시된 전압 생성부(400)는, 도 4에서와 같이 본 발명의 일 실시예에 따른 반도체 메모리의 전압 생성 장치의 일 예로 도시된 전압 생성부(200)에서 모드 선택 지연 신호(MODE_SEL_DEL)와 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하는 스위칭부(250)를 생략하여, 제 1 전압 생성부(210)와 제 2 전압 생성부(230)의 출력 단이 접속하여 상기 내부 전압(VOUT)을 출력하는 형태로 도시된다.
즉, 상기 전압 생성부(400)는 상기 제 1 구동 신호(EN1)에 응답하여 제 1 전압(VOUT1)을 생성하고, 상기 제 1 전압(VOUT1)으로부터 분배된 전압 및 제 1 기준 전압(VREF1)을 비교한 결과에 응답하여 외부 전압(VDD)을 상기 제 1 전압(VOUT1)에 인가하는 제 1 전압 생성부(210); 및 상기 제 2 구동 신호(EN2)에 응답하여 제 2 전압(VOUT2)을 생성하고, 상기 제 2 전압(VOUT2)으로부터 분배된 전압 및 제 2 기준 전압(VREF2)을 비교한 결과에 응답하여 상기 외부 전압(VDD)을 상기 제 2 전압(VOUT2)에 인가하는 제 2 전압 생성부(230);로 구성된다.
본 발명에서 상기 제 1 기준 전압(VREF1)은 상기 제 2 기준 전압(VREF2) 보다 높은 전압이고, 상기 제 1 전압(VOUT1)은 상기 제 2 전압(VOUT2) 보다 높은 전압이다.
본 발명의 다른 실시예에 따른 상기 전압 생성부(400)의 상세 구성은, 도 4에서 모드 선택 지연 신호(MODE_SEL_DEL)와 상기 모드 선택 지연 신호(MODE_SEL_DEL)에 응답하는 스위칭부(250)를 생략하고 제 1 전압 생성부(210)와 제 2 전압 생성부(230)의 출력 단이 접속 상기 내부 전압(VOUT)을 출력하는 형태로 도시되고, 그 구성에 대한 설명은 본 발명의 일 실시예에서 상세히 하였기에 생략하기로 한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리의 전압 생성 장치의 동작을 나타내는 타이밍도이다.
도 7에 도시된 바와 같이, 상기 모드 선택 신호(MODE_SEL)가 F 구간 및 H 구간에서 하이 레벨이고, G 구간에서 로우 레벨을 가지고 상기 제어 신호 생성부(300)에 입력된다고 가정하여 설명하면 다음과 같다.
상기 모드 선택 신호(MODE_SEL)가 상기 제어 신호 생성부(300)에서 같은 레벨을 가지는 상기 제 1 구동 신호(EN1) 및 반전된 레벨을 가지는 상기 제 2 구동 신호(EN2)로 출력된다. 즉, 상기 제 1 구동 신호(EN1)는 상기 F 구간 및 상기 H 구간에서 하이 레벨이고, 상기 G 구간에서 로우 레벨을 가지며, 상기 제 2 구동 신호(EN2)는 상기 F 구간 및 상기 H 구간에서 로우 레벨이고, 상기 G 구간에서 하이 레벨을 가진다.
상기 전압 생성부(400)는, 상기 F 구간 및 상기 H 구간에서 상기 제 1 전압 생성부(210)를 활성화 시키고 상기 제 2 전압 생성부(230)를 비활성화 시켜 상기 제 1 전압(VOUT1)을 상기 내부 전압(VOUT)으로 출력하고, 상기 G 구간에서 상기 제 1 전압 생성부(210)를 비활성화 시키고 상기 제 2 전압 생성부(230)를 활성화 시켜 상기 제 2 전압(VOUT2)을 상기 내부 전압(VOUT)으로 출력한다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 메모리의 전압 생성 장치는 상기 모드 선택 신호(MODE_SEL)에 응답하여, 노멀 상태일 때는 상기 제 1 전압(VOUT1)을 상기 내부 전압(VOUT)으로 사용하고, 저 전압으로 동작 하는 모드(예를 들어, power down mode, self refresh mode 등)일 때는 상기 제 1 전압(VOUT1)보다 낮은 상기 제 2 전압(VOUT2)을 상기 내부 전압(VOUT)으로 사용할 수 있어 메모리의 전류 소모를 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 전압 생성 장치는 내부 전압의 타겟 레벨을 유지하지 않아도 되는 모드에서 모드 선택 신호에 응답하여 내부 전압을 조절함으로써 전류 소모를 줄일 수 있고 메모리를 안정화 시킬 수 있는 효과를 수반한다.

Claims (48)

  1. 모드 선택 신호에 응답하여 제 1 구동 신호, 제 2 구동 신호 및 모드 선택 지연 신호를 출력하는 제어 신호 생성 수단; 및
    상기 제 1 구동 신호, 상기 제 2 구동 신호 및 상기 모드 선택 지연 신호에 응답하여 레벨이 조절되는 내부 전압을 출력하는 전압 생성 수단을 포함하되,
    상기 전압 생성 수단은,
    상기 제 1 구동 신호에 응답하여 제 1 전압을 생성하고, 상기 제 1 전압으로부터 분배된 전압 및 제 1 기준 전압을 비교한 결과에 응답하여 외부 전압을 상기 제 1 전압에 인가하는 제 1 전압 생성부;
    상기 제 2 구동 신호에 응답하여 제 2 전압을 생성하고, 상기 제 2 전압으로부터 분배된 전압 및 제 2 기준 전압을 비교한 결과에 응답하여 상기 외부 전압을 상기 제 2 전압에 인가하는 제 2 전압 생성부; 및
    상기 모드 선택 지연 신호에 응답하여, 상기 제 1 전압 또는 상기 제 2 전압을 상기 내부 전압으로 출력하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  2. 제 1 항에 있어서,
    상기 제어 신호 생성부는,
    상기 모드 선택 신호를 지연시켜 상기 모드 선택 지연 신호를 출력하는 지연부;
    상기 모드 선택 신호 및 상기 모드 선택 지연 신호에 응답하여 상기 제 1 구동 신호를 출력하는 제 1 논리 소자; 및
    상기 모드 선택 신호 및 상기 모드 선택 지연 신호에 응답하여 상기 제 2 구동 신호를 출력하는 제 2 논리 소자;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  3. 제 2 항에 있어서,
    상기 지연부는 복수개의 반전 수단을 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  4. 제 3 항에 있어서,
    상기 제 1 논리 소자는 오어 게이트임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  5. 제 4 항에 있어서,
    상기 제 2 논리 소자는 낸드 게이트임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 제 1 기준 전압의 레벨이 상기 제 2 기준 전압의 레벨보다 높은 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  8. 제 7 항에 있어서,
    상기 제 1 전압 레벨이 상기 제 2 전압 레벨보다 높은 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  9. 제 8 항에 있어서,
    상기 제 1 전압 생성부는,
    상기 제 1 구동 신호에 응답하여 상기 제 1 전압 생성부를 활성화 시키는 제 1 구동부;
    상기 제 1 구동부에 연결되고, 상기 제 1 기준 전압 및 제 1 분배 전압을 비교하여 제 1 비교 신호를 출력하는 제 1 비교부;
    상기 제 1 비교 신호에 응답하여 상기 외부 전압을 상기 제 1 전압에 인가하는 제 1 전압 공급부; 및
    상기 제 1 전압을 입력받아 상기 제 1 분배 전압을 출력하는 제 1 전압 분배부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  10. 제 9 항에 있어서,
    상기 제 2 전압 생성부는,
    상기 제 2 구동 신호에 응답하여 상기 제 2 전압 생성부를 활성화 시키는 제 2 구동부;
    상기 제 2 구동부에 연결되고, 상기 제 2 기준 전압 및 상기 제 2 분배 전압을 비교하여 제 2 비교 신호를 출력하는 제 2 비교부;
    상기 제 2 비교 신호에 응답하여 상기 외부 전압을 상기 제 2 전압에 인가하는 제 2 전압 공급부; 및
    상기 제 2 전압을 입력받아 상기 제 2 분배 전압을 출력하는 제 2 전압 분배부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  11. 제 10 항에 있어서,
    상기 스위칭부는,
    상기 제 1 전압 공급부 및 상기 제 1 전압 분배부의 접속 단 및 상기 제 2 전압 공급부 및 상기 제 2 전압 분배부의 접속 단에 연결되는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  12. 제 11 항에 있어서,
    상기 스위칭부는,
    상기 모드 선택 지연 신호에 응답하는 스위칭 소자임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  13. 제 12 항에 있어서,
    상기 스위칭 소자는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  14. 제 9 항에 있어서,
    상기 제 1 구동부 및 상기 제 1 구동부와 연결된 상기 제 1 비교부는 차동 증폭기 형태임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  15. 제 10 항에 있어서,
    상기 제 2 구동부 및 상기 제 2 구동부와 연결된 상기 제 2 비교부는 차동 증폭기 형태임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  16. 제 9 항에 있어서,
    상기 제 1 구동부는,
    게이트 단이 상기 제 1 구동 신호를 입력받고 소스 단이 접지 단에 연결된 제 1 엔모스 트랜지스터;
    게이트 단이 상기 제 1 구동 신호를 입력받고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 제 1 노드에 연결된 제 1 피모스 트랜지스터; 및
    게이트 단이 상기 제 1 구동 신호를 입력 받고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 제 2 노드에 연결된 제 2 피모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  17. 제 16 항에 있어서,
    상기 제 1 비교부는,
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 1 노드에 연결되는 제 3 피모스 트랜지스터;
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 2 노드에 연결되며 게이트 단이 상기 제 3 피모스 트랜지스터의 게이트 단 및 상기 제 2 노드에 연결되는 제 4 피모스 트랜지스터;
    게이트 단이 상기 기준 전압을 입력받고 드레인 단이 상기 제 1 노드에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 2 엔모스 트랜지스터; 및
    게이트 단이 상기 제 1 분배 전압을 입력받고 드레인 단이 상기 제 2 노드에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 3 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  18. 제 17 항에 있어서,
    상기 제 1 전압 공급부는,
    게이트 단이 상기 제 1 노드와 연결되고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 상기 제 1 전압을 출력하는 제 5 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  19. 제 18 항에 있어서,
    상기 제 1 전압 분배부는,
    상기 제 1 전압을 입력받는 다이오드 형태의 제 4 엔모스 트랜지스터; 및
    상기 제 4 엔모스 트랜지스터와 직렬로 연결되고 상기 접지 전압을 인가받는 다이오드 형태의 제 5 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  20. 제 19 항에 있어서,
    상기 제 4 엔모스 트랜지스터 및 상기 제 5 엔모스 트랜지스터의 접속 단이 상기 제 3 엔모스 트랜지스터의 게이트 단과 연결되는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  21. 제 10 항에 있어서,
    상기 제 2 구동부는,
    게이트 단이 상기 제 2 구동 신호를 입력받고 소스 단이 접지 단에 연결된 제 1 엔모스 트랜지스터;
    게이트 단이 상기 제 2 구동 신호를 입력받고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 제 1 노드에 연결된 제 1 피모스 트랜지스터; 및
    게이트 단이 상기 제 2 구동 신호를 입력 받고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 제 2 노드에 연결된 제 2 피모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  22. 제 21 항에 있어서,
    상기 제 2 비교부는,
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 1 노드에 연결되는 제 3 피모스 트랜지스터;
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 2 노드에 연결되며 게이트 단이 상기 제 3 피모스 트랜지스터의 게이트 단 및 상기 제 2 노드에 연결되는 제 4 피모스 트랜지스터;
    게이트 단이 상기 기준 전압을 입력받고 드레인 단이 상기 제 1 노드에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 2 엔모스 트랜지스터; 및
    게이트 단이 상기 제 2 분배 전압을 입력받고 드레인 단이 상기 제 2 노드에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 3 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  23. 제 22 항에 있어서,
    상기 제 2 전압 공급부는,
    게이트 단이 상기 제 1 노드와 연결되고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 상기 제 2 전압을 출력하는 제 5 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  24. 제 23 항에 있어서,
    상기 제 2 전압 분배부는,
    상기 제 2 전압을 입력받는 다이오드 형태의 제 4 엔모스 트랜지스터; 및
    상기 제 4 엔모스 트랜지스터와 직렬로 연결되고 상기 접지 전압을 인가받는 다이오드 형태의 제 5 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  25. 제 24 항에 있어서,
    상기 제 4 엔모스 트랜지스터 및 상기 제 5 엔모스 트랜지스터의 접속 단이 상기 제 3 엔모스 트랜지스터의 게이트 단과 연결되는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  26. 모드 선택 신호에 응답하여 제어 신호를 출력하는 제어 신호 생성 수단; 및
    상기 제어 신호에 응답하여 레벨이 조절되는 내부 전압을 출력하는 전압 생성 수단을 포함하되,
    상기 전압 생성 수단은,
    상기 제어 신호에 응답하여, 각각 서로 다른 레벨의 전압을 출력하는 복수개의 전압 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  27. 삭제
  28. 제 26 항에 있어서,
    상기 제어 신호 생성 수단은,
    상기 모드 선택 신호와 같은 레벨의 제 1 구동 신호 및 상기 모드 선택 신호의 반전된 레벨을 가지는 제 2 구동 신호를 상기 제어 신호로 출력하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  29. 제 28 항에 있어서,
    상기 제어 신호 생성 수단은,
    상기 모드 선택 신호를 입력받아 반전시켜 출력하는 반전 수단임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  30. 제 28 항에 있어서,
    상기 전압 생성 수단은,
    상기 제 1 구동 신호에 응답하여 제 1 전압을 생성하고, 상기 제 1 전압으로부터 분배된 전압 및 제 1 기준 전압을 비교한 결과에 응답하여 외부 전압을 상기 제 1 전압에 인가하는 제 1 전압 생성부; 및
    상기 제 2 구동 신호에 응답하여 제 2 전압을 생성하고, 상기 제 2 전압으로부터 분배된 전압 및 제 2 기준 전압을 비교한 결과에 응답하여 상기 외부 전압을 상기 제 2 전압에 인가하는 제 2 전압 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  31. 제 30 항에 있어서,
    상기 제 1 전압 생성부가 활성화 되면 상기 제 2 전압 생성부가 비활성화 되고, 상기 제 2 전압 생성부가 활성화 되면 상기 제 1 전압 생성부가 비활성화 되는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  32. 제 31 항에 있어서,
    상기 전압 생성 수단은;
    상기 제 1 전압 생성부 및 상기 제 2 전압 생성부가 연결된 접속 단에서 상기 내부 전압을 출력하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  33. 제 32 항에 있어서,
    상기 제 1 기준 전압의 레벨이 상기 제 2 기준 전압의 레벨보다 높은 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  34. 제 33 항에 있어서,
    상기 제 1 전압 레벨이 상기 제 2 전압 레벨보다 높은 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  35. 제 34 항에 있어서,
    상기 제 1 전압 생성부는,
    상기 제 1 구동 신호에 응답하여 상기 제 1 전압 생성부를 활성화 시키는 제 1 구동부;
    상기 제 1 구동부에 연결되고, 상기 제 1 기준 전압 및 제 1 분배 전압을 비교하여 제 1 비교 신호를 출력하는 제 1 비교부;
    상기 제 1 비교 신호에 응답하여 상기 외부 전압을 상기 제 1 전압에 인가하는 제 1 전압 공급부; 및
    상기 제 1 전압을 입력받아 상기 제 1 분배 전압을 출력하는 제 1 전압 분배부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  36. 제 35 항에 있어서,
    상기 제 2 전압 생성부는,
    상기 제 2 구동 신호에 응답하여 상기 제 2 전압 생성부를 활성화 시키는 제 2 구동부;
    상기 제 2 구동부에 연결되고, 상기 제 2 기준 전압 및 상기 제 2 분배 전압을 비교하여 제 2 비교 신호를 출력하는 제 2 비교부;
    상기 제 2 비교 신호에 응답하여 상기 외부 전압을 상기 제 2 전압에 인가하는 제 2 전압 공급부; 및
    상기 제 2 전압을 입력받아 상기 제 2 분배 전압을 출력하는 제 2 전압 분배부;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  37. 제 35 항에 있어서,
    상기 제 1 구동부 및 상기 제 1 구동부와 연결된 상기 제 1 비교부는 차동 증폭기 형태임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  38. 제 36 항에 있어서,
    상기 제 2 구동부 및 상기 제 2 구동부와 연결된 상기 제 2 비교부는 차동 증폭기 형태임을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  39. 제 37 항에 있어서,
    상기 제 1 구동부는,
    게이트 단이 상기 제 1 구동 신호를 입력받고 소스 단이 접지 단에 연결된 제 1 엔모스 트랜지스터;
    게이트 단이 상기 제 1 구동 신호를 입력받고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 제 1 노드에 연결된 제 1 피모스 트랜지스터; 및
    게이트 단이 상기 제 1 구동 신호를 입력 받고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 제 2 노드에 연결된 제 2 피모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  40. 제 39 항에 있어서,
    상기 제 1 비교부는,
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 1 노드에 연결되는 제 3 피모스 트랜지스터;
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 2 노드에 연결되며 게이트 단이 상기 제 3 피모스 트랜지스터의 게이트 단 및 상기 제 2 노드에 연 결되는 제 4 피모스 트랜지스터;
    게이트 단이 상기 기준 전압을 입력받고 드레인 단이 상기 제 1 노드에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 2 엔모스 트랜지스터; 및
    게이트 단이 상기 제 1 분배 전압을 입력받고 드레인 단이 상기 제 2 노드에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 3 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  41. 제 40 항에 있어서,
    상기 제 1 전압 공급부는,
    게이트 단이 상기 제 1 노드와 연결되고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 상기 제 1 전압을 출력하는 제 5 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  42. 제 41 항에 있어서,
    상기 제 1 전압 분배부는,
    상기 제 1 전압을 입력받는 다이오드 형태의 제 4 엔모스 트랜지스터; 및
    상기 제 4 엔모스 트랜지스터와 직렬로 연결되고 상기 접지 전압을 인가받는 다이오드 형태의 제 5 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  43. 제 42 항에 있어서,
    상기 제 4 엔모스 트랜지스터 및 상기 제 5 엔모스 트랜지스터의 접속 단이 상기 제 3 엔모스 트랜지스터의 게이트 단과 연결되는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  44. 제 38 항에 있어서,
    상기 제 2 구동부는,
    게이트 단이 상기 제 2 구동 신호를 입력받고 소스 단이 접지 단에 연결된 제 1 엔모스 트랜지스터;
    게이트 단이 상기 제 2 구동 신호를 입력받고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 제 1 노드에 연결된 제 1 피모스 트랜지스터; 및
    게이트 단이 상기 제 2 구동 신호를 입력 받고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 제 2 노드에 연결된 제 2 피모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  45. 제 44 항에 있어서,
    상기 제 2 비교부는,
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 1 노드에 연결되 는 제 3 피모스 트랜지스터;
    소스 단이 상기 외부 전압을 인가받고 드레인 단이 상기 제 2 노드에 연결되며 게이트 단이 상기 제 3 피모스 트랜지스터의 게이트 단 및 상기 제 2 노드에 연결되는 제 4 피모스 트랜지스터;
    게이트 단이 상기 기준 전압을 입력받고 드레인 단이 상기 제 1 노드에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 2 엔모스 트랜지스터; 및
    게이트 단이 상기 제 2 분배 전압을 입력받고 드레인 단이 상기 제 2 노드에 연결되고 소스 단이 상기 제 1 엔모스 트랜지스터의 드레인 단과 연결되는 제 3 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  46. 제 45 항에 있어서,
    상기 제 2 전압 공급부는,
    게이트 단이 상기 제 1 노드와 연결되고 소스 단이 상기 외부 전압을 인가 받으며 드레인 단이 상기 제 2 전압을 출력하는 제 5 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  47. 제 46 항에 있어서,
    상기 제 2 전압 분배부는,
    상기 제 2 전압을 입력받는 다이오드 형태의 제 4 엔모스 트랜지스터; 및
    상기 제 4 엔모스 트랜지스터와 직렬로 연결되고 상기 접지 전압을 인가받는 다이오드 형태의 제 5 엔모스 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
  48. 제 47 항에 있어서,
    상기 제 4 엔모스 트랜지스터 및 상기 제 5 엔모스 트랜지스터의 접속 단이 상기 제 3 엔모스 트랜지스터의 게이트 단과 연결되는 것을 특징으로 하는 반도체 메모리의 전압 생성 장치.
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