JP2008516425A - サブシステムのための、可変的な側面入力／出力端子を有するハードマクロ - Google Patents

Abstract

例えばデータプロセッサのようなサブシステム（ＴＭｉ）のためのハードマクロ装置（ＨＭＤ）であって、このハードマクロ装置（ＨＭＤ）は、処理されるタイムクリティカルな入力データを処理コア（Ｃ）に供給する少なくとも１つのタイムクリティカルな入力端子と、処理コアにより処理されたタイムクリティカルな出力データを配信する少なくとも１つのタイムクリティカルな出力端子（ＣＯＴ）とを備える処理コア（Ｃ）を有する。この処理コアは少なくとも部分的に接続インターフェースゾーン（ＣＩＺ）により囲まれ、この接続インターフェースゾーン（ＣＩＺ）は、ｉ）選択された位置に配置され処理されるタイムクリティカルな入力データを受信する少なくとも２つのタイムクリティカルな補助入力端子（ＡＩＴｊ）の少なくとも１つの入力グループ、及び／又は選択された位置に配置され処理されたタイムクリティカルな出力データを配信する少なくとも２つのタイムクリティカルな補助出力端子（ＡＯＴｋ）の少なくとも１つの出力グループと、ii）この入力グループのそれぞれのタイムクリティカルな補助入力端子（ＡＩＴｊ）をタイムクリティカルな入力端子（ＣＩＴ）へ接続するための入力接続装置（ＬＯ）、及び／又はiii）タイムクリティカルな出力端子（ＣＯＴ）をこの出力グループのそれぞれのタイムクリティカルな補助出力端子（ＡＯＴｋ）へ接続するための出力接続装置（Ｂｋ）とを有する。

Description

本発明は、データ処理システムの要素である多重ハードマクロを有するチップのレイアウト設計の分野に関するものである。

当業者には知られているように、マイクロプロッセサのようなデータ処理システム又はサブシステムは、例えばプロセッサ及びそのプロセッサのメモリの組といった、選択された（基本）作業又は機能に専用の要素を有する。設計段階において、サブシステムはトップモジュールと呼ばれる。トップモジュールは通常、複数のグルーロジック及び１つ以上のハードマクロ（装置）を有している。ハードマクロ（装置）とは、物理的設計が固定された要素であり、実際にはトップモジュール中で用いられなければならない要素である。ハードマクロは、処理される入力データを処理コアに供給する少なくとも１つの入力端子（又はピン）と、処理コアにより処理された出力データを配信する出力端子（又はピン）とを備えた処理コアを有する。

ハードマクロ装置は基本ブリックであり、そのコア入力及び出力端子は、常に固定位置に配置される。特定の入力及び出力データはタイムクリティカルなものであるから、次のデータ処理を遅延させて大きな伝播遅延をもたらさないようにするために、したがって、サブシステムのパフォーマンスを下げないようにするために、サブシステム（又はトップモジュール）内の該当する端子間の接続を最適化することは重要である。

ハードマクロ装置とそのトップモジュールとが同時に開発（又は設計）された場合に、この種の最適化は可能である。しかし、ハードマクロ装置とそのトップモジュールとがそれぞれ独立して開発（又は設計）された場合には、端子間の接続はまず最適化されない（例えば、コア入力端子は、それが接続されなければならない端子を有する領域の反対側にあるコア側に配置される怖れがある）。この場合（即ちハードマクロ装置とトップモジュールとがそれぞれ独立して開発される場合）において、通常はいくらかの柔軟性を許すために、ハードマクロのレイアウト内にフィードスルーを導入する。フィードスルーはハードマクロを貫通する経路であり、この経路によりハードマクロの一方にある非機能的な付加入力端子からハードマクロの他方にある非機能的な付加出力端子へ伝達することができる。このフィードスルーを使用することにより、例えば、ハードマクロ周辺の経路を選択することでより長い経路を選択し伝播遅延することなく、ハードマクロの一方にあるコア出力をハードマクロの反対側周辺に配置されたトップモジュールのコア入力端子へ接続することができる。

しかし、この有効なフィードスルーも依然として長過ぎる。

更に、起こり得るクロストークを回避するよう、フィードスルーの経路選択の際には多くの配慮がなされなければならない。実際、フィードスルー入力の到着時間を知ることは難しいか又は不可能である。なぜならこの到着時間は、接続されるフィードスルー端子と、ハードマクロ装置をフィード端子へ接続する外部ワイヤの荷重とに依存するからである。従って、クロストークによる妨害分析及び抑制は、難しく不正確である怖れがあり、しばしばハードマクロ装置のタイミングモデルに影響を及ぼして、後の処理段階でデータフローに問題を引き起こす怖れがある。

従って、本発明の目的は、ハードマクロのレイアウトを改善し、サブシステム（又はトップモジュール）の設計段階以降も、ハードマクロにより多くの柔軟性を与え得ることである。

この目的のために、サブシステム（又はトップモジュール）用の、処理されるタイムクリティカルな入力データを処理コアに供給する少なくとも１つのタイムクリティカルな入力端子と、処理コアにより処理されたタイムクリティカルな出力データを配信する少なくとも１つのタイムクリティカルな出力端子とを備えた処理コアを有するハードマクロを提供する。

このハードマクロ装置は、その処理コアが少なくとも部分的に接続インターフェースゾーンにより囲まれて（又は覆われて）おり、この接続インターフェースゾーンが、
（トップモジュールに接続された際に）処理すべきタイムクリティカルな入力データを受信する少なくとも２つのタイムクリティカルな補助入力端子を含む少なくとも１つの入力グループと、及び／又は処理されたタイムクリティカルな出力データを（意図されたトップモジュール端子へ）配信する少なくとも２つのタイムクリティカルな補助出力端子を含む少なくとも１つの出力グループと、
この入力グループのタイムクリティカルな補助入力端子を、それぞれタイムクリティカルな入力端子へ接続するための入力接続装置と、及び／又は
この出力グループのタイムクリティカルな補助出力端子を、それぞれタイムクリティカルな出力端子へ接続するための出力接続装置とを有することを特徴とする。

この方法において、ハードマクロの少なくとも１つのタイム（又はタイミング）クリティカルな出力とトップレベルモジュールの１つのタイム（又はタイミング）クリティカルな入力端子との間で、及び／又はサブシステム（又はトップモジュール）の少なくとも１つのタイム（又はタイミング）クリティカルな出力とハードマクロの１つのタイム（又はタイミング）クリティカルな入力端子との間で、伝播遅延を、サブシステム（又はトップモジュール）のタイム（又はタイミング）クリティカルな入力／出力の位置に関わらず最小限にすることができる。

本発明によるハードマクロ装置は、更なる特徴を有し、これらの特徴は別々に考慮されるか又は特に組み合わせて考慮されており、
入力接続装置は、少なくとも１つの統合コンポーネント（論理的ＯＲゲートを定めるもの）を有し、この統合コンポーネントはタイムクリティカルな入力端子と１つの入力グループにおけるタイムクリティカルな補助入力端子と同数の入力導体トラックとに接続され、それぞれの入力導体トラックはタイムクリティカルな補助入力端子の１つへ接続され、
出力接続装置は、それぞれの出力グループにおけるタイムクリティカルな補助出力端子と同数の出力導体トラックを有し、それぞれの出力導体トラックは１つのタイムクリティカルな補助出力端子をタイムクリティカルな出力端子へ接続する。例えば、これらそれぞれの出力導体トラックは、配信されるべき処理されたタイムクリティカルな出力データをバッファするためのバッファコンポーネントを有し、
接続インターフェースゾーンは少なくとも部分的に処理コアを囲んでおり、入力及び／又は出力グループのタイムクリティカルな補助入力及び／又は出力端子は、接続インターフェースゾーンの少なくとも２側面に配置されている。例えば、接続インターフェースゾーンは互いに垂直で完全に処理コアを取り囲む４つの側面を有しており、接続インターフェースゾーンはそれぞれが接続インターフェースゾーンの１側面に配置されている最高４つのタイムクリティカルな補助入力端子を有している入力グループと、及び／又はそれぞれが接続インターフェースゾーンの１側面に配置されている少なくとも４つのタイムクリティカルな補助出力端子を有している出力グループとを含み、
処理コアは、処理されるべき非タイムクリティカルな入力データを処理コアに供給する少なくとも１つの非タイムクリティカルな入力端子と、処理コアによって処理された非タイムクリティカルな出力データを配信する少なくとも１つの非タイムクリティカルな出力端子とを有することができ、接続インターフェースゾーンは、ｉ）非タイムクリティカルな入力端子と同数の非タイムクリティカルな補助入力端子と、非タイムクリティカル入力端子と同数の補助入力導体トラックとを有し、それぞれの補助入力導体トラックは１つの非タイムクリティカルな補助入力端子を対応する１つの非タイムクリティカルな入力端子へ接続し、更に接続インターフェースゾーンは、ii）非タイムクリティカルな出力端子と同数の非タイムクリティカルな補助出力端子と、非タイムクリティカルな出力端子と同数の補助出力導体トラックとを有し、それぞれの補助出力導体トラックは１つの非タイムクリティカルな出力端子を対応する１つの非タイムクリティカルな出力端子へ接続する。

処理コアとその接続インターフェースゾーンは、本発明による柔軟性のある新しいハードマクロ装置を設計するために使用することができる。

本発明は、例えば既に記載したハードマクロのような少なくとも１つのハードマクロを有する、データプロセッサ（例えばマイクロプロセッサ）のようなサブシステム（又はトップモジュール)を提供する。

本発明は、例えば多くのサブシステムの中で広く用いられるメモリのような、いかなる種類のハードマクロにも対応する。

本発明の他の特徴及び効果は、以下に与えられる詳細な明細書及び添付図面を吟味することで明らかになる。

添付の図面は本発明を完全なものにすることができるだけではなく、必要であれば本発明の定義の一助ともなりうる。

最初に図１を参照し、本発明が適応できる、例えばマイクロプロセッサのようなサブシステム（又はトップモジュール）ＴＭｉを有するデータ処理システムＭＰの実施例を記載する。

以下の説明において、システムＭＰは、例えばＧＳＭ／ＧＰＲＳ又はＵＭＴＳ携帯電話といった電子機器を対象とするものとする。しかし重要であるのは、本発明がこの種の電子機器に限られるものではないということである。実際、本発明は、１つ以上のデータプロセッサ又はデータ処理を目的とするサブシステムをそれぞれ備える１つ以上のシステムを有するいかなる種類の電気機器にも適応でき、特にコンピュータにも適応できる。

上記したように、データ処理システムＭＰは通常、互いに接続されデータプロセシングチェーンを形成し選択された（基本の）作業又は機能に専用の多くのサブシステム又はトップモジュールＴＭｉ（ここでｉ＝１〜Ｎ）を有する。例えば図示の実施例において（ただし図示の実施例に限定するものではない）、第１のＴＭ１と第２のＴＭ２のトップモジュールとは処理されたデータを第３のトップモジュールに供給し、第３のＴＭ３と第Ｎ−１のＴＭ（Ｎ−１）のトップモジュールは処理されたデータを第ＮのトップモジュールＴＭＮに供給することにより、例えば通信応用のために処理されたデータを配信することができる。

それぞれのトップモジュールＴＭｉは１つ以上の基本ブリックを有し、この基本ブリックは当業者によりハードマクロ（装置）と呼ばれ、通常は（ハードウェア（又は電子部品）でできている）集積回路専用に使われる。それぞれのハードマクロ装置は、他のトップモジュール又はそれ自身のトップモジュールにおける他のハードマクロ装置により配信される入力データと、他のトップモジュール又はそれ自身のトップモジュールにおける他のハードマクロを対象とする処理された出力データとにおける１つ以上の基本的な処理作業に専念する。

ここで図２を参照し、本発明によるサブシステム又はトップモジュールＴＭｉの実施例（ただし図２の実施例に限定されるものではない）を記載する。

図２に記載のトップモジュールＴＭｉは１つのハードマクロ装置ＨＭＤのみ有しているが、上述の通りトップモジュールＴＭｉは、端子（又はピン）と導体トラック（又は経路）とを通して互いに接続することができる２又は３、又はそれ以上のハードマクロ装置を有することができる。

本発明によれば、ハードマクロ装置ＨＭＤは、接続インターフェースゾーンＣＩＺにより少なくとも部分的に囲まれる（又は覆われる）処理コアＣを有する。図の例では、処理コアCは仮想的に長方形の形状を有し（長方形は物理的に実現できず、ハードマクロ装置ＨＭＤのみが物理的に長方形又は直線的な形状を実現できるからである）、更に処理コアＣは接続インターフェースゾーンＣＩＺによりその”４側面”で囲まれる。しかし、処理コアＣは、１つの”側面”又は２つの”側面”又は３つの”側面”のみで囲まれることもできる。更に一般的には、処理コアＣは少なくとも部分的に囲まれる。

処理コアＣは、周知の状態法の処理コアと比較して変わっていない。従って処理コアＣは、処理されるタイムクリティカルな入力データを処理コアＣに供給する少なくとも１つのタイムクリティカルな入力端子（又はピン）と、処理コアＣにより処理されたタイムクリティカルな出力データを配信する少なくとも１つのタイムクリティカルな出力端子（又はピン）とを備える。図示の例では、処理コアＣは１つのみのタイムクリティカルな入力端子ＣＩＴと１つのみのタイムクリティカルな出力端子ＣＯＴとを有している。しかし、処理コアＣは２つ以上のタイムクリティカルな入力端子ＣＩＴ及び／又は２つ以上のタイムクリティカルな出力端子ＣＯＴを有することができる。タイムクリティカルな入力端子ＣＩＴの数が必ずしもタイムクリティカルな出力端子ＣＯＴの数と等しくはない点に注意することは重要である。

図示の例では、処理コアＣは１つの非タイムクリティカルな入力端子ＣＩＴ´と１つのタイムクリティカルな出力端子ＣＯＴ´とを有している。しかし、このことは義務的ではない。更に、処理コアＣは２つ以上の非タイムクリティカルな入力端子ＣＩＴ´及び／又は２つ以上の非タイムクリティカルな出力端子ＣＯＴ´を有することができる。非タイムクリティカルな入力端子ＣＩＴ´の数が必ずしも非タイムクリティカルな出力端子ＣＯＴ´の数と等しくはない点に注意することは重要である。

それぞれのタイムクリティカルなコア入力端子ＣＩＴと、それぞれのタイムクリティカルなコア出力端子ＣＯＴと、それぞれの非タイムクリティカルなコア入力端子ＣＩＴ´と、それぞれの非タイムクリティカルなコア出力端子ＣＯＴ´とは、これらが受信した入力データを処理するよう配置される例えば組合せ論理セルとレジスタＲとのような１つ以上の電気的統合コンポーネントへ接続される。

それぞれのタイムクリティカルな入力端子ＣＩＴに、処理されるタイムクリティカルな入力データを受信する少なくとも２つのタイムクリティカルな補助入力端子ＡＩＴｊの１つの入力グループが接続する。更に、それぞれのタイムクリティカルな出力端子ＣＯＴに、処理されたタイムクリティカルな出力データを配信する少なくとも２つのタイムクリティカルな補助出力端子ＡＯＴｋの１つの入力グループが接続する。図示の例では、ｊ＝１〜４及びｋ＝１〜４であるが、ｊとｋとは２以上でなければならないだけである。更に、タイムクリティカルな補助入力端子ＡＩＴｊの数ｊはタイムクリティカルな補助出力端子ＡＯＴｋの数ｋと異なっていてもよい。

これらのタイムクリティカルな補助入力端子ＡＩＴｊとタイムクリティカルな補助出力端子ＡＯＴｋとは、接続インターフェースゾーンＣＩＺの外部輪郭上の選択された様々な位置に定められる。図示の例では、４つのタイムクリティカルな補助入力端子のＡＩＴ１からＡＩＴ４が、それぞれ接続インターフェースゾーンＣＩＺの４側面の外部輪郭に配置され、更に４つのタイムクリティカルな補助出力端子のＡＯＴ１からＡＯＴ４も、それぞれ接続インターフェースゾーンＣＩＺの４側面の外部輪郭に配置されている。しかし、このことは義務的ではない。配置のいかなる組合せも、接続インターフェースゾーンＣＩＺのそれぞれの側面に想定することができる。全てのタイムクリティカルな補助入力端子ＡＩＴｊと全てのタイムクリティカルな補助出力端子ＡＩＴｋとを接続インターフェースゾーンＣＩＺの同じ側面に定めることさえ可能である。しかし一般には、接続インターフェースゾーンＣＩＺの様々な側面に、様々なタイムクリティカルな補助入力端子ＡＩＴｊとタイムクリティカルな補助出力端子ＡＯＴｋとを分散させることの方がより都合が良い。

図示の例では、接続インターフェースゾーンＣＩＺも、１つの非タイムクリティカルな補助入力端子ＡＩＴ´と１つの非タイムクリティカルな補助出力端子ＡＯＴ´とを有する。実際には、接続インターフェースゾーンＣＩＺは、非タイムクリティカルな入力端子ＣＩＴ´と同数の非タイムクリティカルな補助入力端子ＡＩＴ´と、非タイムクリティカルな出力端子ＣＯＴ´と同数の非タイムクリティカルな補助出力端子ＡＯＴ´とを備えなければならない。

非タイムクリティカルな補助入力端子ＡＩＴ´は接続インターフェースゾーンＣＩＺに定められた導体トラック（又は経路）を通して非タイムクリティカルな入力端子ＣＩＴ´へ接続され、非タイムクリティカルな補助出力端子ＡＯＴ´は接続インターフェースゾーンに定められた導体トラック（又は経路）を通して非タイムクリティカルな出力端子ＣＯＴ´へ接続される。これらの導体トラックは非タイムクリティカルなデータを輸送するだけのものであるので、導体トラックが短いかどうかは実際には重要ではない。

更に接続インターフェースゾーンＣＩＺは、それぞれのタイムクリティカルな補助入力端子ＡＩＴｊを対応するタイムクリティカルなコア入力端子ＣＩＴへ接続する入力接続装置と、タイムクリティカルなコア出力端子ＣＯＴをそれぞれの対応するタイムクリティカルな出力端子ＡＯＴｋへ接続する出力接続装置とを有する。

例えば、図２に記載したように、入力接続装置は論理的ＯＲゲートＬＯを定める統合コンポーネントを有することができ、この論理的ＯＲゲートは、タイムクリティカルなコア入力端子ＣＩＴとタイムクリティカルな補助入力端子ＡＩＴｊと同数の入力導体トラックとへ接続される。それぞれの入力導体トラックは接続インターフェースゾーンＣＩＺ中に定められ、１つのタイムクリティカルな補助入力端子ＡＩＴｊへ接続される。

処理コアＣがＭ個のタイムクリティカルな入力端子ＣＩＴｍ（ｍ＝１からＭ）を有する場合、入力接続装置はＭ個の論理的ＯＲゲートＬＯｍを定めるＭ個の統合コンポーネントを有し、それぞれのＭ個の論理的ＯＲゲートＬＯｍはＭ個のタイムクリティカルなコア入力端子ＣＩＴｍの内の１つ専用のものであり、少なくとも２つのタイムクリティカルな補助入力端子ＡＩＴｊｍの入力グループへ接続されることに注意することは重要である。

例えば、図２に記載したように、出力接続装置は、タイムクリティカルな補助出力端子ＡＯＴｋと同数の出力導体トラックを有することができる。それぞれの出力導体トラックは、接続インターフェースゾーンＣＩＺに内に定められ、１つのタイムクリティカルな補助出力端子ＡＯＴｋを１つのタイムクリティカルなコア出力端子ＣＯＴへ接続する。

処理コアＣがＰ個のタイムクリティカルな出力端子ＣＯＴｐ（ｐ＝１からＰ）を有する場合、出力接続装置は出力導体トラックのＰ個のグループを有し、それぞれの出力導体トラックはＰ個のタイムクリティカルなコア入力端子ＣＯＴｐの内の１つ専用のものであり、少なくとも２つのタイムクリティカルな補助出力端子ＡＯＴｋｐのＰ個の出力グループの内の１つへ接続されることに注意することは重要である。

例えば、図２に記載したように、それぞれの出力導体トラックは、１つのタイムクリティカルな補助出力端子ＡＯＴｋ専用のものであり、配信される処理されたタイムクリティカルな出力データを対応するタイムクリティカルな補助出力端子ＡＯＴｋへバッファリングするためのバッファＢｋ（ここでｋ＝１から４）を定める１つ以上の統合コンポーネントを有する。

ハードマクロ装置ＨＭＤがトップモジュールＴＭｉ内で集積化されなければならない場合、全てのタイムクリティカルなコア入力端子ＣＩＴと、非タイムクリティカルなコア入力端子ＣＩＴ´と、タイムクリティカルなコア出力端子ＣＯＴと、非タイムクリティカルなコア出力端子ＣＯＴ´とが接続されなければならないそれぞれのトップモジュール端子の配置を最初に決定しなければならない。

次に、タイムクリティカルなコア入力端子ＣＩＴが接続されなければならないこのトップモジュール端子の配置を考慮し、それぞれのタイムクリティカルなコア入力端子ＣＩＴに対していずれのタイムクリティカルな補助入力端子ＡＩＴｊが最良に対応するかということと、タイムクリティカルなコア出力端子ＣＯＴが接続されなければならないこのトップモジュール端子の配置を考慮し、それぞれのタイムクリティカルなコア出力端子ＣＯＴに対していずれのタイムクリティカルな補助入力端子ＡＯＴｋが最良に対応するかということとを決定しなければならない。“最良に対応するタイムクリティカルな補助入力又は出力端子”が意味することは、対応するトップモジュール端子に関してそのタイムクリティカルな補助入力又は出力端子が最も近いということである。

最後に、トップモジュールＴＭｉ内において、それぞれの定められたタイムクリティカルな補助入力又は出力端子を対応するトップモジュール端子へ接続することを目的とするそれぞれの導体トラック（又は経路）を定めなければならない。

まだ選択されていない全てのタイムクリティカルな補助入力端子は、ゼロ電位にセットされる。

トップモジュール端子は、対応するタイムクリティカル又は非タイムクリティカルなコア入力又は出力端子がそれ自身のトップモジュール内に配置されていない構成要素へ接続されなければならない場合には専用端子に、又対応するタイムクリティカル又は非タイムクリティカルなコア入力又は出力端子がそれ自身のトップモジュール内に配置されている構成要素（例えば他のハードマクロ装置）へ接続されなければならない場合にはタイムクリティカル又は非タイムクリティカルな補助入力又は出力端子になることができることに注意するのは重要である。

図２に記載の実施例（ただし図２の実施例に限定されるものではない）において、第３のタイムクリティカルな補助入力端子ＡＩＴ３は導体トラックを通して第１トップモジュール端子Ｔ１へ接続され論理的ＯＲゲートＬＯを通してタイムクリティカルなコア入力端子ＣＩＴへ接続され、非タイムクリティカルな補助入力端子ＡＩＴ´は導体トラックを通して第２トップモジュール端子Ｔ１´へ接続され別の導体トラックを通して非タイムクリティカルなコア入力端子ＣＩＴ´へ接続され、第１タイムクリティカルな補助出力端子ＡＯＴ１は導体トラックを通して第３トップモジュール端子Ｔ２へ接続され第１バッファＢ１を有する導体トラックを通してタイムクリティカルなコア出力端子ＣＯＴへ接続され、非タイムクリティカルな補助出力端子ＡＯＴ´は導体トラックを通して第４トップモジュール端子Ｔ２´へ接続されべつの導体トラックを通して非タイムクリティカルなコア出力端子ＣＯＴ´へ接続される。

本発明によるサブシステム（又はトップモジュール）ＴＭｉは、ＣＭＯＳ技術又はチップ製造業で使用されるいずれかの技術で実現される集積回路でありうる。

本発明により、静的タイミング解析のためのモデル生成は、作成し易く又使用し易くなっている。全ての可能性のありうる経路が分析され、これらの経路が最終的に使われるかどうか、クロストークの影響も含めて、これらの経路が完全に定められる。このことによりタイミング解析における最良の正確さが得られる。更に、全てのハードマクロ装置は、効果と再利用との間の最良の妥協点におけるいかなる環境でも使用されることができる。

本発明は、上述のハードマクロ装置及びサブシステム（又はトップモジュール）の模範的な実施例に制限されるものではなく、本発明の請求の範囲を逸脱することのない範囲で、当業者により考案される全ての他の実施例を含むものである。

図１は、いくつかの（データ処理）サブシステムを有する（データ処理）システムの一部を示す概略図である。 図２は、本発明によるハードマクロ装置を有するサブシステム（又はトップモジュール）の実施例の用例を示す概略図である。

Claims (12)

1. サブシステム（ＴＭｉ）のためのハードマクロ装置（ＨＭＤ）であって、当該ハードマクロ装置（ＨＭＤ）が処理コア（Ｃ）を有し、前記処理コア（Ｃ）が、処理されるタイムクリティカルな入力データを前記処理コア（Ｃ）に供給する少なくとも１つのタイムクリティカルな入力端子と、前記処理コアにより処理されたタイムクリティカルな出力データを配信する少なくとも１つのタイムクリティカルな出力端子（ＣＯＴ）とを備えるハードマクロ装置（ＨＭＤ）において、前記処理コア（Ｃ）が少なくとも部分的に接続インターフェースゾーン（ＣＩＺ）に囲まれており、前記接続インターフェースゾーン（ＣＩＺ）が、ｉ）選択された位置に配置され、処理されるタイムクリティカルな入力データを受信する少なくとも２つのタイムクリティカルな補助入力端子（ＡＩＴｊ）の少なくとも１つの入力グループ、及び／又は選択された位置に配置され、処理されたタイムクリティカルな出力データを配信する少なくとも２つのタイムクリティカルな補助出力端子（ＡＯＴｋ）の少なくとも１つの出力グループと、ii）前記入力グループのそれぞれのタイムクリティカルな補助入力端子（ＡＩＴｊ）を前記タイムクリティカルな入力端子（ＣＩＴ）へ接続するための入力接続装置（ＬＯ）、及び／又はiii）前記タイムクリティカルな出力端子（ＣＯＴ）を前記出力グループのそれぞれのタイムクリティカルな補助出力端子（ＡＯＴｋ）へ接続する出力接続装置（Ｂｋ）とを有することを特徴とするハードマクロ装置（ＨＭＤ）。
2. 前記入力接続装置が、前記タイムクリティカルな入力端子（ＣＩＴ）と前記入力グループにおける前記タイムクリティカルな補助入力端子（ＡＩＴｊ）と同数の入力導体トラックとへ接続される論理的ＯＲゲートを定義する少なくとも１つの統合コンポーネント（ＬＯ）を有し、それぞれの前記入力導体トラックは前記タイムクリティカルな補助入力端子（ＡＩＴｊ）へ接続されることを特徴とする請求項１に記載のハードマクロ装置。
3. 前記出力接続装置（Ｂｋ）が、前記出力グループにおける前記タイムクリティカルな補助出力端子（ＡＯＴｋ）と同数の出力導体トラックを有し、それぞれの前記出力導体トラックが１つの前記タイムクリティカルな補助出力端子（ＡＯＴｋ）を前記タイムクリティカルな出力端子（ＣＯＴ）へ接続することを特徴とする請求項１又は２に記載のハードマクロ装置。
4. それぞれの前記出力導体トラックが、配信される処理されたタイムクリティカルな出力データをバッファ処理するためのバッファコンポーネント（Ｂｋ）を有することを特徴とする請求項３に記載のハードマクロ装置。
5. 前記接続インターフェースゾーン（ＣＩＺ）が少なくとも部分的に前記処理コア（Ｃ）を囲み、前記入力グループの前記タイムクリティカルな補助入力端子（ＡＩＴｊ）が前記接続インターフェースゾーン（ＣＩＺ）の少なくとも２側面に配置され、前記出力グループの前記タイムクリティカルな補助出力端子（ＡＯＴｋ）が前記接続インターフェースゾーン（ＣＩＺ）の前記少なくとも２側面に配置されることとを特徴とする請求項１〜４のいずれかに記載のハードマクロ装置。
6. 前記接続インターフェースゾーン（ＣＩＺ）が、互いに垂直な４側面を有するとともに前記処理コア（Ｃ）を完全に囲み、更に前記接続インターフェースゾーン（ＣＩＺ）が、前記接続インターフェースゾーンの１側面にそれぞれ配置される最高４つの前記タイムクリティカルな補助入力端子（ＡＩＴｊ）を有することを特徴とする請求項５に記載のハードマクロ装置。
7. 前記接続インターフェースゾーン（ＣＩＺ）が、互いに垂直な４側面を有するとともに前記処理コア（Ｃ）を完全に囲み、更に前記接続インターフェースゾーン（ＣＩＺ）が、前記接続インターフェースゾーンの１側面にそれぞれ配置される少なくとも４つの前記タイムクリティカルな補助出力端子（ＡＯＴｋ）を有することを特徴とする請求項５又は６のいずれかに記載のハードマクロ装置。
8. 前記処理コア（Ｃ）が、処理される非タイムクリティカルな入力データを前記処理コア（Ｃ）に供給する少なくとも１つの非タイムクリティカルな入力端子（ＣＩＴ´）と前記処理コア（Ｃ）により処理された非タイムクリティカルな出力データを配信する少なくとも１つの非タイムクリティカルな出力端子（ＣＯＴ´）とを有し、前記接続インターフェースゾーン（ＣＩＺ）が、ｉ）前記非タイムクリティカルな入力端子（ＣＩＴ´）と同数の前記非タイムクリティカルな補助入力端子（ＡＩＴ´）と、前記非タイムクリティカルな入力端子（ＣＩＴ´）と同数の補助入力導体トラックとを有し、それぞれの前記補助入力導体トラックは、１つの前記非タイムクリティカルな補助入力端子（ＡＩＴ´）を対応する１つの前期タイムクリティカルな入力端子（ＣＩＴ´）へ接続し、更に前記接続インターフェースゾーン（ＣＩＺ）が、ii）前記非タイムクリティカルな出力端子（ＣＯＴ´）と同数の非タイムクリティカルな補助出力端子（ＡＯＴ´）と、非タイムクリティカルな出力端子（ＣＯＴ´）と同数の補助出力導体トラックとを有し、それぞれの前記補助出力導体トラックは、１つの前記非タイムクリティカルな補助出力端子（ＡＯＴ´）を対応する１つの前記非タイムクリティカルな出力端子（ＣＯＴ´）へ接続することとを特徴とする請求項１〜７のいずれかに記載のハードマクロ装置。
9. 当該ハードマクロ装置が、集積回路を構成することを特徴とする請求項１〜８のいずれかに記載のハードマクロ装置。
10. 請求項１〜９のいずれかに記載の少なくとも１つのハードマクロ装置（ＨＭＤ）を有することを特徴とするサブシステム（ＴＭｉ）。
11. 当該サブシステムが、データプロセッサを構成することを特徴とする請求項１０に記載のサブシステム。
12. 前記データプロセッサが、マイクロプロセッサであることを特徴とする請求項１１に記載のサブシステム。

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