CN101069185B - 用于子系统的具有可配置的侧边输入/输出端的硬宏 - Google Patents

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Abstract

一种用于诸如数据处理器的子系统(TMi)的硬宏器件(HMD)，包括处理核心(C)，所述处理核心(C)有：适于馈送要处理的时间关键输入数据的至少一个时间关键输入端(CIT)；适于传递已处理的时间关键输出数据的至少一个时间关键输出端(COT)。处理核心(C)至少部分地由连接接口区域(CIZ)包围，所述CIZ包括：i)位于已选位置并适于接收要处理的时间关键输入数据的至少两个时间关键辅助输入端(AITj)的至少一输入组，和/或位于所选位置并适于传递已处理的时间关键输出数据的至少两个时间关键辅助输出端(AOTk)的至少一输出组，ii)输入连接装置(LO)，用于将所述输入组的每个时间关键辅助输入端(AITj)连接到时间关键输入端(CIT)，和/或iii)输出连接装置(Bk)，用于将时间关键输出端(COT)连接到所述输出组的每个时间关键辅助输出端。

Description

用于子系统的具有可配置的侧边输入/输出端的硬宏
技术领域
本发明涉及有多个硬宏的芯片布局设计的领域，所述硬宏是数据处理系统的部分。
背景技术
如本领域的技术人员所知，诸如微处理器的数据处理系统或子系统，包括这样一些元件，它们专用于一个或更多选定的(基本)任务或功能，例如处理器及其存储器的集合。在设计层面，子系统称为顶层模块；所述子系统大体包括一些胶连逻辑(glue logic)以及一个或多个硬宏(器件)。硬宏(器件)是物理设计固定的且必须用于顶层模块的元件。硬宏包括处理核心，所述处理核心有：适于馈送要处理的输入数据的至少一个输入端(或管脚)；适于传递核心已处理的输出数据的至少一个输出端(或管脚)。
硬宏器件作为基本模块，其核心的输入和输出端始终位于固定位置。某些输入和输出数据是时间关键的(time critical)，为避免引入可对下一个信号处理不利并因此降低子系统性能的高传播延迟，最优化子系统(或顶层模块)内部相关端之间的连接很重要。
当同时开发(或设计)硬宏器件及其顶层模块时，上述最优化是可能的。但，分别开发(或设计)硬宏器件及其顶层模块时，所述连接很少能优化(例如，核心输入端位于与包含要连接的端的区域相对的核心侧)。在这种情况下(例如当硬宏器件和顶层模块分别开发时)，通常在硬宏布局中引入馈通以允许一些灵活性。馈通是通过硬宏的一种走线路径，允许从硬宏一侧的无功能附加输入端到硬宏另一侧的无功能附加输出端。馈通的使用允许了，例如，在硬宏周围无走线的情况下，硬宏一侧的核心输出与位于硬宏另一侧附近的顶层模块的核心输入端相连接，这导致更长的走线连接以及进一步的延迟。
然而，可用馈通可能保持(remain(？))过长。
此外，在馈通的走线过程中必须非常小心以避免潜在的串扰。当然，由于馈通输入的到达时间取决于要连接的端以及用于将硬宏器件连接到馈通端的外部配线的负载，很难或不可能知道馈通输入的到达时间。因此，串扰的干扰分析和抑制可能很难并且不准确，并且还可能影响硬宏器件的定时模型，此外在随后的处理阶段可能引起数据流方面的问题。
发明内容
因此，本发明的一个目的是改进了硬宏布局以便在随后或同时的子系统(或顶层模块)设计阶段提供更多的灵活性。
为了这个目的，本发明提供了一种用于子系统(顶层模块)的硬宏器件，所述硬宏器件包括处理核心，所述处理核心有：用于馈送要处理的时间关键输入数据的至少一个时间关键输入端以及用于传递所述核心已处理的时间关键输出数据的至少一个时间关键输出端。
该硬宏器件的特征在于，它的核心至少部分由连接接口区域围绕(或包围)，该硬宏器件包括：
-适于接收要处理的(连接到顶层模块端时)时间关键输入数据的至少两个时间关键辅助输入端的至少一个输入组，和/或适于发送已处理的时间关键输出数据(到顶层模块端时)的至少两个时间关键辅助输出端的至少一个输出组，
-输入连接装置，用于将输入组的每个时间关键辅助输入端连接到时间关键输入端，和/或
-输出连接装置，用于将时间关键输出端连接到输出组的每个时间关键辅助输出端；
其中连接接口区域至少部分地包围处理核心，以及输入组的所述时间关键辅助输入端位于所述连接接口区域的至少两个侧边上，而所述输出组的所述时间关键辅助输出端位于所述连接接口区域的所述两个侧边上。
在这种方式下，不考虑子系统(或顶层模块)的时间(定时)关键输入/输出的位置，可最小化硬宏的至少一个时间(定时)关键输出和顶层模块的一个时间(定时)关键输入端之间，和/或子系统(或顶层模块)的至少一个时间(定时)关键输出和硬宏的一个时间(定时)关键输入端之间的时延。
根据本发明的硬宏器件明显可包括分别地或结合地考虑的附加特征：
-输入连接装置可包括至少一个集成的组件(定义为一个逻辑‘或’门)，所述组件连接到时间关键输入端以及和一个输入组的时间关键辅助输入端一样多的输入导电路径(conductive track)，每个输入导电路径连接到时间关键辅助输入端之一，
-输出连接装置可包括和每个输出组的时间关键辅助输出端一样多的输出导电路径，每个输出导电路径将时间关键辅助输出端之一连接到时间关键输出端。例如，每个所述输出导电路径包括缓冲组件，所述缓冲组件用于缓冲要传递的已处理的时间关键输出数据，
-连接接口区域可至少部分地包围核心，并且输入和/或输出组的时间关键辅助输入和/或输出端可位于连接接口区域的至少两侧。例如，连接接口区域包括四个彼此垂直并完全包围核心的侧面，此外还包括具有四个时间关键辅助输入端的最大值的输入组，其中每个位于其中的一侧，和/或输出组包括至少四个时间关键辅助输出端，其中每个位于其中的一侧。
-核心可包括适于馈送要处理的非时间关键输入数据的至少一个非时间关键输入端、以及适于传递核心已处理的非时间关键输出数据的至少一个非时间关键输出端，此外连接接口区域可包括：i)和非时间关键输入端一样多的非时间关键辅助输入端以及和非时间关键输入端一样多的辅助输入导电路径，每个辅助输入导电路径将非时间关键辅助输入端之一连接到对应的非时间关键输入端之一，以及ii)和非时间关键输出端一样多的非时间关键辅助输出端，以及和非时间关键输出端一样多的辅助输出导电路径，每个辅助输出导电路径将非时间关键辅助输出端之一连接到对应的非时间关键输出端之一。
根据本发明，核心及其连接接口区域可用于设计新的灵活硬宏器件。
本发明还提供了诸如数据处理器(例如微处理器)的子系统(或顶层模块)，所述子系统包括至少一个诸如上面介绍的硬宏器件。
本发明适用于任意一种硬宏，例如广泛使用于多子系统的存储器。
附图说明
通过分析下文给出的详细说明以及附图，本发明的其他特点和优点显而易见，其中附图：
-图1示意性地示出了包括一些子系统(数据处理)的系统(数据处理)的一部分，以及
-图2示意性地示出了包括根据本发明的硬宏的子系统(或顶层模块)的实施例。
如果需要的话，附图不只用于完善本发明，还可用于本发明的定义。
具体实施方式
首先参考图1描述了包括诸如微处理器的子系统(或顶层模块)TMi的数据处理系统MP的例子，本发明可应用于所述子系统。
在下面的描述中，假设系统MP要用于诸如移动电话的电子设备，例如GSM/GPRS或UMTS移动电话。但需要注意的是，本发明不局限于此类电子设备。确实，本发明可应用于包括一个或多个系统的任一类型的电子设备，其中每个系统包括一个或多个用于数据处理目的的数据处理器或子系统，显然地，本发明可应用于计算机。
如介绍部分提到的，数据处理系统MP通常包括许多用于选定的(基本)任务或功能并相互连接以定义数据处理链的子系统或顶层模块TMi(这里i＝1到N)。例如，在非限制性的例子中，第一TM1和第二TM2顶层模块给第三顶层模块TM3馈送已处理的数据，并且第三TM和第N-1TM顶层模块给第N顶层模块馈送已处理的数据，以便将已处理的数据传递给通信应用程序。
每个顶层模块TMi包括一个或多个基本模块，所述模块被本领域技术人员称为硬宏(器件)，并且通常用于集成电路(由硬件(或电子组件)制造)。每个硬宏器件专用于一个或多个输入数据和输出已处理的数据的基本处理任务，输入数据由另一顶层模块或同一顶层模块的另一硬宏器件传递，输出已处理的数据仍用于另一顶层模块或同一顶层模块的另一硬宏器件。
参考图2描述了根据本发明的子系统或项层模块的实施例的一个非限制性例子。
图2所示的项层模块TMi只包括一个硬宏器件HMD，但如上所述可包括两个或三个、或更多个可通过端(管脚)和导电路径(或通路)相互连接的硬宏器件。
根据本发明，硬宏器件HMD包括处理核心C，所述处理核心由连接接口区域CIZ至少部分地包围(或围绕)。在例子中，处理核心C具有实际矩形形状(由于不是物理实现；只有物理实现的硬宏器件具有矩形或直线形状)，并由连接接口区域(CIZ)包围在“四侧”。但也可只由一“侧”、两“侧”或三“侧”包围。更具体地，核心C至少部分地被包围。
与本领域的技术人员公知的处理核心相比，处理核心C是没有变化。所以，给所述处理核心提供至少一个适于馈送要处理的时间关键输入数据的时间关键输入端(或管脚)CIT和至少一个适于传递所述核心C已处理的时间关键输出数据的时间关键输出端(或管脚)。在例子中，处理核心C只包括一个时间关键输入端CIT和一个时间关键输出端COT。但，所述处理核心C可包括两个或更多的时间关键输入端CIT和/或两个或更多的时间关键输出端(COT)。需要注意的是时间关键输入端CIT的数量不必与时间关键输出端COT的数量相等。
在例子中，处理核心C还包括一个非时间关键输入端CIT和一个非时间关键输出端COT。但这并非强制的。此外，所述处理核心C可包括两个或更多的非时间关键输入端CIT和/或两个或更多的非时间关键输出端COT。值得注意得是，非时间关键输入端CIT的数量不必与非时间关键输出端COT的数量相等。
每个时间关键核心输入端CIT、每个时间关键核心输出端COT，每个非时间关键核心输入端CIT以及每个非时间关键输出端COT，均连接到一个或多个诸如组合逻辑单元CL和寄存器R的电子集成组件，所述组件用于处理接收到的输入数据。
对每个时间关键输入端CIT，有至少两个适于接收要处理的时间关键输入信号的时间关键辅助输入端AITi的一组关联输入。此外，对每个时间关键输出端COT，有至少两个适于传递已处理的时间关键输出数据的时间关键辅助输出端AOTk的一组关联输出。在例子中，j＝1到4，k＝1到4，但i和k只能等于2或大于2。此外，时间关键辅助输入端AITi的数量i可不同于时间关键辅助输出端AITk的数量k。
这些时间关键辅助输入端AITi和时间关键辅助输出端AOTk定义于连接接口区域CIZ外边界的选定的不同位置。在例子中，四个时间关键辅助输入端AIT1到AIT4分别位于连接接口区域CIZ的四侧的外边界，此外四个时间关键辅助输出端AOT1到AOT4也分别位于连接接口区域CIZ的四侧的外边界。但这并且强制的。在连接接口区域CIZ的每侧均可构思任一组合的位置。甚至可能将所有的时间关键辅助输入端AITi和所有的时间关键辅助输出端AITk定义在连接接口区域CIZ的同一侧。但通常将不同的时间关键辅助输入端AITj和时间关键辅助输出端AITk分布在连接接口区域CIZ的不同侧更为方便。
在例子中，连接接口区域CIZ还包括一个非时间关键辅助输入端AIT和一个非时间关键辅助输出端AOT。事实上，连接接口区域CIZ必须具有与非时间关键输入端CIT同样多的非时间关键辅助输入端AIT以及与非时间关键输出端COT同样多的非时间关键辅助输出端AOT。.
通过定义于连接接口区域CIZ的导电路径(或通路)将非时间关键辅助输入端AIT连接到非时间关键输入端CIT，并且通过定义在连接界口区域CIZ的导电路径(或通路)将非时间关键辅助输出端AOT连接到非时间关键输出端COT。这些导电路径短与否事实上并不重要，因为仅用于传输非时间关键数据。
连接接口区域CIZ还包括用于将每个时间关键辅助输入端AITi连接到对应的时间关键核心输入端CIT的输入连接装置、以及用于将时间关键核心输出端COT连接到每个对应的时间关键辅助输出端AOTk的输出连接装置。
例如，如图2所示，输入连接装置可包括定义了逻辑‘或’门LO的集成组件，所述集成组件连接到时间关键核心输入端CIT，以及与时间关键辅助输入端AlTi同样多的输入导电路径。每个输入导电路径定义于连接接口区域CIZ，并连接到时间关键辅助输入端AITi之一。
值得注意的是，当处理核心C包括M个时间关键核心输入端CITm(m＝1到M)时，输入连接装置包括定义了M个逻辑‘或’门LOrn的M个集成组件，其中每个所述的Lom用于M个时间关键核心输入端CITm之一，并且每个连接到至少两个时间关键辅助输入端AITjm的一组输入。
例如，如图2所示，输出连接装置可包括与时间关键辅助输出端AOTk同样多的输出导电路径。每个输出导电路径定义于连接接口区域CIZ，并且将时间关键辅助输出端AOTk之一连接到一个时间关键核心输出端COT。
值得注意的是，当处理核心C包括P个时间关键核心输出端COTp(p＝1到P)时，输出连接装置包括P组输出导电路径，其中每个用于P个时间关键核心输入端COTp中之一，并且每个连接到至少两个时间关键辅助输出端AOTkp的p个输出组之一。
例如，如图2所示，每个用于时间关键辅助输出端AOTk之一的输出导电路径，包括一个或多个定义了用于缓冲已处理的时间关键输出数据以传递到对应的时间关键辅助输出端AOTk的缓冲器Bk(这里k＝1到4)集成组件。
当硬宏器件HMD必须集成在顶层模块TMi时，必须首先确定时间关键核心输入端CIT、非时间关键核心输入端CIT、时间关键核心输入端COT以及非时间关键核心输出端COT中的每一个连接到每个顶层模块端的位置。
其次，在考虑必须连接到的顶层模块端的位置的情况下，不得不为每个对应的时间关键核心输入端CIT确定最佳的时间关键辅助输入端AlTj，在考虑必须连接到的项层模块端的位置的情况下，不得不为每个对应的时间关键核心输出端COT确定最佳时间关键辅助输出端AOTk。通过“最佳时间关键辅助输入或输出端”表示与有关项层模块端最近的时间关键辅助输入或输出端。
最后，必须在顶层模块TMi定义每个用于将每个已确定的时间关键辅助输入或输出端连接到对应的顶层模块端的每个导电路径(或通路)。
每个未被选择的时间关键辅助输入端AI苟设成O电位。
值得注意的是，当对应的时间关键或非时间关键核心输入或输出端必须连接到不位于本身项层模块的组件时，顶层模块端可为专用端，或当对应的时间关键或非时间关键核心输入或输出端必须连接到位于本身顶层模块(例如另一硬宏器件)内部的组件时，顶层模块也可为时间关键或非时间关键辅助输入或输出端。
如图2所示的非限制性例子，第三时间关键辅助输入端AIT2通过导电路径连接到第一顶层模块端T1，并且通过逻辑‘或’门LO连接到时间关键核心输入端CIT，非时间关键辅助输入端AIT通过导电路径连接到第二顶层模块端T1，并通过另一导电路径连接到非时间关键核心输入端CIT，第一时间关键辅助输出端AOT1通过导电路径连接到第三顶层模块端T2，并通过包括第一缓冲器B1的导电路径连接到时间关键核心输出端COT，此外非时间关键辅助输出端AOT通过导电路径连接到第四顶层模块端T2，以及通过另一导电路径连接到非时间关键核心输出端COT。
根据本发明的子系统(或项层模块)TMi可以是通过CMOS技术或应用于芯片工业制造的其他技术实现的集成电路。
由于本发明，静态定时分析的模型更容易产生和使用。分析所有可能的路径，最后使用与否以及完全定义与否，包括串扰影响，允许最佳定时分析精度。此外，如今每个硬宏器件可用于性能和可重复性最佳折中的任意环境下。
本发明不局限于上面所述的硬宏器件和子系统(顶层模块)的典型实施例，而是覆盖了所附的权利要求范围内、本领域的技术人员可台臣考虑到的所有可选的实施例。

Claims (11)

1.一种用于子系统(TMi)的硬宏器件(HMD)，所述硬宏器件(HMD)包括连接接口区域(CIZ)和处理核心(C)，所述处理核心(C)具有：用于馈送要处理的时间关键输入数据的至少一个时间关键输入端(CIT)以及用于传递已处理的时间关键输出数据的至少一个时间关键输出端(COT)，其特征在于，所述处理核心至少部分由所述连接接口区域(CIZ)包围，所述连接接口区域包括：i)位于选定位置且用于接收要处理的时间关键输入数据的至少两个时间关键辅助输入端的至少一个输入组，和位于选定位置且适于传递已处理的时间关键输出数据的至少两个时间关键辅助输出端的至少一个输出组ii)用于将所述输入组的每个时间关键辅助输入端连接到所述时间关键输入端(CIT)的输入连接装置(LO)；和iii)用于将所述时间关键输出端(COT)连接到所述输出组的每个时间关键辅助输出端的输出连接装置；
所述连接接口区域(CIZ)至少部分地包围所述处理核心(C)，以及所述输入组的所述时间关键辅助输入端位于所述连接接口区域(CIZ)的至少两个侧边上，而所述输出组的所述时间关键辅助输出端位于所述连接接口区域(CIZ)的所述两个侧边上。
2.如权利要求1所述的硬宏器件，其特征在于，所述输入连接装置包括至少一个集成组件(LO)，所述集成组件定义了连接到所述时间关键输入端(CIT)以及连接到和所述输入组的时间关键辅助输入端一样多的输入导电路径的逻辑‘或’门，每个输入导电路径连接到所述时间关键辅助输入端之一。
3.如权利要求1所述的硬宏器件，其特征在于，所述输出连接装置包括和所述输出组的时间关键辅助输出端同样多的输出导电路径，每个输出导电路径将所述时间关键辅助输出端之一连接到所述时间关键输出端(COT)。
4.如权利要求3所述的硬宏器件，其特征在于，每个所述输出导电路径包括用于缓冲要传递的已处理时间关键输出数据的缓冲组件。
5.如权利要求1所述的硬宏器件，其特征在于，所述连接接口区域(CIZ)包括形成矩形且完全包围所述处理核心(C)的四个侧边，还包括最多具有四个时间关键辅助输入端的输入组，其中每个时间关键辅助输入端位于连接接口区域的一个侧边上。
6.如权利要求5所述的硬宏器件，其特征在于，所述连接接口区域(CIZ)包括形成矩形且完全包围所述处理核心(C)的四个侧边，还包括由至少四个时间关键辅助输出端组成的输出组，其中每个时间关键辅助输出端位于连接接口区域的一个侧边上。
7.如权利要求1到6的任一个所述的硬宏器件，其特征在于，所述处理核心(C)包括用于馈送要处理的非时间关键输入数据的至少一个非时间关键输入端(CIT’)以及用于传递所述处理核心(C)已处理的非时间关键输出数据的至少一个非时间关键输出端(COT’)，以及所述连接接口区域(CIZ)包括：i)和非时间关键输入端(CIT’)一样多的非时间关键辅助输入端(AIT’)以及和非时间关键输入端(CIT’)一样多的辅助输入导电路径，每个所述辅助输入导电路径将所述非时间关键辅助输入端(AIT’)之一连接到对应的所述非时间关键输入端(CIT’)之一；以及ii)和非时间关键输出端(COT’)一样多的非时间关键辅助输出端(AOT’)、以及和非时间关键输出端(COT’)一样多的辅助输出导电路径，每个所述辅助输出导电路径将所述非时间关键辅助输出端(AOT’)之一连接到对应的所述非时间关键输出端(COT’)之一。
8.如权利要求1所述的硬宏器件，其特征在于，所述硬宏器件构成了集成电路。
9.一种子系统(TMi)，其特征在于，所述子系统包括至少一个如前权利要求1到7之一所述的硬宏器件(HMD)。
10.如权利要求9所述的子系统，其特征在于，所述子系统构成了数据处理器。
11.如权利要求10所述的子系统，其特征在于，所述数据处理器是微处理器。
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