WO2007083389A1 - 集積回路装置のレイアウト方法及びレイアウトプログラム - Google Patents

集積回路装置のレイアウト方法及びレイアウトプログラム Download PDF

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WO2007083389A1
WO2007083389A1 PCT/JP2006/300871 JP2006300871W WO2007083389A1 WO 2007083389 A1 WO2007083389 A1 WO 2007083389A1 JP 2006300871 W JP2006300871 W JP 2006300871W WO 2007083389 A1 WO2007083389 A1 WO 2007083389A1
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dummy
wiring
circuit module
circuit
data
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Application number
PCT/JP2006/300871
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English (en)
French (fr)
Inventor
Koji Migita
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits

Definitions

  • the present invention relates to an integrated circuit device layout method and layout program, and more particularly to a layout method and layout program for differential signal wiring and multi-bit bus signal wiring.
  • a clock signal and a data signal be converted into a differential signal in accordance with a high speed in an integrated circuit device in recent years. This is because a differential signal can be propagated appropriately even if it changes at high speed.
  • the clock source clock output module
  • the clock wiring is made into a tree structure.
  • the clock signal and data signal are differential signals, it is required to make the differential signal wiring lengths equal in order to prevent skew between the differential signals. Therefore, the layout of differential signal wiring is more restricted than the layout of normal single-ended wiring.
  • Patent Document 1 Japanese Patent Laid-Open No. 2002-217302
  • Patent Document 1 when a pair of differential signal lines is simply laid out, a pair of differential signal lines are equal in length by laying out with a single virtual line. You can lay in parallel.
  • an object of the present invention is to provide a novel method for the layout of a differential signal pair or a multi-bit bus wiring that solves the above problems.
  • Integrated circuit layout method for laying out circuit modules and wiring In law based on an integrated circuit file having a plurality of circuit module data and wiring data for connecting the circuit modules, Integrated circuit layout method for laying out circuit modules and wiring In law,
  • a differential signal circuit module having a real input terminal or a real output terminal of a differential signal pair
  • a dummy circuit module having a dummy input terminal or dummy output terminal having a dummy wiring width including a pair of differential signal wiring widths, a distance between differential signals, and an interference prevention distance for suppressing interference from other signal wirings A dummy replacement process to replace with,
  • the dummy circuit module is replaced with the original differential signal circuit module, and the dummy wiring is connected to the distance between the differential signals with the interference prevention distance on both sides. And an actual circuit and an actual wiring replacement process.
  • a circuit is formed on the basis of an integrated circuit file having a plurality of circuit module data and wiring data for connecting the circuit modules.
  • the dummy circuit module is replaced with the original multi-bit bus circuit module, and the dummy wiring is recorded with a distance between the nose wirings and the interference prevention distance on each side.
  • a differential signal pair and a differential clock can be laid out in parallel. Further, according to the second aspect of the present invention, it is possible to lay out the multi-bit bus wiring in parallel.
  • FIG. 1 is a configuration diagram of a layout device of an integrated circuit device in the present embodiment.
  • FIG. 2 is a flowchart of an integrated circuit design method including a layout method according to the present embodiment.
  • FIG. 3 is a diagram showing an example of an integrated circuit.
  • FIG. 4 is a diagram of an actual circuit module and a dummy circuit module.
  • FIG. 5 is a diagram showing an example of library data of dummy circuit modules and dummy wirings.
  • FIG. 6 is a diagram showing an integrated circuit that has been laid out in the present embodiment.
  • FIG. 7 is a diagram showing a state in which the dummy circuit module in the present embodiment is converted into an actual circuit module.
  • FIG. 8 is a diagram showing a state in which dummy wirings in this embodiment are replaced with actual wirings (differential wiring pairs).
  • FIG. 9 is a diagram showing an integrated circuit that has been laid out in the present embodiment.
  • FIG. 10 is a diagram showing a state in which the dummy circuit module and the dummy wiring in this embodiment are replaced with an actual circuit module and an actual wiring (differential wiring pair).
  • FIG. 11 is a diagram showing an integrated circuit that has been laid out in the present embodiment.
  • FIG. 12 is a diagram showing a state where the dummy circuit module in the present embodiment is converted into an actual circuit module.
  • FIG. 13 is a diagram showing a state where dummy wirings in this embodiment are replaced with real wirings (multi-bit bus wirings).
  • FIG. 14 is a diagram showing an integrated circuit that has been laid out in the present embodiment.
  • FIG. 15 is a diagram showing a state in which the dummy circuit module in the present embodiment is converted into an actual circuit module.
  • FIG. 16 is a diagram showing a state in which dummy wirings in this embodiment are replaced with real wirings (multi-bit buses and differential wiring pairs).
  • FIG. 17 shows an integrated circuit that has been laid out in the present embodiment.
  • FIG. 18 is a diagram showing a state where the dummy circuit module in FIG. 17 is converted into an actual circuit module.
  • FIG. 19 is a diagram showing a state where the dummy wiring in FIG. 18 is converted into an actual differential signal pair.
  • FIG. 20 is a diagram showing another shield wiring structure in the present embodiment.
  • FIG. 21 is a diagram showing an example in which shield wiring is applied to a multi-bit bus.
  • FIG. 22 is a diagram showing an example in which shield wiring is applied to a multi-bit bus and a differential signal pair.
  • FIG. 1 is a configuration diagram of a layout device for an integrated circuit device according to the present embodiment.
  • This layout device has a central processing unit 10, a layout program 12, and a library data file 14 having data of circuit modules (cells, macros, etc.), which are connected via a bus 20. . Then, the layout device automatically lays out the circuit modules and the wiring connecting them on the chip based on the given netlist 16, performs timing verification, and outputs layout data 18.
  • FIG. 2 is a flowchart of an integrated circuit design method including a layout method according to the present embodiment.
  • logic design is performed by first describing in HDL (Hardware Description Language) (S10).
  • HDL Hardware Description Language
  • This HDL description file is logically synthesized and converted into a netlist (S12).
  • the netlist consists of multiple circuit module data and multiple wiring data that connect them. And based on this netlist Therefore, the layout device in Fig. 1 automatically lays out the circuit modules and wiring.
  • This layout process is steps S14 to S24 in FIG.
  • a floor plan process for arranging a plurality of circuit modules on the chip is performed (S14).
  • multiple circuit modules are placed at optimal positions based on their power consumption and input / output terminal density.
  • the differential signal circuit module having the actual input terminal or the actual output terminal of the differential wiring pair is replaced with the dummy circuit module having the dummy input terminal or the dummy output terminal.
  • a multi-bit bus circuit module having an actual input terminal or an actual output terminal of the multi-bit bus wiring is also replaced with a similar dummy circuit module.
  • the clock wiring supplied to the plurality of circuit modules is laid out prior to the data wiring (S16).
  • the system clock is required to be supplied to multiple circuit modules inside the LSI at the same timing. Therefore, the clock source power has a tree structure for the clock wiring that reaches multiple circuit modules to form a clock tree structure.
  • an H-type clock tree is often used as the clock tree.
  • the chip area where the circuit modules are laid out is divided into multiple areas, and the H-type clock tree is constructed by the common clock source power and the hierarchical H-type clock wiring that reaches these multiple areas.
  • a drive buffer is provided between each layer, and a buffer is inserted at a required position as necessary so that no skew occurs between clocks in multiple areas.
  • This clock tree is usually generated by a clock tree synthesis tool.
  • the layout is not made with a differential clock pair but with a dummy wiring having a predetermined wiring width.
  • the dummy wiring is connected to the clock input terminal and clock output terminal that constitute the dummy input terminal and dummy output terminal of the dummy circuit. Therefore, the width of the dummy wiring is defined for the dummy input terminal and the dummy output terminal, and matches the wiring width.
  • the data wiring is laid out (S 18).
  • the data wiring defined in the netlist is arranged between the output terminal and input terminal of the circuit module, and is laid out according to a predetermined layout logic.
  • the differential wiring pair instead, a dummy wiring having a predetermined wiring width is connected to the dummy output terminal of the dummy circuit module and the dummy input terminal.
  • thick dummy wirings are connected to dummy output terminals and dummy input terminals.
  • each wiring The delay characteristics are required, and the timing of the integrated circuit is verified according to the delay characteristics (S20). If the clock timing or data timing is inappropriate and the integrated circuit malfunctions, timing verification cannot be passed (NO in S22), and clock tree generation S16 and data wiring layout S18 are performed again. Is called. This retry is repeated until the timing verification S20 is passed.
  • the dummy circuit module is converted into an actual circuit module, and the dummy wiring is converted into an actual differential wiring pair or an actual multi-bit bus (S24).
  • the circuit modules defined in the netlist and the wiring between them are laid out.
  • layout data 18 is output.
  • the dummy circuit module and the dummy wiring are laid out and the timing verification is performed. After passing the timing verification, the dummy circuit module and the dummy wiring are converted into an actual circuit module and an actual differential wiring pair or an actual multi-bit bus. Therefore, differential wiring pairs and multi-bit buses can be laid out in parallel and at the same timing.
  • the following is a description with specific examples.
  • FIG. 3 shows an example of an integrated circuit.
  • the differential clock pair 12 14 is generated as the wiring layout 10.
  • the differential clock pair 12 is a wiring pair whose clock source CS force extends from the clock input terminal of the flip-flop FF1
  • the differential clock pair 14 is a wiring pair from the clock source CS to the clock input terminal of the flip-flop FF2.
  • a buffer for adjusting the clock timing is provided in the middle of the differential clock pair 12.
  • the circuit BUF1, BUF2, BUF3 is inserted.
  • a buffer circuit BUF4 for timing adjustment is inserted in the middle of the differential clock pair 14.
  • the clock tree shown here has a clock wiring CS connected to two flip-flops FF1 and FF2 with a clock source CS power, and thus has a one-layer structure.
  • the clock wiring has a multi-layered clock tree structure.
  • FIG. 4 is a diagram of an actual circuit module and a dummy circuit module.
  • the actual circuit module includes a buffer circuit 20 having input terminals INP, INM and output terminals OUTM, OUTP for differential signal pairs, and a circuit module 22 having input terminals for differential clock pairs CLK, CLKX, etc. It is.
  • Other buffer circuits have multiple input and output terminals for multi-bit buses.
  • the nota circuit 20d which is a dummy circuit module, has a dummy input terminal IN and dummy output terminal OUT X having dummy wiring widths Iw and Ow. Dummy wirings are connected to these dummy input / output terminals.
  • the dummy circuit module 22d has a dummy clock input terminal CLK having a dummy wiring width Iw, and a dummy clock wiring is connected to the dummy clock input terminal CLK.
  • the dummy wiring width of dummy input / output terminals is the sum of a pair of differential signal wiring widths, a distance between differential signals, and an interference prevention distance (one pair) that suppresses interference of other signal wiring forces. Is the width of
  • FIG. 5 is a diagram showing an example of library data of dummy circuit modules and dummy wirings.
  • the dummy circuit module 20d has a dummy input terminal IN instead of the differential signal input terminal of the actual circuit module, and a dummy output terminal OUTX instead of the differential signal output terminal.
  • These dummy input terminals and dummy output terminals have dummy wiring widths Iwl and Owl, respectively.
  • This dummy wiring width is a length that includes a pair of differential signal wiring widths (twice the width of one wiring line), the distance between the differential signals between them, and the interference prevention distances on both sides of them. is there.
  • the dummy input pin input load II is defined as the actual input pin input load
  • the dummy output pin output drive capability Odl is the actual output pin output drive.
  • Ability is defined.
  • Dummy circuit module BUF1 dummy output terminal OUTX and dummy circuit module B The dummy wiring WR1 connecting the dummy input terminal IN of UF2 has the characterization data of the length L and the wiring width W1 in the actual wiring.
  • the dummy wiring WR1 has the above-mentioned dummy wiring width, but the characterization data has the wiring width W1 in the actual wiring (one wiring of the differential wiring pair).
  • a wiring width W1 narrower than the dummy wiring width is registered as characterizing data.
  • the characterization data shown in Fig. 5 is registered as attribute data of dummy circuit module data and dummy wiring data in library 14 (see Fig. 1). Then, in the floor plan process S14 (Fig. 2), a dummy circuit module registered in the library 14 is laid out instead of the actual circuit module. Furthermore, in the clock tree generation process S16 and the data wiring layout process S18, the dummy wiring is laid out instead of the actual clock wiring pair and the actual data wiring pair.
  • FIG. 6 is a diagram showing an integrated circuit that has been laid out in the present embodiment.
  • the integrated circuit shown in Fig. 6 corresponds to the integrated circuit in Fig. 3.
  • dummy circuit modules are laid out instead of actual circuit modules, and dummy wirings are laid out instead of actual wiring pairs.
  • the buffer of clock source CS is replaced by dummy circuit module 24d with dummy clock output terminal CLKA, and flip-flops FF1 and FF2 to which a differential clock pair is supplied are dummy clock input terminals.
  • These dummy circuit modules 24d and 22d are laid out at appropriate positions.
  • S 16 In the clock tree generation step S 16 (FIG.
  • the nother circuits BUF1 to BUF4 are dummy circuit modules each having a dummy input terminal IN and a dummy output terminal OUTX.
  • the differential clock and differential signal pair are replaced with a single dummy wiring, so that they are laid out in the same way as normal single-ended wiring.
  • the dummy wiring has the aforementioned wiring width, it is laid out with a wiring width wider than that of the normal wiring.
  • dummy circuit modules and dummy wirings connecting between the dummy circuit modules are arranged. And timing verification is performed. In this timing verification, the delay time of each wiring is calculated based on the characterization data such as the input load and output drive capability of the circuit module and the data on the wiring resistance R, wiring capacitance C, and wiring width W. . Based on this delay time, the timing of clock input and data input to each circuit module is determined, and it is checked whether it can be input and operated correctly at the correct timing.
  • the characterization data of the input / output terminals of the dummy circuit module is the characterization data of each input / output terminal of the actual circuit module, even if the dummy circuit module is laid out, the dummy circuit module is replaced with the actual circuit module.
  • the delay time can be calculated.
  • the resistance and wiring width of the dummy wiring are the wiring resistance and wiring width data of the actual differential signal pair, even if the dummy wiring is laid out, it is replaced with the actual differential wiring pair. The delay time can be calculated.
  • a buffer circuit for adjusting the delay time is inserted into the clock wiring and data wiring whose timing is not appropriate.
  • This buffer circuit also uses a dummy circuit module so that it does not interfere with the delay time calculation during timing verification.
  • FIG. 7 is a diagram showing a state in which the dummy circuit module in the present embodiment is converted to an actual circuit module.
  • the dummy circuit modules 20d, 22d, and 24d in FIG. 6 are replaced with the clock source circuit CS, buffer circuits BUF1 to 4 and flip-flop circuits FF1 and FF2, which are real circuit modules.
  • the clock source circuit CS and the flip-flop circuits FF1 and FF2 each have a pair of clock output terminals CLKA and CLKAX and clock input terminals CLK and CLKX.
  • This circuit module can be replaced simply by replacing the dummy circuit module data in the layout circuit with the actual circuit module data registered in the library.
  • FIG. 8 is a diagram showing a state in which the dummy wirings in this embodiment are replaced with actual wirings (differential wiring pairs).
  • the dummy wirings WR0 to WR8 in Fig. 7 are replaced with actual differential wiring pairs WR10 to WR18, respectively.
  • the actual differential wiring pair WR11 is a pair of differential signal wiring width Wdl, a differential signal distance Wd2 between them, and interference on both sides of the pair of differential signal wirings. It has the total width with the prevention distance Wd3.
  • Interference prevention distance The separation Wd3 is a distance necessary for the area to suppress interference from other wiring, and no other wiring is laid out in the area of this interference prevention distance Wd3. Crosstalk can be suppressed. For this reason, each pair of differential signal wirings has a region of interference prevention distance, so that crosstalk of the other wiring does not get on only one signal wiring, and therefore the symmetrical waveform of the differential signal pair is not obtained. There will be no disturbance.
  • the wiring width of the dummy wiring is defined to have the above total width, (Wdl X 2) + Wd2 + (Wd3 X 2). As a result, no other wiring is laid out within the interference prevention distance area.
  • FIG. 9 is a diagram showing an integrated circuit that has been laid out in the present embodiment. This is the same as the integrated circuit example in Fig. 6, and the only difference is the structure of the via hole VIA that connects the dummy wirings WRO, WR4, W5, WR6, WR7, WR8, etc.
  • the vias connecting the X-axis direction wiring and the Y-axis direction wiring formed in different wiring layers are multiple vias. Composed. In that case, the direction of multiple vias can be arbitrary.
  • FIG. 10 is a diagram showing a state in which the dummy circuit module and the dummy wiring in this embodiment are replaced with an actual circuit module and an actual wiring (differential wiring pair).
  • This is an example in which the dummy circuit module and the dummy wiring in the configuration of Fig. 9 are replaced with the actual circuit module and the actual wiring.
  • the via structure of the actual differential signal pair WR14 differs in direction from the example in Fig. 8.
  • the actual wiring WR16, WR17, WR18, and actual circuit module FF2 are omitted for simplicity!
  • FIG. 11 is a diagram showing an integrated circuit that has been laid out in the present embodiment.
  • This is an example in which circuit modules are connected by a multi-bit bus, and shows a state in which automatic layout is performed by steps S14, S16, and S18 in Fig. 2.
  • Two circuit modules are replaced with dummy circuit modules DM1 and DM2, and the multi-bit bus wiring connecting them is replaced with dummy wiring DW1.
  • the dummy circuit modules DM1, DM2 and the dummy wiring DW1 that connects them are laid out.
  • the dummy circuit modules DM1 and DM2 each have a dummy input / output terminal DATAN.
  • the characterization data such as the input capacity and output drive capability of the data input / output terminals of the dummy circuit modules DM1 and DM2 are the same data as the input / output terminals of the individual bus wiring in the actual circuit module, as described above. It is.
  • the resistance and wiring width of the dummy wiring DW1 are actually the resistance, wiring width character, and data of the multi-bit bus wiring.
  • FIG. 12 is a diagram showing a state where the dummy circuit module in the present embodiment is converted into an actual circuit module.
  • the dummy input / output terminal DATA N in Fig. 11 is converted to the multi-bit data input / output terminal DATA [0] to [N-1].
  • FIG. 13 is a diagram showing a state in which the dummy wiring in this embodiment is replaced with an actual wiring (multi-bit bus wiring).
  • This replaced actual multi-bit bus wiring RW1 has the total width of each bus wiring width Wdl, the inter-wiring distance Wd2 between them, and the interference prevention distance Wd3 provided on both sides. That is, the dummy wiring DW1 in Fig. 12 is defined as the wiring width of (Wdl XN) + (W d2 X (N- l)) + (Wd3 X 2), and converted to the actual multi-bit bus wiring RW1. As a result, the wiring structure shown in Fig. 13 is obtained.
  • FIG. 14 is a diagram showing an integrated circuit that has been laid out in the present embodiment.
  • FIG. 15 is a diagram showing a state in which the dummy circuit module in this embodiment is converted to an actual circuit module.
  • FIG. 16 is a diagram showing a state in which the dummy wiring in this embodiment is replaced with a real wiring (multi-bit bus and differential wiring pair).
  • the dummy circuit modules DM10 and DM11 have a plurality of dummy data input / output terminals DATA [0] to DATA [N ⁇ 1]. These dummy data input / output terminals correspond to the input / output terminals of the differential signal pair. These dummy data input / output terminals are connected by dummy wiring DW10.
  • the dummy wiring DW10 may be a bundle of a plurality of dummy wirings connected to each dummy data input / output terminal, or one thick dummy common to the plurality of dummy data input / output terminals as shown in FIG. Wiring may be used.
  • the characterization data of these dummy circuit modules Similarly to the above, the input capacity and output drive capability data power of the actual circuit module are also obtained.
  • the attribute data of dummy wiring is also the actual wiring resistance and wiring width data as described above.
  • Fig. 15 the dummy circuit module is replaced with the actual circuit module MIO, Mil.
  • Dummy data I / O terminals DATA [0] to DATA [N—1] in Figure 14 are differential signal pairs.
  • dummy wiring DW10 in FIG. 15 is replaced with actual wiring RW10.
  • the actual wiring RW10 is composed of N differential signal pairs, each differential signal pair having a differential signal pair width Wdl, a distance Wd2 between them, and an interference prevention distance Wd3 on both sides thereof. It is.
  • the total line width of the N differential signal pairs and the total distance between the differential signal pairs are the same width as the dummy wiring DW10.
  • each of the multiple data lines consists of a differential signal pair, and an area with an interference prevention distance Wd3 is provided on both sides of each differential signal pair.
  • the actual differential wiring pair WR10 to WR18 which are replaced by the dummy wirings WR0 to WR8, are a pair of differential signal wiring (width Wdl) and the area between them (distance Wd2 ) And interference prevention areas (distance Wd3) on both sides of the differential signal wiring pair.
  • shield wiring is provided in the interference prevention region of the actual differential wiring pair WR10 to WR18 to suppress interference due to other wiring forces.
  • the actual differential wiring pair WR10 to WR18 is composed of a pair of differential signal wiring (width Wdl), an area between them (width Wd2), and a differential signal wiring pair. Interference prevention area (width Wd3d) and shield wiring (width Wd3s) on both sides.
  • the dummy wirings WR0 to WR8 are set to a wiring width corresponding to the wiring width of the shield wiring. Therefore, the wiring width may be thicker than the dummy wiring described in Fig. 6 ⁇ : LO.
  • the shield wiring it is desirable for the shield wiring to be connected to any reference potential, for example, a power supply terminal such as a ground or a power supply, in order to suppress signal interference, but it may be in a floating state.
  • the shield wiring should be connected to the output terminal force of the differential signal pair supply source and the input terminal of the supply destination. By doing so, the signal interference suppression effect of the shield wiring can be enhanced.
  • FIG. 17 is a diagram showing an integrated circuit that has been laid out in the present embodiment.
  • FIG. 7 corresponds to FIG. Similar to Fig. 6, dummy wirings WR0 to WR8 and necessary buffer circuit BUF1-3 are arranged between the dummy circuit modules 24d and 22d that have been laid out. These dummy wirings WR0 to WR8 have a wider wiring width compared to Fig. 6. As a result, the dummy wiring can be replaced with a real differential signal pair having a shield wiring. If shield wiring can be provided, it is not always necessary to increase the dummy wiring width.
  • FIG. 18 is a diagram showing a state where the dummy circuit module in FIG. 17 is converted into an actual circuit module.
  • FIG. 8 corresponds to FIG.
  • the dummy circuit module is converted into an actual circuit module having a pair of input / output terminals of a differential signal pair.
  • FIG. 19 is a diagram showing a state where the dummy wirings of FIG. 18 are converted into actual differential signal pairs.
  • FIG. 9 corresponds to FIG. Similar to Fig. 8, the dummy wirings WR0 to WR8 in Fig. 18 are converted to actual differential signal pairs WR10 to WR18.
  • the real differential signal pair WR10 to WR18 is composed of a pair of differential signal wires (width W dl) and an area (width) between them as shown in the enlarged view of the real differential signal pair WR11 (inside the broken circle). Wd2), interference prevention area (width Wd 3d) and shield wiring (width Wd3s) on both sides of the differential signal wiring pair.
  • the interference prevention region (distance Wd3) in Fig. 8 is composed of the interference prevention region (distance Wd3d) and shield wiring (width Wd3s). This replacement can be performed on dummy wiring as in Fig. 8 by defining the actual differential signal pair in the structure shown in the enlarged view of Fig. 19.
  • the shield wiring (width Wd3s) shown in FIG. 19 is provided only in a region where an actual differential signal pair between circuit modules is formed. These shielded wirings may be in a floating state, but are preferably connected to a stable potential such as ground or a power supply in order to improve interference suppression. For this purpose, the shield wiring is connected to the power supply terminal of the adjacent circuit module in the automatic wiring process or the manual wiring process.
  • FIG. 20 is a diagram showing another shield wiring structure in the present embodiment.
  • This shield wiring is a single shield wiring (width Wd3s) connected by connecting multiple shield wirings (width Wd3s) in Fig. 19! /.
  • continuous shield wiring (width Wd3s) on both sides of the path consisting of multiple differential signal pairs from clock source CS to flip-flops FF1 and FF2 and multiple clock buffers BUF1 to BUF4 between them Is established.
  • This configuration is also generated by the state power shown in Fig. 19 by adding a new shield wire that connects multiple shield wires, or by replacing multiple shield wires with a single shield wire.
  • the shield wiring may be in a floating state, but is preferably connected to a power supply terminal such as a ground of a circuit module or a power supply.
  • the shield wiring is connected via via holes (not shown) for wiring layer connection in the portions arranged in the horizontal and vertical directions such as the differential signal pairs WR14, WR15, WR16, and WR18. Will be.
  • Fig. 21 shows an example in which shield wiring is applied to a multi-bit bus. Like Fig. 11, Fig. 12, and Fig. 13, dummy bus wiring is laid out between the dummy circuit modules, and after the timing verification, the dummy circuit module is converted to an actual circuit module having multi-bit input / output terminals. Replace the wiring with the actual multi-bit bus wiring RW1. As shown in Fig. 21, the actual multi-bit bus wiring RW1 to be replaced includes a plurality of bus wirings (width Wdl), an area between them (width Wd2), interference prevention areas (width Wd3d) on both sides, It consists of two outer shield wires (width Wd3s). This allows other wiring Interference such as strong crosstalk can be further suppressed.
  • FIG. 22 is a diagram showing an example in which shield wiring is applied to a multi-bit bus and a differential signal pair.
  • the dummy bus wiring is laid out between the dummy circuit modules.
  • the dummy circuit module is converted to an actual circuit module having a multi-bit input / output terminal pair, and the dummy bus wiring is further connected.
  • This N-bit differential signal pair WR10 consists of the differential signal pair wiring (width Wdl), the area between them (width Wd2), the interference prevention area (width Wd3d) on both sides, and the shield wiring on the outside ( Width Wd3s).
  • the shield wiring may be in a floating state, but is preferably connected to a power supply terminal such as a ground or a power supply of the circuit modules MIO and Mill. As a result, the effect of suppressing interference from other wiring can be enhanced.
  • the circuit module to which they are connected is replaced with a dummy circuit module, and They are replaced with dummy wiring and automatically laid out as single-ended wiring.
  • the characterization data for the dummy circuit module and dummy wiring is the actual circuit and actual wiring data so that the delay time calculated in the timing verification process is the same as that for the actual circuit. Enables accurate timing verification.
  • the dummy circuit module is replaced with the actual circuit module, and the dummy wiring is replaced with the actual wiring. Therefore, differential signal pairs, differential clock pairs, multi-bit buses, etc. are arranged in close proximity to each other, eliminating timing differences between differential signal pairs, differential clock pairs, and multi-bit buses. Can do.
  • the dummy wiring is automatically laid out as single-ended wiring, the automatic layout process can be simplified.
  • a differential signal pair, a differential clock pair, etc. can be copied at the design data stage of HDL at the RTL level. : C which can be easily written in over wire

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Abstract

　複数の回路モジュールデータと当該回路モジュール間を接続する配線データとを有する集積回路ファイルに基づいて，回路モジュールと配線とをレイアウトする集積回路のレイアウト方法において，差動信号対の実入力端子または実出力端子を有する差動信号回路モジュールを，１対の差動信号配線幅と差動信号間距離と他の信号配線からの干渉を抑制する干渉防止距離とを含むダミー配線幅を有するダミー入力端子またはダミー出力端子を有するダミー回路モジュールに置換するダミー置換工程と，ダミー回路モジュールをレイアウトし，ダミー回路モジュールのダミー出力端子及びダミー入力端子間にダミー配線幅を有するダミー配線をレイアウトする工程と，レイアウトされた集積回路のタイミング検証を行う工程とを有し，さらにタイミング検証確認後に，ダミー回路モジュールを元の差動信号回路モジュールに置換し，ダミー配線を差動信号間距離を間に干渉防止距離を両側にそれぞれ有する実配線対に置換する実回路及び実配線置換工程を有する。

Description

明 細 書
集積回路装置のレイアウト方法及びレイアウトプログラム
技術分野
[0001] 本発明は，集積回路装置のレイアウト方法及びレイアウトプログラムに関し，特に， 差動信号配線や多ビットバス信号配線のレイアウト方法及びレイアウトプログラムに関 する。
背景技術
[0002] 集積回路装置のレイアウト工程では， HDL (Hardware Description Language)で記 述された RTLファイルを論理合成して生成したネットリストに基づき，そのネットリスト に定義されて 、る回路モジュールをチップ上に配置し，回路モジュール間の配線レ ィアウトを行う。配線レイアウトにはクロック配線とデータ配線のレイアウトがあり，それ ら配線レイアウト結果について，配線遅延時間に基づくタイミング検証が行われ，集 積回路が正常に動作することがチェックされる。タイミング検証をパスすることができな ければ，パスするまで回路モジュールのレイアウトや配線レイアウトのやり直しが行わ れる。
[0003] 近年における集積回路装置に高速ィ匕に伴って，クロック信号やデータ信号を差動 信号にすることが提案されて!ヽる。差動信号にすることで高速に変化してもその信号 変化を適切に伝播することができるからである。さらに，クロック信号の場合，クロック ソース (クロック出力モジュール)力 複数の回路モジュールにクロック信号が供給さ れ，そのクロック信号の到達タイミングを回路モジュール間で等しくすることが要求さ れる。そのため，クロック配線をツリー構造にすることが行われる。また，クロック信号 及びデータ信号を差動信号にした場合，差動信号間のスキューを防止するために， 差動信号配線長を等長化することが要求される。したがって，差動信号配線のレイァ ゥトは，通常のシングルエンド配線のレイアウト以上の制約が課される。そして，多ビッ トバス信号にぉ 、ても，信号間のスキューを防止して多ビットバス信号のタイミングが 一致することが望ましい。この点においても，多ビットバス信号配線のレイアウトにも制 約が課される。 [0004] 差動信号配線のレイアウト方法として， 1対の差動信号配線を 1本の仮想配線として レイアウトした後に，その仮想配線を 1対の配線に置換することが提案されている。例 えば，特許文献 1に記載されるとおりである。このレイアウト方法によれば，マクロをレ ィアウトしてから 1対の配線を仮想配線としてレイアウトし，その後仮想配線を 1対の配 線に置換する。仮想配線の配線幅を 1対の配線の配線幅と配線間隔との総和にして おくことで， 1対の配線に置換することができ，それにより 1対の配線を並行にレイァゥ 卜することがでさる。
特許文献 1 :特開 2002— 217302号公報
発明の開示
発明が解決しょうとする課題
[0005] 上記の特許文献 1によれば，単に 1対の差動信号配線をレイアウトするときに 1本の 仮想配線でレイアウトすることで， 1対の差動信号配線を等 ヽ長さで且つ並行にレ ィ ゥ卜することができる。
[0006] し力しながら，差動信号に対する他の信号配線からの干渉を回避することは考慮さ れていない。また，クロックツリーの自動生成に適合したレイアウト方法でもない。差動 信号の場合，一方の信号にのみ他の信号配線力 干渉を受けると，差動信号の特 性が失われ好ましくない。並行にレイアウトされた 1対の差動信号配線の場合，隣接 する他の信号配線から干渉を受けると，一方の信号配線のみが干渉を受けて差動信 号の特性が失われる。さらに，クロックツリーを自動生成する場合，複数の回路モジュ ールにクロック信号が到達するタイミングを一致させるために，ノ ッファ回路を挿入す ることが行われる。しかし，仮想配線でレイアウトする場合に適宜バッファ回路を挿入 することは容易ではなく，特許文献 1にはその点の記載はない。
[0007] そこで，本発明の目的は，上記の課題を解決する差動信号対または多ビットバス配 線のレイアウトの新規な方法を提供することにある。
課題を解決するための手段
[0008] 上記の目的を達成するために，本発明の第 1の側面によれば，複数の回路モジュ ールデータと，当該回路モジュール間を接続する配線データとを有する集積回路フ アイルに基づ 、て，回路モジュールと配線とをレイアウトする集積回路のレイアウト方 法において，
差動信号対の実入力端子または実出力端子を有する差動信号回路モジュールを
, 1対の差動信号配線幅と差動信号間距離と他の信号配線からの干渉を抑制する干 渉防止距離とを含むダミー配線幅を有するダミー入力端子またはダミー出力端子を 有するダミー回路モジュールに置換するダミー置換工程と，
前記ダミー回路モジュールを含む複数の回路モジュールをレイアウトし，前記ダミー 回路モジュールのダミー出力端子及びダミー入力端子間に前記ダミー配線幅を有す るダミー配線をレイアウトする工程と，
前記レイアウトされた集積回路のタイミング検証を行う工程と，
前記タイミング検証が確認された後に，前記ダミー回路モジュールを元の差動信号 回路モジュールに置換し，前記ダミー配線を前記差動信号間距離を間に前記干渉 防止距離を両側にそれぞれ有する実配線対に置換する実回路及び実配線置換ェ 程とを有する。
上記の目的を達成するために，本発明の第 2の側面によれば，複数の回路モジュ ールデータと，当該回路モジュール間を接続する配線データを有する集積回路ファ ィルに基づ 、て，回路モジュールと配線とをレイアウトする集積回路のレイアウト方法 において，
多ビットバス配線の実入力端子群または実出力端子群を有する多ビットバス回路モ ジュールを，多ビットのバス配線幅とバス配線間距離と他の信号配線力 の干渉を抑 制する干渉防止距離とを有するダミー配線幅を有するダミー入力端子またはダミー 出力端子を有するダミー回路モジュールに置換するダミー置換工程と，
前記ダミー回路モジュールを含む複数の回路モジュールをレイアウトし，前記ダミー 回路モジュールの前記ダミー出力端子とダミー入力端子間に前記ダミー配線幅を有 するダミー配線をレイアウトする工程と，
前記レイアウトされた集積回路のタイミング検証を行う工程と，
前記タイミング検証が確認された後に，前記ダミー回路モジュールを元の多ビットバ ス回路モジュールに置換し，前記ダミー配線を記ノ ス配線間距離を間に前記干渉防 止距離を両側にそれぞれ有する実多ビットバス配線に置換する実回路及び実配線 置換工程とを有する。
発明の効果
[0010] 上記本発明の第 1の側面によれば，差動信号対，差動クロックを並列にレイアウトす ることができる。また，本発明の第 2の側面によれば，多ビットバス配線を並列にレイァ ゥ卜することがでさる。
図面の簡単な説明
[0011] [図 1]本実施の形態における集積回路装置のレイアウト装置の構成図である。
[図 2]本実施の形態におけるレイアウト方法を含む集積回路の設計方法のフローチヤ ート図である。
[図 3]集積回路の一例を示す図である。
[図 4]実回路モジュールとダミー回路モジュールの図である。
[図 5]ダミー回路モジュールとダミー配線のライブラリデータ例を示す図である。
[図 6]本実施の形態におけるレイアウト済みの集積回路を示す図である。
[図 7]本実施の形態におけるダミー回路モジュールを実回路モジュールに変換した 状態を示す図である。
[図 8]本実施の形態におけるダミー配線を実配線 (差動配線対）に置換した状態を示 す図である。
[図 9]本実施の形態におけるレイアウト済みの集積回路を示す図である。
[図 10]本実施の形態におけるダミー回路モジュールとダミー配線を実回路モジユー ルと実配線 (差動配線対）に置換した状態を示す図である。
[図 11]本実施の形態におけるレイアウト済みの集積回路を示す図である。
[図 12]本実施の形態におけるダミー回路モジュールを実回路モジュールに変換した 状態を示す図である。
[図 13]本実施の形態におけるダミー配線を実配線 (多ビットバス配線）に置換した状 態を示す図である。
[図 14]本実施の形態におけるレイアウト済みの集積回路を示す図である。
[図 15]本実施の形態におけるダミー回路モジュールを実回路モジュールに変換した 状態を示す図である。 [図 16]本実施の形態におけるダミー配線を実配線 (多ビットバスで且つ差動配線対） に置換した状態を示す図である。
[図 17]本実施の形態におけるレイアウト済みの集積回路を示す図である。
[図 18]図 17のダミー回路モジュールを実回路モジュールに変換した状態を示す図で ある。
[図 19]図 18のダミー配線を実差動信号対に変換した状態を示す図である。
[図 20]本実施の形態における別のシールド配線構造を示す図である。
[図 21]多ビットバスにおいてシールド配線を適用した例を示す図である。
[図 22]多ビットバスで且つ差動信号対においてシールド配線を適用した例を示す図 である。
符号の説明
[0012] 12 :レイアウトプログラム 14 :ライブラリ
16 :ネットリスト 18 :レイアウトデータ
発明を実施するための最良の形態
[0013] 以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の 技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事 項とその均等物まで及ぶものである。
[0014] 図 1は，本実施の形態における集積回路装置のレイアウト装置の構成図である。こ のレイアウト装置は，中央処理装置 10と，レイアウトプログラム 12と，回路モジュール（ セル，マクロなど）のデータを有するライブラリデータファイル 14とを有し，それらがバ ス 20を介して接続されている。そして，レイアウト装置は，与えられたネットリスト 16に 基づいてチップ上に回路モジュール及びそれらを接続する配線を自動レイアウトし， タイミング検証を行い，レイアウトデータ 18を出力する。
[0015] 図 2は，本実施の形態におけるレイアウト方法を含む集積回路の設計方法のフロー チャート図である。 LSIの設計方法では，最初に HDL (Hardware Description Langua ge)で記述することで論理設計が行われる（S 10)。この HDL記述ファイルが論理合 成されてネットリストに変換される（S 12)。ネットリストは，複数の回路モジュールデー タとそれらを接続する複数の配線データとで構成される。そして，このネットリストに基 づいて，図 1のレイアウト装置が回路モジュールと配線とを自動レイアウトする。このレ ィアウト工程が図 2の工程 S14〜S24である。
[0016] レイアウト工程では，まずチップ上に複数の回路モジュールを配置するフロアプラン 工程が行われる（S14)。このフロアプラン工程では，複数の回路モジュールがその 消費電力や入出力端子密度などを基準に最適な位置に配置される。そのとき，差動 配線対の実入力端子または実出力端子を有する差動信号回路モジュールが，ダミ 一入力端子またはダミー出力端子を有するダミー回路モジュールに置換されて配置 される。あるいは，多ビットバス配線の実入力端子または実出力端子を有する多ビット バス回路モジュールも同様のダミー回路モジュールに置換されて配置される。
[0017] 次に，複数の回路モジュールに供給されるクロック配線がデータ配線に先行してレ ィアウトされる（S16)。一般に，システムクロックは LSI内部の複数の回路モジュール に同じタイミングで供給することが要求される。そこで，クロックソース力も複数の回路 モジュールに至るクロック配線をツリー構造にして，クロックツリー構造を形成する。ク ロックツリーは，一例として H型クロックツリーがよく使用される。この H型クロックツリー では，回路モジュールがレイアウトされたチップ領域が複数領域に区分され，共通の クロックソース力 それら複数領域に至る階層状の H型クロック配線により H型クロック ツリーが構築される。各階層間には駆動用バッファが設けられると共に，複数領域で のクロック間にスキユーが生じないように，必要に応じて必要な位置にバッファが挿入 される。このクロックツリーの生成は，通常クロックツリー合成ツールにより行われる。
[0018] このクロックツリー生成工程 S16では，差動クロック対ではなく，所定の配線幅を有 するダミー配線によりレイアウトされる。つまり，ダミー配線がダミー回路のダミー入力 端子及びダミー出力端子を構成するクロック入力端子，クロック出力端子に接続され る。したがって，ダミー配線の幅は，ダミー入力端子及びダミー出力端子に定義され て 、る配線幅に整合して 、る。
[0019] 次に，クロック配線を優先的にレイアウトした後に，データ配線がレイアウトされる（S 18)。このデータ配線のレイアウトは，ネットリストに定義されているデータ配線を回路 モジュールの出力端子と入力端子間に配置するものであり，所定のレイアウトロジック に従ってレイアウトされる。このデータ配線レイアウト工程 S18において，差動配線対 の代わりに所定配線幅のダミー配線がダミー回路モジュールのダミー出力端子ゃダ ミー入力端子に接続される。また，多ビットバスの代わりに太幅のダミー配線がダミー 出力端子やダミー入力端子に接続される。
[0020] レイアウトされた回路モジュール (ダミー回路モジュールを含む）の入力端子及び出 力端子のキャラクタライズデータと，配線 (ダミー配線を含む)の抵抗及び容量を有す る属性データにしたがって，各配線の遅延特性が求められ，その遅延特性にしたが つて集積回路のタイミング検証が行われる（S20)。クロックタイミングやデータタイミン グが不適切で集積回路の動作に不具合が生じる場合は，タイミング検証をパスするこ とができず（S22の NO) ,クロックツリー生成 S16とデータ配線レイアウト S18とが再度 行われる。このリトライは，タイミング検証 S20をパスするまで繰り返される。
[0021] タイミング検証をパスした後に，ダミー回路モジュールは実回路モジュールに変換さ れ，また，ダミー配線は実差動配線対または実多ビットバスに変換される（S24)。こ れにより，ネットリストで定義された回路モジュールとその間の配線とがレイアウトされ たことになる。その結果，レイアウトデータ 18が出力される。
[0022] 以上のように，本実施の形態によれば，レイアウト工程 S14〜S20では，ダミー回路 モジュールとダミー配線とがレイアウトされ，タイミング検証が行われる。そして，タイミ ング検証をパスした後に，ダミー回路モジュールとダミー配線とが実際の回路モジュ ール及び実際の差動配線対または実際の多ビットバスに変換される。したがって，差 動配線対や多ビットバスを並列に且つ同じタイミングにレイアウトすることができる。以 下，具体例を示しながら説明する。
[0023] [差動信号対の実施の形態]
図 3は，集積回路の一例を示す図である。クロックを供給するソースであるクロックソ ースのバッファ CSから，差動クロック対 CLKA, CLKAX力 2つの回路モジュール であるフリップフロップ FF1, FF2のクロック入力端子に供給される場合，差動クロック 対 12, 14が配線レイアウト 10として生成される。差動クロック対 12は，クロックソース CS力もフリップフロップ FF1のクロック入力端子に至る配線対であり，差動クロック対 14は，クロックソース CSからフリップフロップ FF2のクロック入力端子に至る配線対で ある。そして，差動クロック対 12の途中には，クロックのタイミング調整のためのバッフ ァ回路 BUF1, BUF2, BUF3が挿入されている。また，差動クロック対 14の途中に も，タイミング調整のためのバッファ回路 BUF4が挿入されている。
[0024] ここに示されたクロックツリーは，クロックソース CS力 2つのフリップフロップ FF1, F F2に接続されるクロック配線力 なるので 1階層構造である。より広い領域内のより多 くの回路モジュールにクロックを供給する場合は，クロック配線は多層のクロックツリー 構造になる。
[0025] 図 4は，実回路モジュールとダミー回路モジュールの図である。実回路モジュール には，差動信号対の入力端子 INP, INMと出力端子 OUTM, OUTPとを有するバ ッファ回路 20や，差動クロック対 CLK, CLKXの入力端子を有する回路モジュール 2 2などが含まれる。それ以外には，多ビットバスに対する複数の入力端子と出力端子 を有するバッファ回路もある。それに対して，ダミー回路モジュールであるノ ッファ回 路 20dは，ダミー配線幅 Iw, Owを有するダミー入力端子 IN,ダミー出力端子 OUT Xを有する。これらのダミー入出力端子には，ダミー配線が接続される。同様にダミー 回路モジュール 22dは，ダミー配線幅 Iwを有するダミークロック入力端子 CLKを有し ,このダミークロック入力端子 CLKには，ダミークロック配線が接続される。そして，ダ ミー入出力端子のダミー配線幅は， 1対の差動信号配線幅と，差動信号間距離と， 他の信号配線力 の干渉を抑制する干渉防止距離（1対)との合計の幅になっている
[0026] 図 5は，ダミー回路モジュールとダミー配線のライブラリデータ例を示す図である。ダ ミー回路モジュール 20dは，実回路モジュールの差動信号入力端子の代わりにダミ 一入力端子 INを，差動信号出力端子の代わりにダミー出力端子 OUTXをそれぞれ 有する。そして，それらのダミー入力端子やダミー出力端子は，それぞれダミー配線 幅 Iwl, Owlを有する。このダミー配線幅は， 1対の差動信号配線幅（1本の配線幅 の 2倍)と，それらの間の差動信号間距離と，それらの両側の干渉防止距離とを含む 長さである。ただし，ダミー入出力端子のキャラクタライズデータについては，ダミー入 力端子の入力負荷 IIは，実入力端子の入力負荷が定義され，ダミー出力端子の出 力駆動能力 Odlは，実出力端子の出力駆動能力が定義される。
[0027] ダミー回路モジュール BUF1のダミー出力端子 OUTXと，ダミー回路モジュール B UF2のダミー入力端子 INとを結ぶダミー配線 WR1は，実配線における長さ Lと配線 幅 W1のキャラクタライズデータを有する。つまり，ダミー配線 WR1は，上記のダミー 配線幅を有するが，キャラクタライズデータとしては実配線 (差動配線対の 1本の配線 )における配線幅 W1を有する。つまり，ダミー配線幅よりも狭い配線幅 W1がキャラク タラィズデータとして登録される。
[0028] 図 5に示されたキャラクタライズデータが，ライブラリ 14 (図 1参照）内のダミー回路モ ジュールデータやダミー配線データの属性データとして登録されている。そして，フロ ァプラン工程 S14 (図 2)において，実回路モジュールに代えて，ライブラリ 14内に登 録されているダミー回路モジュールがレイアウトされる。さらに，クロックツリー生成ェ 程 S16やデータ配線レイアウト工程 S18では，実クロック配線対や実データ配線対に 代えて上記ダミー配線がレイアウトされる。
[0029] 図 6は，本実施の形態におけるレイアウト済みの集積回路を示す図である。図 6に 示された集積回路は，図 3の集積回路に対応している。本実施の形態では，実回路 モジュールに代えてダミー回路モジュールが，実配線対に代えてダミー配線がレイァ ゥトされる。つまり，図 6に示されるとおり，クロックソース CSのバッファは，ダミークロッ ク出力端子 CLKAを有するダミー回路モジュール 24dに置き換えられ，差動クロック 対が供給されるフリップフロップ FF1, FF2は，ダミークロック入力端子 CLKを有する ダミー回路モジュール 22dに置き換えられて!/、る。これらのダミー回路モジュール 24 d, 22dが適切な位置にレイアウトされる。そして，クロックツリー生成工程 S 16 (図 2) にお 、て，ダミークロック出力端子 CLKAとダミークロック入力端子 CLKとを接続する ダミー配線 WR0〜WR8とそれらの途中に挿入されるバッファ回路 BUF1〜4とが生 成される。ノ ッファ回路 BUF1〜4はいずれも，ダミー入力端子 INとダミー出力端子 OUTXとを有するダミー回路モジュールである。
[0030] このクロックツリー生成工程やデータ配線レイアウト工程では，差動クロックや差動 信号対が 1本のダミー配線に置換されているので，通常のシングルエンドの配線と同 様にレイアウトされる。ただし，ダミー配線は前述の配線幅を有するので，通常の配線 よりも太い配線幅でレイアウトされる。
[0031] 図 2で説明したとおり，ダミー回路モジュールとその間を接続するダミー配線がレイ アウトされ，タイミング検証が行われる。このタイミング検証では，回路モジュールの入 力負荷や出力駆動能力などのキャラクタライズデータと，配線の抵抗 R,配線容量 C や配線幅 Wのデータとに基づいて，各配線の遅延時間が計算される。そして，この遅 延時間に基づいて各回路モジュールへのクロック入力やデータ入力のタイミングが 求められ，正しいタイミングで入力され正しく動作する力否かがチェックされる。ダミー 回路モジュールの入出力端子のキャラクタライズデータが，実回路モジュールの各入 出力端子のキャラクタライズデータであるので，ダミー回路モジュールがレイアウトさ れて 、ても，ダミー回路モジュールを実回路モジュールに置き換えた状態での遅延 時間を計算することができる。同様に，ダミー配線の抵抗や配線幅が，実の差動信号 対の配線抵抗及び配線幅データであるので，ダミー配線がレイアウトされて 、ても， 実差動配線対に置き換えた状態での遅延時間を計算することができる。
[0032] このタイミング検証の結果，タイミングが適切でないクロック配線やデータ配線には， 遅延時間調整のためのバッファ回路が挿入される。このバッファ回路も，ダミー回路 モジュールが利用され，さらにタイミング検証する時の遅延時間計算に支障を生じな いようにされる。
[0033] 図 7は，本実施の形態におけるダミー回路モジュールを実回路モジュールに変換し た状態を示す図である。タイミング検証をパスした後に，図 6のダミー回路モジュール 20d, 22d, 24d力 実回路モジュールであるクロックソース回路 CS,バッファ回路 B UF1〜4,フリップフロップ回路 FF1, FF2にそれぞれ置き換えられている。クロックソ ース回路 CSと，フリップフロップ回路 FF1, FF2は，それぞれ 1対のクロック出力端子 CLKA, CLKAXと，クロック入力端子 CLK, CLKXとを有する。この回路モジユー ルの置換は，単に，レイアウト回路内のダミー回路モジュールデータを，ライブラリに 登録されている実回路モジュールデータに置き換えることで可能である。
[0034] 図 8は，本実施の形態におけるダミー配線を実配線 (差動配線対）に置換した状態 を示す図である。図 7のダミー配線 WR0〜WR8は，それぞれ実際の差動配線対 W R10〜WR18に置き換えられている。ここで，実際の差動配線対 WR11は，拡大図 に示すとおり， 1対の差動信号配線幅 Wdlと，その間の差動信号間距離 Wd2と， 1 対の差動信号配線の両側の干渉防止距離 Wd3との合計幅を有する。干渉防止距 離 Wd3は，他の配線からの干渉を抑制するための領域に必要な距離であり，この干 渉防止距離 Wd3の領域内には他の配線がレイアウトされないので，近接する他の配 線からのクロストークを抑制することができる。そのため， 1対の差動信号配線は，い ずれも干渉防止距離の領域を有するので，一方の信号配線のみに他の配線のクロ ストークが乗ることはなく，よって差動信号対の対称波形を乱すことはない。
[0035] 上記のような干渉防止距離を確保するために，ダミー配線の配線幅が，上記の合 計幅， （Wdl X 2) +Wd2+ (Wd3 X 2)を有するように定義されている。その結果， 干渉防止距離の領域内には，他の配線がレイアウトされることはない。
[0036] 図 9は，本実施の形態におけるレイアウト済みの集積回路を示す図である。これは 図 6の集積回路例と同じであり，唯一，ダミー配線 WRO, WR4, W5, WR6, WR7, WR8らを接続するビアホール VIAの構造が異なる。一般に，本実施の形態で利用さ れる線幅が太いダミー配線が自動レイアウトされる場合，異なる配線層に形成される X軸方向の配線と Y軸方向の配線間を接続するビアは複数ビアで構成される。その 場合，複数ビアの方向は任意にすることができる。
[0037] 図 10は，本実施の形態におけるダミー回路モジュールとダミー配線を実回路モジ ユールと実配線 (差動配線対）に置換した状態を示す図である。図 9の構成における ダミー回路モジュールとダミー配線が実回路モジュールと実配線に置換された例で ある。ビア構造が異なることに伴って，実差動信号対 WR14のビア構造が図 8の例と は方向が異なっている。なお，図 10では，実配線 WR16, WR17, WR18,実回路 モジュール FF2は簡単のために省略されて!、る。
[0038] [多ビットバスの実施の形態]
図 11は，本実施の形態におけるレイアウト済みの集積回路を示す図である。これは ,回路モジュールが多ビットバスで接続される例であり，図 2の工程 S14, S16, S18 により自動レイアウトされた状態を示す。 2つの回路モジュールがダミー回路モジユー ル DM1, DM2に置き換えられ，それらを接続する多ビットバス配線がダミー配線 D W1で置き換えられている。つまり，ダミー回路モジュール DM 1, DM2と，それを接 続するダミー配線 DW1とがレイアウトされている。ダミー回路モジュール DM1, DM 2は，それぞれダミー入出力端子 DATA Nを有している。 [0039] このダミー回路モジュール DM1, DM2のデータ入出力端子の入力容量や出力駆 動能力などのキャラクタライズデータは，前述と同様に，実回路モジュールにおける 個々のバス配線の入出力端子と同じデータである。また，ダミー配線 DW1の抵抗や 配線幅も，実際の多ビットバス配線の抵抗，配線幅のキャラクタライス、データになって いる。それにより，タイミング検証工程において，実回路構成と同じ条件で遅延時間 を求めることができ，正確にタイミング検証を行うことができる。
[0040] 図 12は，本実施の形態におけるダミー回路モジュールを実回路モジュールに変換 した状態を示す図である。図 11のダミー入出力端子 DATA Nが，複数ビットのデー タ入出力端子 DATA [0]〜 [N— 1 ]に変換されて 、る。
[0041] 図 13は，本実施の形態におけるダミー配線を実配線 (多ビットバス配線）に置換し た状態を示す図である。この置き換えられた実際の多ビットバス配線 RW1は，各バス 配線幅 Wdlと，それらの間の配線間距離 Wd2と，両側に設けられた干渉防止距離 Wd3との合計幅を有する。すなわち，図 12のダミー配線 DW1が， (Wdl X N) + (W d2 X (N- l) ) + (Wd3 X 2)の配線幅に定義されていて，実際の多ビットバス配線 R W1に変換されることで，図 13に示す配線構造にされる。
[0042] [多ビットバス且つ差動配線対の実施の形態]
図 14は，本実施の形態におけるレイアウト済みの集積回路を示す図である。図 15 は，本実施の形態におけるダミー回路モジュールを実回路モジュールに変換した状 態を示す図である。
図 16は，本実施の形態におけるダミー配線を実配線 (多ビットバス且つ差動配線対） に置換した状態を示す図である。
[0043] 図 14に示すとおり，ダミー回路モジュール DM10, DM11は，複数のダミーデータ 入出力端子 DATA[0]〜DATA[N— 1]を有する。これらダミーデータ入出力端子 は，差動信号対の入出力端子に対応するものである。そして，これら複数のダミーデ ータ入出力端子間が，ダミー配線 DW10で接続されている。このダミー配線 DW10 は，ダミーデータ入出力端子それぞれに接続される複数のダミー配線の束であって もよいし，図 14のように，複数のダミーデータ入出力端子に共通の 1本の太いダミー 配線であってもよい。なお，これらのダミー回路モジュールのキャラクタライズデータ は，前述と同様に実回路モジュールの入力容量と出力駆動能力データ力もなる。ダミ 一配線の属性データも前述と同様に実配線の抵抗と配線幅データになっている。
[0044] 図 15では，ダミー回路モジュールが実回路モジュール MIO, Mi lに置き換えられ ている。図 14のダミーデータ入出力端子 DATA[0]〜DATA[N— 1]がそれぞれ， 差動信号対であるデータ入出力端子対 DATA [0] , DATAX[0]〜DATA[0] , D ATA [N- l]に変化して!/、る。
[0045] そして，図 16では，図 15のダミー配線 DW10が実配線 RW10に置き換えられてい る。実配線 RW10は， N対の差動信号対で構成され，各差動信号対はそれぞれ差 動信号対幅 Wdlとそれらの間の距離 Wd2とそれらの両側の干渉防止距離 Wd3とを 有する線幅である。そして， N対の差動信号対の線幅の合計と，差動信号対間の距 離の合計とが，ダミー配線 DW10と同じ幅である。このように，複数のデータ配線がそ れぞれ差動信号対で構成され，各差動信号対の両側には干渉防止距離 Wd3の領 域が設けられている。
[0046] [差動信号対の他の実施の形態]
図 6〜10で説明した差動信号対では，ダミー配線 WR0〜WR8に置き換えられる 実差動配線対 WR10〜WR18は， 1対の差動信号配線 (幅 Wdl)と，その間の領域 ( 距離 Wd2)と，差動信号配線対の両側の干渉防止領域 (距離 Wd3)とを有する。これ に対して，他の実施の形態では，実差動配線対 WR10〜WR18の干渉防止領域に 他の配線力もの干渉を抑制するためのシールド配線を設ける。つまり，後述する図 1 9〖こ示されるとおり，実差動配線対 WR10〜WR18は， 1対の差動信号配線（幅 Wdl )と，その間の領域 (幅 Wd2)と，差動信号配線対の両側の干渉防止領域 (幅 Wd3d) 及びシールド配線（幅 Wd3s)とを有する。
[0047] このシールド配線を設けるために，ダミー配線 WR0〜WR8はシールド配線の配線 幅に対応した配線幅に設定される。したがって，図 6〜： LOで説明したダミー配線より 太い配線幅になる場合がある。また，シールド配線は，いずれかの基準電位，例えば グランドや電源などの電源端子に接続されることが信号干渉抑制のためには望まし いが，フローティング状態であっても良い。そして，シールド配線は，差動信号対の供 給元の出力端子力 供給先の入力端子までつながった配線であることが望ましい。 そのようにすることで，シールド配線の信号干渉抑制効果を高めることができる。
[0048] 図 17は，本実施の形態におけるレイアウト済みの集積回路を示す図である。図 6に 対応する図である。図 6と同様に，レイアウトされたダミー回路モジュール 24d, 22d 間にダミー配線 WR0〜WR8と必要なバッファ回路 BUF1— 3が配置される。このダミ 一配線 WR0〜WR8は，図 6と比較すると配線幅が太くなつている。これによりダミー 配線をシールド配線を有する実差動信号対に置換することができる。なお，シールド 配線を有することができる場合は，必ずしもダミー配線幅を太くする必要はな ヽ。
[0049] 図 18は，図 17のダミー回路モジュールを実回路モジュールに変換した状態を示す 図である。図 7に対応する図である。ダミー回路モジュールが差動信号対の 1対の入 出力端子を有する実回路モジュールに変換されて 、る。
[0050] 図 19は，図 18のダミー配線を実差動信号対に変換した状態を示す図である。図 8 に対応する図である。図 8と同様に，図 18のダミー配線 WR0〜WR8が，実差動信号 対 WR10〜WR18に変換されている。そして，実差動信号対 WR10〜WR18は，実 差動信号対 WR11の拡大図 (破線円内）に示したとおり， 1対の差動信号配線 (幅 W dl)と，その間の領域 (幅 Wd2)と，差動信号配線対の両側の干渉防止領域 (幅 Wd 3d)及びシールド配線 (幅 Wd3s)を有する。つまり，図 8における干渉防止領域 (距 離 Wd3)が干渉防止領域 (距離 Wd3d)及びシールド配線（幅 Wd3s)で構成されて いることが特徴である。この置換は，実差動信号対を図 19の拡大図に示した構造に 定義することで図 8と同様にダミー配線に対して行うことができる。
[0051] 図 19に示されたシールド配線 (幅 Wd3s)は，回路モジュール間の実際の差動信号 対が形成されている領域のみ設けられている。そして，これらのシールド配線は，フロ 一ティング状態であってもよいが，干渉抑制を向上するためにグランドまたは電源な どの安定電位に接続されていることが望ましい。そのために，シールド配線は，隣接 の回路モジュールが有している電源端子に自動配線工程でまたは手動配線工程で 接続される。
[0052] 上記シールド配線がグランドまたは電源に接続されると，差動信号対にはシールド 配線との間の寄生容量が付加されることになる。この寄生容量が大きくなりすぎると， 差動信号対の負荷が大きくなり伝播信号の遅延を大きくすることになる。よって，差動 信号対とシールド配線との距離 (Wd3d)があまり小さくならな 、ように設計することが 必要である。
[0053] 図 20は，本実施の形態における別のシールド配線構造を示す図である。このシー ルド配線は，図 19の複数のシールド配線（幅 Wd3s)をつな!/、で 1本のシールド配線 (幅 Wd3s)にしたものである。つまり，クロックソース CSからフリップフロップ FF1, FF 2に至る複数の差動信号対 WR10—WR18とその間の複数のクロックバッファ BUF1 — BUF4とからなる経路の両側に，それぞれ連続するシールド配線 (幅 Wd3s)が設 けられる。この構成は，図 19の状態力も複数のシールド配線を接続するシールド配 線を新たに追加する方法，または複数のシールド配線を共通の 1本のシールド配線 に置換する方法により生成される。
[0054] このように，クロック供給経路全体にわたってその両側にシールド配線を設けること で，差動信号対 WR10—WR18を他の信号による干渉力も完全にシールドすること 力 Sできる。図 19のように経路内に複数のシールド配線が設けられる場合は，シールド 配線が断絶している部分を介して他の信号力も干渉を受ける可能性があるが，図 20 の場合はその干渉もシールドすることができる。
[0055] 上記のシールド配線は，フローティング状態であってもよいが，好ましくは回路モジ ユールのグランドまたは電源などの電源端子に接続されることが好ましい。また，シー ルド配線は，差動信号対 WR14, WR15, WR16, WR18のように横方向と縦方向と に配置される部分では，配線層間接続用のビアホール（図示せず)を介して接続され ることになる。
[0056] [多ビットバスの他の実施の形態]
図 21は，多ビットバスにおいてシールド配線を適用した例を示す図である。図 11, 図 12,図 13と同様に，ダミー回路モジュール間にダミーバス配線をレイアウトし，タイ ミング検証後に，ダミー回路モジュールを多ビット入出力端子を有する実回路モジュ ールに変換し，さらにダミーバス配線を実際の多ビットバス配線 RW1に置き換える。 この置き換えられる実際の多ビットバス配線 RW1は，図 21に示されるとおり，複数の バス配線（幅 Wdl)と，その間の領域（幅 Wd2)と，両側の干渉防止領域（幅 Wd3d) と，その外側の 2本のシールド配線（幅 Wd3s)とで構成される。これにより，他の配線 力ものクロストークなどの干渉をより抑制することができる。
[0057] 図 22は，多ビットバスで且つ差動信号対においてシールド配線を適用した例を示 す図である。図 14, 15, 16と同様に，ダミー回路モジュール間にダミーバス配線をレ ィアウトし，タイミング検証後に，ダミー回路モジュールを多ビットの入出力端子対を 有する実回路モジュールに変換し，さらにダミーバス配線を実際の Nビットの差動信 号対 RW10に置き換える。この Nビットの差動信号対 WR10は，それぞれ差動信号 対の配線 (幅 Wdl)とその間の領域 (幅 Wd2)と両側の干渉防止領域 (幅 Wd3d)とさ らにその外側のシールド配線（幅 Wd3s)とを有する。
[0058] シールド配線は，フローティング状態であってもよいが，好ましくは回路モジュール MIO, Mi lのグランドまたは電源などの電源端子に接続される。それにより，他の配 線からの干渉抑制効果を高めることができる。
[0059] なお，各差動信号対毎に 2本のシールド配線が設けられた結果，差動信号対間に は 2本のシールド配線が設けられることになる。ただし，この 2本のシールド配線は 1 本のシールド配線に置き換えられても良い。
産業上の利用可能性
[0060] 以上の通り，本実施の形態によれば，差動信号対，差動クロック対，多ビットバスな どをレイアウトする場合，それらが接続される回路モジュールをダミー回路モジュール に置き換え，且つそれらをダミー配線に置き換えて，シングルエンド配線として自動レ ィアウトする。そして，ダミー回路モジュールとダミー配線のキャラクタライズデータは， 実回路や実配線のデータにしておくことで，タイミング検証工程で計算される遅延時 間を実回路の場合と同じになるようにし，正確なタイミング検証を可能にする。そして ,タイミング検証後に，ダミー回路モジュールを実回路モジュールに，ダミー配線を実 配線にそれぞれ置換する。よって，差動信号対，差動クロック対，多ビットバスなどが 近接した並列配置された構成になり，差動信号対間，差動クロック対間，多ビットバス 間のタイミングのずれをなくすことができる。また，ダミー配線をシングルエンド配線と して自動レイアウトするので， 自動レイアウト工程を簡単ィ匕することができる。
[0061] また，本実施の形態のレイアウト方法，レイアウトプログラムを利用することで， RTL レベルである HDLによる設計データの段階で，差動信号対，差動クロック対などをダ ：ー配線で簡単に記述することができる c

Claims

請求の範囲
[1] 複数の回路モジュールデータと，当該回路モジュール間を接続する配線データと を有する集積回路ファイルに基づ 、て，回路モジュールと配線とをレイアウトする集 積回路のレイアウト方法にぉ 、て，
差動信号対の実入力端子または実出力端子を有する差動信号回路モジュールを
, 1対の差動信号配線幅と差動信号間距離と他の信号配線からの干渉を抑制する干 渉防止距離とを含むダミー配線幅を有するダミー入力端子またはダミー出力端子を 有するダミー回路モジュールに置換するダミー置換工程と，
前記ダミー回路モジュールを含む複数の回路モジュールをレイアウトし，前記ダミー 回路モジュールのダミー出力端子及びダミー入力端子間に前記ダミー配線幅を有す るダミー配線をレイアウトする工程と，
前記レイアウトされた集積回路のタイミング検証を行う工程と，
前記タイミング検証が確認された後に，前記ダミー回路モジュールを元の差動信号 回路モジュールに置換し，前記ダミー配線を，前記差動信号間距離を間に前記干渉 防止距離を両側にそれぞれ有する実配線対に置換する実回路及び実配線置換ェ 程とを有することを特徴とする集積回路のレイアウト方法。
[2] 請求項 1において，
前記ダミー回路モジュールの，前記ダミー入力端子には前記実入力端子の入力負 荷データが，前記ダミー出力端子には前記実出力端子の出力駆動能力データがそ れぞれキャラクタライズデータとして定義され，
前記タイミング検証工程では，前記ダミー回路モジュールに対しては前記入力負荷 データと出力駆動能力データとに基づいて求められる遅延時間特性に応じて，タイミ ング検証が行われることを特徴とする集積回路のレイアウト方法。
[3] 請求項 3において，
前記前記ダミー配線には，前記実配線の配線幅データが属性データとして定義さ れ，
前記タイミング検証工程では，前記ダミー配線に対しては前記配線幅データに応じ た配線抵抗及び配線容量に基づ 、て求められる遅延時間特性に応じて，タイミング 検証が行われることを特徴とする集積回路のレイアウト方法。
[4] 請求項 1において，
前記差動信号対は複数の差動クロック対を有し，
前記レイアウト工程にぉ 、て，前記複数の差動クロック対によるクロックツリーのレイ アウトが行われ，当該クロックツリーレイアウトでは，前記ダミー配線の途中に必要な ダミーバッファが挿入され，当該ダミーバッファは前記ダミー入力端子とダミー出力端 子とを有することを特徴とする集積回路のレイアウト方法。
[5] 請求項 4において，
前記実回路及び実配線置換工程にお!、て，前記ダミーバッファは差動入力対と差 動出力対を有する実バッファに置換されることを特徴とする集積回路のレイアウト方 法。
[6] 請求項 1において，
前記実配線対は，前記両側の干渉防止距離の領域の外側にシールド配線を更に 有することを特徴とする集積回路のレイアウト方法。
[7] 複数の回路モジュールデータと，当該回路モジュール間を接続する配線データを 有する集積回路ファイルに基づ 、て，回路モジュールと配線とをレイアウトする集積 回路のレイアウト方法にぉ 、て,
多ビットバス配線の実入力端子群または実出力端子群を有する多ビットバス回路モ ジュールを，多ビットのバス配線幅とバス配線間距離と他の信号配線力 の干渉を抑 制する干渉防止距離とを有するダミー配線幅を有するダミー入力端子またはダミー 出力端子を有するダミー回路モジュールに置換するダミー置換工程と，
前記ダミー回路モジュールを含む複数の回路モジュールをレイアウトし，前記ダミー 回路モジュールの前記ダミー出力端子とダミー入力端子間に前記ダミー配線幅を有 するダミー配線をレイアウトする工程と，
前記レイアウトされた集積回路のタイミング検証を行う工程と，
前記タイミング検証が確認された後に，前記ダミー回路モジュールを元の多ビットバ ス回路モジュールに置換し，前記ダミー配線を，記バス配線間距離を間に前記干渉 防止距離を両側にそれぞれ有する実多ビットバス配線に置換する実回路及び実配 線置換工程とを有することを特徴とする集積回路のレイアウト方法。
[8] 請求項 7において，
前記ダミー回路モジュールの，前記ダミー入力端子には前記実入力端子群の入力 負荷データが，前記ダミー出力端子には前記実出力端子群の出力駆動能力データ がそれぞれキャラクタライズデータとして定義され，
前記タイミング検証工程では，前記ダミー回路モジュールに対しては前記入力負荷 データと出力駆動能力データとに基づいて求められる遅延時間特性に応じて，タイミ ング検証が行われることを特徴とする集積回路のレイアウト方法。
[9] 請求項 8において，
前記前記ダミー配線には，前記実配線の配線幅データが属性データとして定義さ れ，
前記タイミング検証工程では，前記ダミー配線に対しては前記配線幅データに応じ た配線抵抗及び配線容量に基づ 、て求められる遅延時間特性に応じて，タイミング 検証が行われることを特徴とする集積回路のレイアウト方法。
[10] 請求項 7において，
前記実多ビットバス配線は，前記両側の干渉防止距離の領域の外側にシールド配 線を更に有することを特徴とする集積回路のレイアウト方法。
[11] 複数の回路モジュールデータと，当該回路モジュール間を接続する配線データと を有する集積回路ファイルに基づ 、て，回路モジュールと配線とをレイアウトする集 積回路のレイアウトプログラムにおいて，
差動信号対の実入力端子または実出力端子を有する差動信号回路モジュールを , 1対の差動信号配線幅と差動信号間距離と他の信号配線からの干渉を抑制する干 渉防止距離とを含むダミー配線幅を有するダミー入力端子またはダミー出力端子を 有するダミー回路モジュールに置換するダミー置換手順と，
前記ダミー回路モジュールを含む複数の回路モジュールをレイアウトし，前記ダミー 回路モジュールのダミー出力端子及びダミー入力端子間に前記ダミー配線幅を有す るダミー配線をレイアウトする手順と，
前記レイアウトされた集積回路のタイミング検証を行う手順と， 前記タイミング検証が確認された後に，前記ダミー回路モジュールを元の差動信号 回路モジュールに置換し，前記ダミー配線を，前記差動信号間距離を間に前記干渉 防止距離を両側にそれぞれ有する実配線対に置換する実回路及び実配線置換手 順とをコンピュータに実行させる集積回路のレイアウトプログラム。
複数の回路モジュールデータと，当該回路モジュール間を接続する配線データを 有する集積回路ファイルに基づ 、て，回路モジュールと配線とをレイアウトする集積 回路のレイアウト方法にぉ 、て,
多ビットバス配線の実入力端子群または実出力端子群を有する多ビットバス回路モ ジュールを，多ビットのバス配線幅とバス配線間距離と他の信号配線力 の干渉を抑 制する干渉防止距離とを有するダミー配線幅を有するダミー入力端子またはダミー 出力端子を有するダミー回路モジュールに置換するダミー置換手順と，
前記ダミー回路モジュールを含む複数の回路モジュールをレイアウトし，前記ダミー 回路モジュールの前記ダミー出力端子とダミー入力端子間に前記ダミー配線幅を有 するダミー配線をレイアウトする手順と，
前記レイアウトされた集積回路のタイミング検証を行う手順と，
前記タイミング検証が確認された後に，前記ダミー回路モジュールを元の多ビットバ ス回路モジュールに置換し，前記ダミー配線を，記バス配線間距離を間に前記干渉 防止距離を両側にそれぞれ有する実多ビットバス配線に置換する実回路及び実配 線置換手順とをコンピュータに実行させる集積回路のレイアウトプログラム。
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* Cited by examiner, † Cited by third party
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JPH09283628A (ja) * 1996-04-08 1997-10-31 Miyagi Oki Denki Kk クロック線配線方法
JP2002124571A (ja) * 2000-10-17 2002-04-26 Matsushita Electric Ind Co Ltd 半導体集積回路の配線生成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283628A (ja) * 1996-04-08 1997-10-31 Miyagi Oki Denki Kk クロック線配線方法
JP2002124571A (ja) * 2000-10-17 2002-04-26 Matsushita Electric Ind Co Ltd 半導体集積回路の配線生成方法

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