TW517272B - Semiconductor integrated circuit with dummy patterns - Google Patents

Description

517272 五、發明說明（ 發明之隸屬技術領域 本發明係有關於一種半導體積體電路，更詳而言之， 係有關於-種配置有虛設物之半導體積體電路。 習知技術 於製造大規模半導體積體電路時，配線密度一旦依照 基板位置之不同而不同時，就會產生隨著位置的不同，最 適當的蝕刻條件不同，而蝕刻處理效果無法相 同之問題。 結果，於配線密度較小的地方，光阻就會消失，而產生斷 線、配線寬度變窄、中間變細、配線阻抗顯著增大等弊害。 又，中間變細之情形嚴重時，甚至有配線倒塌之可能。為 了避免這些問題，於近年來之半導體積體電路中，配線密 度小時’就會鋪上配線的虛設物，以使配線密度無關於基 板上之位置，皆能構成一定。 第1圖係顯示使用虛設配線而使配線密度構造成一定 之半導體積體電路之部份平面圖。 第1圖之半導體積體電路係顯示由上部看時半導體基板 上之第η層配線之平面圖，第n層配線1〇至12係作為電路配 線設置（η為任意之自然數）。配線1〇與11之間係無一般之電 路配線，以這樣子無配線的狀態進行蝕刻處理，以製造半導體 積體電路時，會有產生斷線或配線變細之可能性。因此，則有 如第1圖所示，將虛設配線13鋪滿於第η層上之配線間空白 處之電路設計。又，此虛設配線13並非是用以電氣接續電路 之配線，只是用以使配線密度相同，俾使蝕刻條件一定之虛設 層0 4 五、發明說明（2) 藉著這樣鋪滿虛設配線13,就可避免因蝕刻條件的不同 而產生之斷線或配線變細等問題。 但是，配置虛設配線13時，這些虛設配線13雖然與實際 之電路間並沒有直接的電氣接續，但卻有生成容量的問題。 第2圖係用以說明因虛設配線13而生成容量之圖。 如第2圖所示，於第η層上之第n+i層，係配置有諸如電 路之一般配線14及15，於第η層下之第層，則有配置諸 如電路之一般配線16及17。這些配線14至17與虛設配線13 間係存在有電容。 第3圖係說明虛設配線13對電容之影響之圖。 於第3圖左側中’係顯不於第2圖之電路中沿著A-A’線 之斷面圖。又，於第3圖右側，係顯示斷面圖中以虛線圍起來 的部份所發生之輕合電容之模式圖。如這些圖所示，諸如配線 14、15與虛設配線13之間，係發生電容ci及C2。又，於電 路之設計過程中，欲進行電路模擬時，關於一般之配線，係可 提取配線間之電容編入模擬計算中。但是，關於虛設配線13， 則由於是自動的生成於電路設計後，故無法提取一般配線與虛 設配線13間之電容ci及C2，將其編入模擬計算中。因此， 就會產生模擬誤差、模擬之解析精度低下之問題。 又，習知之生成配線虛設圖案之方法，係於無配線之領 域，將一定之尺寸及形狀之單位虛設圖案以預定間隔規則的鋪 上。但是，依此方法，於配線間隔較虛設圖案之尺寸狹窄的領 域，虛設圖案就無法完全的插入，又，配線間隔變寬時，虛設 圖案是可諸如插入一列，但，即使配線間隔再寬，仍無法有以 517272

五、發明說明（3) 上述預定間隔插入第二列之虛設圖案之充份配線間隔時，可配 置之虛設圖案仍只能維持一列。如此一來，對於配線間隔為連 續之值，欲以預定之間隔配置預定尺寸之虛設圖案時，虛設圖 案之配置就只能為階梯變化。因此，會有存在空領域、無法取 得光阻圖案之面積比，同時無法將光阻圖案之面積比設定於一 定比例之情形發生。 鑑於上述，本發明之目的係提供一種半導體積體電路， 該半導體積體電路係可減低一般配線及虛設配線之電容， 且可提升模擬之解析精度。 又，本發之目的係提供一種半導體積體電路，該半導 體積體電路係無關於配線間隔之大小，可適當的配置虛設 圖案，以取得光阻圖案之面積比，並將其收於一定範圍内。 解決課題之方法 依本發明之半導體積體電路，包含有··複數之層，係 設置於半導體基板上者；一配線，係設置於該複數之層中 之任一層，該層以下以第1層稱之；及一虛設配線，係避開 與該配線位置相重疊之平面位置，而配置於一與該第i層不 同之第2層者。 上述發明係可使配置於不同層之一般配線與虛設配線 間之容量削減，可提升於電路設計中之模擬精度。又，於 實際之元件中，由於可減低配線之寄生容量，故可使配線 中之信號延遲減低。 由本發明之另一面觀之，於上述半導體積體電路中， 該配線為非電源配線之信號配線。又，該虛設配線之配置 6 五、發明說明（4 ) 並及於與該第1層之電源配線之位置相重疊之平面位置。 於上述發明中，對於耦合容量無影響之電源配線，係 無虛設配線之配置限制。藉此，可避免損及因存在於上下 層之一般配線的影響，而使虛設配線之配置數極速的減 少’藉著虛設配線使配線密度相同之原本目的。 由本發明之另一面觀之，於上述半導體積體電路中， 該虛δ又配線之配置係避開與多晶梦或擴散層之位置相重疊 之平面位置。 上述發明可使受到耦合容量之影響之多晶矽或擴散層 與虛設配線之間之容量削減，可使電路設計等之模擬精度 提升。進一步，於實際之元件中，由於可減低配線之寄生 容量’故可使配線中之信號延遲減低。 依本發明之半導體積體電路，包含有：一配線層；一 配線’係配置於該配線層上；及複數種類之不同尺寸的虛 設圖案，係配置於該配線層。 於上述之半導體積體電路中，由於使用複數種類之不 同尺寸的虛設圖案，故即使於習知虛設圖案無法配置之領 域’亦可配置小尺寸之虛設圖案，即，無關於配線間隔之 大小’皆可取得光阻圖案之面積比，將其收於一定之範圍内。 又’依本發明之半導體積體電路，包含有：一配線層； 一配線，係配置於該配線層上者；及一虛設圖案，係配置 於該配線層，且隨著該配線之圖案，而具有不同形狀。 於上述之半導體積體電路中，由於依照配線圖案而使 517272

五、發明說明（5) 用具有不同形狀之虛設圖案，故即使於習知虛設圖案無法 配置之領域，亦可配置虛設圖案，即，無關於配線間隔之 大小，皆可取得光阻圖案之面積比，收納於一定之範圍内。 又，依本發明之半導體積體電路，包含有：經積層之 複數配線層；複數之配線，係以預定間隔作為最小間隔地 配置於該複數之配線層中之第丨配線層上，且包含有··一第 1配線與一第2配線，該第丨配線即係以該預定間隔相隔離， 而於兩側存在有配線者，另，該第2配線則於兩側以該預定 間隔相隔之位置不存在有配線者；及一虛設圖案，係配置 於該第1配線層之上一個或下一個之第2配線層中對應於該 第1配線位置之位置，同時於對應該第2配線位置之位置則 不配置者。 於上述半導體積體電路中，由於對應於兩相隋格子 (grid:將配線以可配置之最小間隔配置之假想格子）空白 之配線之虛設圖案，係持有相對較大之寄生容量，故於這 樣子的配線之上下層係不存在虛設配線。又，對應於兩相 隋格子經填滿之配線之虛設配線，由於寄生容量係相對的 較小’故於這樣子的配線之上下層係可配置虛設配線。藉 此’即使於某配線層，有電路配線圖案密集的存在時，於 其之上下配線層可使光阻圖案之面積比增加。 又，依本發明半導體積體電路，包含有··經積層之複 數配線層；複數之配線，係配置於該複數配線層中之第1 配線層，且包含有：一未滿預定寬之第1配線、一用以傳達 電源電位之該預定寬以上之第2配線及一用以傳達週期性 517272 五、發明說明（〇 脈衝信號之該預定寬以上之第3配線；及一虛設圖案，係配 置於該第1配線層之上一個或下一個之第2配線層中對應於 該第2配線位置之位置，同時於對應該第3配線位置之位置 則不配置者。

於上述半導體積體電路中，寬度較寬配線中之電源配 線’於上下層係存在虛設配線，而與寬度無關、信號位準 會變化之週期性脈衝配線，係於上下層不配置虛設圖案。 藉此，無關於寬度多少，考慮過信號會變化之配線的存在 之虛設圖案配置係成為可能。 又，依本發明之虛設圖案之配置方法，係具有以下各 階段，即：一提供複數虛設圖案之階段，又，該複數虛設 圖案係將複數個具有不同尺寸之圖案分別以不同間隔縱橫 的配置者，及一將該複數虛設圖案由尺寸大的開始，依序 配置於配線佈局上之階段。

又，依本發明之虛設圖案之配置方法，係具有以下各 階段，即：一提供虛設圖案之階段，該虛設圖案係以複數 之包含第1間隔及較該第1間隔寬之第2間隔之間隔配置 者；一將該虛設圖案配置於配線佈局上之階段；一擴大該 虛設圖案之尺寸，俾將以該第丨間隔_接之虛設圖案們合併 之階段；及一將該合併之虛設圖案之尺寸縮小之階段。 又，依本發明之虛設圖案之配置方法，係具有以下各 階段，即·一藉著將積層之複數配線層中之第丨配線層上， 以預定間隔作為最小間隔配置之第丨配線圖案擴寬，而合併 以該預定間隔m接之配線圖案們之階段；一將包含經合併 9 517272 五、發明說明（7) 之配線圖案之該擴寬配線圖案縮寬之階段；一藉著將該縮 寬之配線圖案與擴寬前之該第1配線圖案重合，而生成第2 配線圖案之階段；及一將虛設圖案配置於該第1配線層之上 一個或下一個之第2配線層中對應該第2配線圖案之位置之 階段。 圖面之簡單說明 第1圖係顯示以虛設配線將配線密度構造成一定之半 導體積體電路之部份平面圖。 第2圖係說明因虛設配線而生成容量之圖。 第3圖係說明虛設配線對容量之影響之圖。 第4圖係顯示本發明之第1實施例之半導體積體電路之 部份圖。 第5圖係顯示本發明之第2實施例之半導體積體電路之 部份圖。 第6圖係顯示本發明之第3實施例之半導體積體電路之 部份圖。 第7圖係顯示本發明之第4實施例之半導體積體電路之 部份圖。 第8圖係顯示本發明之第5實施例之半導體積體電路之 部份圖。 第9 (a) - (c)圖係說明本發明之第6實施例之虛設圖 案配置方法及半導體積體電路之配線佈局之平面圖。 第10圖係顯不以習知之单*虛設尺寸方式配置圖案之 配線佈局之平面圖。 10 517272

五、發明說明（8) 第11圖係顯示本發明之第6實施例之虛設圖案之配置 方法之流程圖。 第12 (a) - (c)圖係說明本發明之第7實施例之虛設 圖案配置方法及半導體積體電路之圖。 第13圖係顯示本發明之第7實施例之虛設圖案配置方 法之流程寧?。' V 1 第14：£萃^右b參圖係顯示本發明之第8實施例之可配 置虛設圖案領域4lsi截面圖。 第15圖係顯示本發明之第8實施例之虛設圖案配置方 法之流程圖。 第16圖係顯示第8實施例之虛設圖案配置方法之一階 段之佈局之平面圖。 第17圖係顯示第8實施例之虛設圖案配置方法之一階 段之佈局之平面圖。 第18圖係顯示第8實施例之虛設圖案配置方法之一階 段之佈局之平面圖。 第19圖係顯示第8實施例之虛設圖案配置方法之一階 段之佈局之平面圖。 第20圖係顯示第8實施例之虛設圖案配置方法之一階 段之佈局之平面圖。 第21圖係顯示第8實施例之虛設圖案配置方法之一階 段之佈局之平面圖。 第22圖係說明本發明之第9實施例之虛設圖案配置方 法及半導體積體電路之圖。 11 517272 五、發明說明（9) 第2 3圖係顯示本發明之第9實施例之虛設圖案配置方 法之流程圖。 第24圖係顯示用以實行本發明之虛設圖案配置方法之 CAD系統構造之圖。 發明之實施形態 以下’兹以所附圖面，詳細說明本發明之實施例。 第4圖係顯示本發明之第1實施例之半導體積體電路之 部份圖。 第4圖之半導體積體電路係顯示由上面看半導體基板 上之第n-1至n+l層之配線之平面圖，第η層配線1〇至12為電 路配線。第η層配線1 〇與11之間，由於不存在一般之電路配 線’故相同地，於第η層，係將虛設配線13鋪於配線間之空 白處。此虛設配線13係不與電路電氣接續之配線，為用以 使配線密度相同、蝕刻條件一定之虛設物。 但是，配置此虛設配線13時，如於第η層之上下，即第 η+1層及/或第n-i層存在有一般之配線時，於該一般之配 線之平面相重疊之領域則不配置虛設配線13。即，如第4 圖之例中，由於於第η-I層係設置有一般配線21及22,故於 第η層中，與這些一般配線重疊之領域不配置虛設配線13。 又，相同地，由於於第η+1層設置有一般配線23及24，故 於第η層中，與這些一般配線重疊之領域則不配置虛設配線 13 〇 藉此，可削減第η+1層及/或第η-I層之一般配線與第η 層之虛設配線13間之容量，可提升於電路設計中之模擬精 12 517272

五、發明說明（l(〇 度。又’於實際之元件中，由於可減低配線之寄生容量， 故可使配線中之信號延遲減低。 第5圖係顯示本發明之第2實施例之半導體積體電路之 部份圖。 第5圖之半導體積體電路係顯示由上部看半導體基板 上之第η·1至η+ι層之配線之平面圖，與第4圖相同元件則標 以相同符號。 第η層配線1〇與11之間·，由於不存在一般電路配線，故 相同地，於第η層，係將虛設配線13鋪於配線間之空白處。 但是’配置此虛設配線13時，如於第η層之上下，即第η+1 層及/或第η-1層存在有一般配線時，於該一般配線之平面 上重疊之領域則不配置虛設配線13。即，如第5圖之例中， 由於於第η+1層係設置有一般配線23及24，故於第η層中， 與這些一般配線重疊之領域則不配置虛設配線13。 但，於存在於第η+1層及/或第n-i層之一般配線為電 源配線時，與該電源配線平面上位置相重疊之領域係可配 置虛設配線13，以構成電路。即，於第5圖之例中，雖然於 第n-1層是設置一般配線25，但由於是電源配線，故於第η 層中，與該電源配線相重疊之領域可配置虛設配線13。 由於供給至電源配線之電壓不是信號電壓而是電源電 壓，故即使因虛設配線13而存在有容量，亦不會有問題。 因此，如上所述，對於電源配線，並沒有虛設配線13之配 置限制。藉此，就可避免損及因存在於上下層之一般配線 的影響，虛設配線之配置數極端的減少，藉著虛設配線13 13 517272 五、發明說明（11 ) 使配線密度相同之本來目的。 又，為了將電源配線與一般配線區別，配線的寬度宜 較顯目。電源配線與信號傳送用之信號配線一相較下，通 常配線寬度w係設計相當的寬。因此，配線寬界於預定之 配線寬以上時，可視為電源配線，宜解除對虛設配線13之 配置限制。又，區分信號配線與電源配線之臨界配線寬， 則依照半導體積體電路之微細化的程度而不同，依半導體 製程之技術進步而變化（減少）。因此，無法將臨界配線寬 固定規定在多少微米。具體而言，宜隨著製造之半導體積 體電路之微細化程度的不同，而決定適當的臨界配線寬。 第6圖係顯示本發明之第3實施例之半導體積體電路之 部份圖。 第6圖之半導體積體電路係顯示由上部看半導體基板 上之第n-1至n+l層之配線之平面圖，與第5圖相同元件係標 以相同符號。 第6圖之第3實施例中，係與第5圖之第2實施例相同， 於存在於第n+l層及/或第n-l層之一般配線為電源配線 時，與該電源配線平面上位置相重疊之領域係可配置虛設 配線13，以構成電路。但，於第5圖之第2實施例中，雖然 為了將配置於第n-1層之一般配線25認識為電源配線係可 考慮配線寬度W，但於第6圖之第3實施例中，於配線佈局 設計中，係做這樣子的配線佈局，即將電源配線25A描於 與配置於第n-1層之一般配線26及27不同之層。即，諸如進 行配線佈局設計時，係設置與第n-1層不同之別的第（n-1 )， 517272 五、發明說明（l2) 層，電源配線則是描於此第（n-l)，層地做配線佈局。藉 此，顯示於第6圖之配線25A係容易視為電源配線而非一般 配線。 第7圖係顯示本發明之第4實施例之半導體積體電路之 部份圖。 第7圖之半導體積體電路係顯示由上部看半導體基板 上之第n-l至n+1層之配線之平面圖，與第4圖相同元件係標 以相同符號。如第7圖所示，第η層配線1〇至12係作為電路 配線設置。第η層配線1 〇與11之間，由於不存在一般電路配 線，故相同地，於第η層，係將虛設配線13鋪於配線間之空 白處。 但疋’配置此虛設配線13時，如於ϋ層之層，存 在有形成於半導體基板上之多晶矽層或形成於半導體基板 上之擴散層時，於與該多晶矽或擴散層之平面位置重疊之 領域則不配置虛設配線13。即，如第7圖之例中，由於於第 n-l層係設置有多晶矽或擴散層3〇，故於第η層中，與這些 多晶矽或擴散層30重疊之領域不配置虛設配線13。 藉此’可削減第n-l層之多晶矽或擴散層與第η層之虛 設配線13間之容量，可提升於電路設計中之模擬精度。又， 於實際之元件中，由於可減低配線之寄生容量，故可使配 線中之信號延遲減低。 第8圖係顯示本發明之第5實施例之半導體積體電路之 部份圖。 第8圖之半導體積體電路係顯示由上部看半導體基板 15 517272 五、發明說明（l3) 上之複數層配線之平面圖，與第4圖相同元件係標以相同符 號0 於第8圖中，第n層配線1〇至12係作為電路配線設置。 第η層配線10與11之間，由於不存在一般之電路配線，故相 同地，於第η層，係將虛設配線13鋪於配線間之空白處。又， 由於於第η-l層係設置有一般配線21及22，故於第η層中，

與這些一般配線重疊之領域係不配置虛設配線13。又，相 同地，由於於第η+1層係設置有一般配線23及24，故於第η 層中’與這些一般配線重疊之領域係不配置虛設配線13。 進而’於此第5實施例中，配置該虛設配線13時，於存 在於第η層上下’即’第n+m層及/或第n-m層，存在有一 般配線時’於該一般配線之平面上位置重疊之第η層領域 上’係不配置虛設配線13 ( m為任意之自然數）。即，於第 8圖之例中，由於於第n+m層係設有一般配線31及32，故於

第η層上’與這些一般配線重疊之領域係不配置虛設配線 13 〇 藉此’可削減第n-m層至第n+m層之一般配線與第η層 之虛設配線13間之容量，可提升於電路設計中之模擬精 度。又’於此第5實施例中，於第η-ιη層至第n+m層，存在 一般配線時，對應於此一般配線之位置不配置虛設配線 13 ’但與前述第4實施例時相同地，存在多晶矽或擴散層 時’對應於其等之位置亦以不配置虛設配線13為佳。 以下，係以所附之圖面詳細的說明本發明之進一步實 施例。 16 517272

五、發明說明（14 ) 於以下之說明中，係以LSI多層配線之配線層中之任意 1層為例說明實施例，同時於有必要考慮複數配線層時，以 該任意之1層及其上下配線層為例說明實施例。 第9圖係用以說明本發明之第6實施例之虛設圖案之配 置方法及半導體積體電路之配線佈局之平面圖。第9圖之配 線佈局，係包含第1配線101、第2配線1〇2、第3配線103及 第4配線1〇5。配線1〇1至1〇4係存在於同一配線層。 如第9(a)圖所示，首先，於第1階段，係發生第1虛 設配線105。虛設配線105係於第6實施例產生之3種類虛設 配線尺寸中，具有最大尺寸者。虛設配線105之尺寸諸如 9μιη，相隣接之虛設配線105間之間隔諸如1μιη。此時，將 虛設配線105以縱橫方法多數並排之領域中之配線面積佔 有率為（9μΐϊΐχ9μιη) / (( 9μιη+1μιη) X ( 9μιη+1μπι)) χ 100=81 %，可確保高佔有率。但，由於虛設配線1 〇5為最大 尺寸之虛設配線，故虛設配線105僅能產生於配線101與配 線102間之配線間隔寬廣之領域。 第9(b)圖係顯示於第2階段中虛設配線之發生。虛設 配線106係於第6實施例產生之3種類虛設配線尺寸中，具有 中間尺寸者。虛設配線106之尺寸諸如2μηι，相_接之虛設 配線106間之間隔諸如Ιμπι。此時，諸如將虛設配線106以 縱橫方法多數並排之領域中之配線面積佔有率為 (2μιηχ2μπι)/(( 2μΓη+1μηι) χ ( 2μπι+1 μπι ) ) χ 100=45%。 由於已經配置虛設配線105,故配線101與配線102間不會產 生虛設配線106。又，由於配線103與配線104之間過於狹 17 517272 五、發明說明（is) 窄，故配線103與配線104之間不會產生虛設配線106。 第9(c)圖係顯示於第3階段中虛設配線之發生。虛設 配線107係於第6實施例產生之3種類虛設配線尺寸中，具有 最小尺寸者。虛設配線107之尺寸諸如1 μπι， 相 接之 配線107間之間隔諸如Ιμπι。此時，將虛設配線1〇7以縱橫 方法多數並排之領域中之配線面積佔有率為（Ιμίηχίμη) / (( 1μιη+1μιη) χ ( Ιμπι+ΐμπι)) χ 100=25% 〇 由於已經配置虛設配線105及106，故配線101與配線 102之間及配線1〇2與配線103之間不會產生虛設配線107。 於上述之本實施例中，基本之虛設圖案尺寸係準備複 數個不同尺寸，將虛設圖案尺寸由大的開始，依照依次的 尺寸之間隔而配置。於本實施例中，關於小尺寸的虛設配 線，係不須介意配線面積佔有率，尺寸以小為佳。 以下係更具體的說明之。 假設以習知之單一虛設物尺寸方式，虛設物尺寸為2 //m，虛設圖案之間隔為此虛設圖案係與上述第6 實施例之虛設圖案106相同。使用此虛設圖案時，虛設圖案 附近之面積佔有率為45%，可得到適當之光阻面積比。又， 已知光阻面積比以約30%至約80%之範圍為適當。 將此習知例之虛設圖案適用於第6實施例之配線丨〇 i至 104時，則如第1〇圖所示。配線101及配線1〇2之間，與配線 102及配線1〇3之間，雖然係產生虛設圖案ι〇8，但於配線丨 及配線104之間則不產生虛設圖案。 單純的僅注目於虛設圖案之面積佔有率時，於第1〇圖 18 517272 五、發明說明（l6) 中，配線101與配線102之間、配線102及配線103之間分別 為45%，配線103及配線104之間則為0%。又，將配線1〇1 至103亦包含於配線面積佔有率時，關於包含配線101與配 線102之附近，虛設配線1〇8與配線1〇2之間有相當的空白領 域，實際的面積佔有率將較45%大幅的低落。 相對於此，於本發明之第6實施例之第9 (c)圖中，單 純的僅注目於虛設圖案之面積佔有率時，配線101與配線 1〇2之間為81%，配線1〇2輿配線103之間為45%，配線1〇3 與配線104之間為25%。如此藉著使用複數之虛設圖案尺 寸，係可取得全體之面積佔有率。又，將配線101至1〇3亦 包含於配線面積佔有率考慮時，關於包含配線1〇1與配線 102之附近，實際的面積佔有率變的較81%低，又，關於包 含配線103與配線1〇4之附近，實際的面積佔有率則較25% 高。因此，可全體的取得面積佔有率，同時一樣可實現適 當之面積佔有率。 又’於本實施例中，係藉著將虛設圖案由尺寸大的開 始依次配置，以於配線間隔寬廣之領域插入大的虛設配 線’可取得部份的配線面積佔有率。與此相對，將虛設圖 案尺寸由小的開始依次配置，由於配線i 〇 1、配線丨〇2、配 線103及配線1〇4全部之配線間都被配置最小尺寸之虛設圖 案’故無餘地插入大的虛設圖案，而無法提高配線面積佔 有率。但’即使將虛設圖案尺寸由小的開始依次配置，如 配置時’考慮到將較大剩餘的虛設圖案可配置的領域先除 外的話’亦可實現適當的虛設圖案之配置。 19 517272

五、發明說明（17 ) 又’於本實施例中，藉著使用複數之虛設圖案尺寸， 與使用單一虛設尺寸之習知例相較下，係可包含較小尺寸 之虛設圖案。藉著這樣子設定較小尺寸之虛設圖案，於配 線103與配線1〇4之間之領域係不會如習知第1〇圖所示無法 產生虛設圖案，而變的可產生虛設圖案。 虛設圖案之間隔，由於設計規則之限制，係難以將虛 設圖案之尺寸呈比例的縮小，定有一定之下限。因此，以 習知之單一虛設尺寸方式，設定可產生於配線1〇3與配線 104之間之虛設尺寸時，於配線1〇1與配線1〇2之間這樣子的 配線間隔寬廣之領域中，就無法將配線面積佔有率維持於 適當值。相對於此，於本實施例中，如第9(c)圖所示， 隨著配線間之領域的寬度而使用不同之虛設圖案之尺寸， 係可確保適當之配線面積佔有率，同時即使於配線間隔狹 窄之領域亦可使用可配置之虛設配線丨〇7。 第11圖係顯示本發明之第6實施例之虛設圖案配置方 法之流程圖。 於步驟S1 ’係將佈局資料與最大尺寸之假想虛設圖案 之資料讀入’將佈局資料與最大尺寸之假想虛設圖案重疊。 於步驟S2,將規格檔案讀入，判斷佈局資料與最大尺 寸之假想虛設圖案分別之最小間隔是否適當。適當時，於 步驟S3將最大尺寸之假想虛設圖案留下。有不適當之假想 虛設圖案時，於步驟S4,將不適當之最大尺寸之假想虛設 圖案選擇後消除。藉此，於步驟S5確定第1虛設圖案群之 配置。 20 517272 五、發明說明（is ) 於步驟S6，將中間尺寸之假想虛設圖案之資料讀入， 將中間尺寸之假想虛設圖案與佈局資料及第1虛設圖案重 疊。於步驟S7，將規格檔案讀入，判斷配線及第1假想虛 設圖案與中間尺寸之假想虛設圖案分別之最小間隔是否適 當。適當時，於步驟S8將中間尺寸之假想虛設圖案留下。 有不適當之假想虛設圖案時，於步驟S9,將不適當之中間 尺寸之假想虛設圖案選擇後消除。藉此，於步驟S10確定 第2虛設圖案群之配置。 於步驟S11，將最小尺寸之假想虛設圖案之資料讀 入’將最小尺寸之假想虛設圖案與佈局資料及第1虛設圖 案、第2虛設圖案重疊。於步驟s 12,將規格檔案讀入，判 斷配線、第1虛設圖案及第2虛設圖案與最小尺寸之假想虛 设圖案分別之最小間隔是否適當。適當時，於步驟S13將 最小尺寸之假想虛設圖案留下。有不適當之假想虛設圖案 k ’於步驟S14 ’將不適當之最小尺寸之假想虛設圖案選 擇後消除。藉此，於步驟S15確定第3虛設圖案群之配置。 最後，於步驟S16，將配線、第1虛設圖案、第2虛設 圖案及第3虛設圖案合成，作成用以使用於光阻曝光處理中 之光罩資料。 又’於上述第6實施例之說明中，係使用3種類之不同 尺寸之虛設圖案構成，但使用2種類或4種類以上之不同尺 寸之虛設圖案構成亦可。 以下係說明本發明之第7實施例。 第12圖係說明本發明之第7實施例之虛設圖案配置方 21 517272

五、發明說明（l9) 法及半導體積體電路之圖。如第12 (a)圖所示，配線布局 係包含第1配線108、第2配線109及第3配線11〇。配線108 至110係存在於同一配線層。 如第12 (a)圖所示，首先，於第1階段，產生虛設配 線112。虛設配線112係以複數個虛設圖案要素構成丨個集合 112A，又，為了存在有集合i12a内之虛設圖案間之間隔之 第1間隔D1及集合間之虛設圖案間隔之第2間隔d2,係以二 個不同之間隔配置。虛設配線n2之尺寸，諸如〗μιη。虛設 配線112間之間隔D1諸如〇·8μιη，間隔D2諸如Ιμπι。 第12(b)圖係顯示本發明之第7實施例之虛設圖案112 之樣板圖。將此樣板重疊於第12(a)圖之配線佈局，將與 配線相重疊之虛設圖案112删除，則可得到第12 ( a)圖之 虛設圖案配置。於此例中，係將3x3之9個虛設圖案要素， 以間隔0·8μπι配置，形成一個集合n2A， 相 接之 之間隔為1 μηι。 第12 ( c )圖係顯示第7實施例之第2階段中之虛設圖案 之產生。於第12(c)圖中，虛設圖案113係藉著將第12 (a) 圖之虛設圖案112進行合併處理而產生。此虛設圖案112之 合併處理係如下所述實行。 首先，對虛設圖案112，進行諸如上下左右擴大0·44μπι 之擴大處理。即，Ιμπι之虛設尺寸擴大成1·88μπι之虛設尺 寸。於此階段，以間隔〇·8μπι並排之虛設圖案們，係藉著 周邊重合而變的無間隙。此時，以集合112Α間之間隔，即 間隔Ιμπι並排之虛設圖案們間，由於仍剩下〇·12μπι之間 22 517272 五、發明說明（20) 隔，故虛設圖案們並沒有重合，即沒有合併。 然後，對於經擴大合併之虛設圖案，進行上下左右 0.44μιη之縮小處理。結果，集合112A間之間隔0.12μπι再度 返回Ιμιη，得到第12 (c)圖所示之虛設圖案113。 於上述之第7實施例中，虛設圖案之尺寸係以1種類為 佳，但將虛設配線間之間隔設定成複數之不同間隔。於複 數之不同間隔中，將較窄那方之間隙塞住，合併虛設圖案。 藉此，可擴大虛設尺寸，取到面積佔有率。又，即使將樣 板之虛設尺寸設定成較小，由於可藉著合併處理而回復面 積佔有率，故即使於狹窄領域，亦可使用可配置之尺寸小 之虛設圖案。 第13圖係顯示本發明之第7實施例之虛設圖案配置方 法之流程圖。 於步驟S1 ’係將佈局資料與虛設圖案之資料讀入，將 佈局資料與虛設圖案重疊。於步驟S2，將規格檔案讀入， 判斷配線與各別之虛設圖案之最小間隔是否適當。適當 時，於步驟S3將虛設圖案留下。有不適當之虛設圖案時， 於步驟S4，將不適當之虛設圖案消除。藉此，於步驟S5確 定虛設圖案群之配置。然後，於步驟％，將虛設圖案擴大 處理。於步驟S7，將經擴大之虛設圖案縮小處理，產生合 併之虛設圖案。 藉著上述處理，係產生前述合併之虛設圖案，但如有 必要，進一步進行以下處理為佳。即，於步驟％，將佈局 資料讀入，將佈局資料與經合併之虛設圖案重疊。於步驟

23 517272 五、發明說明（η) S9,將規格檔案讀入，判斷配線與上述經合併之虛設圖案 之分別之最小間隔是否適當。適當時，於步驟sl〇將經合 併之虛設圖案留下。有不適當之經合併之虛設圖案時，於 步驟S11，將不適當之經合併之虛設圖案消除。於步驟 S12 ’破定經合併之虛設圖案群之配置。 之後，於步驟13，將配線及經合併之虛設圖案合成， 作成用以曝光處理之光罩資料。 於上述第7實施例之說明中，係說明藉著合併處理生成 第12(c)圖之虛没圖案之方法’但即使不經過上述合併處 理，亦可生成相同之虛設圖案。諸如，將第12(e)圖之合 併後之正方开> 狀之虛設圖案，縱橫的以等間隔配置後，作 作樣板，將此樣板與配線圖案重合，將與配線圖案重疊之 部份由正方形狀之虛設配線上去除之方法等。第7實施例， 係包含無關於用以實現之方法，配置有非固定形狀，即具 有隨著配線圖案不同之形狀之虛設圖案之半導體積體電 路。 以下係說明本發明之第8實施例。於前述之實施例中， 於電路配線圖案之上下不產生虛設圖案之方法中，電路配 線圖案密集配置時，於其上下配線層係幾乎不產生虛設圖 案’故無法取付光阻圖案之面積比，同時無法將光阻圖案 之面積比收納於一定之範圍。本發明之第8實施例係可解決 此問題。 第14圖係顯示本發明之第8實施例之虛設圖案可配置 領域之LSI截面圖。於第I4(a)圖中，於著眼之配線層中， 24 517272

五、發明說明（22 ) 係配置兩隣接格子空著之配線114及單侧隣接格子空著之 配線115。又，配線116，於著眼之配線層中，為兩隋接格 子被佔滿之配線。又，配線117為著眼之配線層中寬度較寬 之配線。又，於此，所謂的格子為設計半導體積體電路時， 顯示配置配線之位置之假想的格子，格子間隔對應於配線 之最小間隔。

對著眼之配線層之上述配線圖案，計算虛設圖案可配 置領域18。於著眼之配線層之上下配線層中，於虛設圖案 可配置領域18之上下中，係配置虛設圖案。配線114、U5 及116之寬度諸如〇·5μιη，配線117之寬度諸如2·5μιη。格子 之間距諸如1 μιη。於此，於寬度2μπι以上之配線之部位， 係設定成於上下配線層可配置虛設圖案。此外，於兩隋接 格子被佔滿之配線116之部位，於上下配線層可配置虛設圖 案，但兩隋接格子空白之配線114及單側隋接格子空白之配 線115之部位，係禁止於上下配線層配置虛設圖案。又，上 述說明，為伴隨單一配線層之特性之說明，但實際之虛設 發生，係基於虛設發生對象層之配線不在領域與伴隨於上 下配線層之特性之虛設圖案可配置領域118之邏輯積 (and)，評價而決定。 第14(b)圖係顯示於第14(a)圖著眼之配線層之上 側配線層中，假想的配置虛設配時之寄生容量之結合之模 式圖。虛設圖案119為配置於兩隋接格子空白之配線114之 上側之虛設圖案。虛設圖案120為配置於單側隋接格子空白 之配線115之上側之虛設圖案。虛設配線121為配置於兩p粦 25 517272 五、發明說明（23) 接格子填滿之配線116之上側之虛設圖案。虛設配線122為 配置於寬度較寬之配線117之上側之虛設圖案。 各配線與上層相對應之虛設圖案間結合之寄生容量， 係以一般之電容記號模式的顯示。又將寄生容量之相對大 小以電容記號之長度表現。對應於寬度較寬之配線117之虛 設圖案122雖然寄生容量更進一步變大，但由於假設是電源 配線或接地配線，故不是問題。對應於兩鱗接格子空白之 配線114之虛設配線119，由於具有大的寄生容量，故於本 實施例中’於配線之上下層係禁止虛設圖案產生。 對應於單側膦接格子空白之配線U5之虛設配線12()， 由於具有中間的寄生容量，故於本實施例中，於配線之上 下層係禁止虛設圖案產生。對應於兩隋接格子被填滿之配 線116之虛設配線121，由於寄生容量小，故於本實施例中， 於配線之上下層係許可虛設圖案產生。於配線116中虛設圖 案121之寄生容量變小之理由，係於兩隋接格子存在有配線 時，結合於隋接配線之間之寄生容量成為支配，故結合於 虛设圖案121之間之寄生容量之比率係相對的下降。因此， 因寄生谷量之影響相對的可無視，於上下層係可許可虛設 配線產生。 第15圖係顯示本發明之第8實施例之虛設圖案配置方 法之流程圖。又，第16圖至第21圖係顯示第8實施例之虛設 圖案配置方法之各階段中之佈局之平面圖。以下，係一面 參照第16圖至第21圖，說明第15圖所示之虛設圖案配置方 法〇 26 517272

五、發明說明（24) 首先’第16圖係顯示初期配線圖案之圖。於第丨6圖中， 於第14圖相同之配線係標以相同標號。 於第15圖之步驟S1之第1處理，將佈局資料讀入，對 配線114至117進行擴寬處理。擴寬量則為相隣接格子填滿 之配線係相互的接觸，無間隙之量。此時，相鱗接格子空 白但2格子隣填滿之配線們，則不可擴寬至相互接觸，無間 隙程度。於第17圖係顯示擴寬處理後之配線123。又，將初 期狀態之配線114至117作為參考，以虛線表示。 於第2處理之步驟S2，對擴寬後之配線圖案進行縮 寬處理。如第18圖所示，縮寬量為於單側隋接格子空白之 配線115之位置，不殘留縮寬後之配線圖案丨24，於兩隣接 格子填滿之配線116之位置則殘留縮寬後之配線圖案124。 於第3處理之步驟S3，將佈局資料讀入，取縮寬後之 配線圖案124及原本配線114至117之邏輯和（or)，生成配 線圖案125。於第19圖中則顯示邏輯和處理後之配線圖案 125。 於步驟S4,將佈局資料讀入，將著眼之虛設圖案層之 配線圖案配置於者眼之虛設圖案層。於步驟§5，將虛設圖 案資料讀入’生成著眼之虛設圖案層之虛設圖案。於步驟 S6，讀入規格檔案，判斷於著眼之虛設圖案層中，配線與 虛設配線之最小間隔是否適當。適當時，於步驟§ 7，留下 虛設圖案。有不適當之虛設圖案時，於步驟88，將不適當 之虛設圖案刪除。藉此’於步驟S9，考慮於著眼之虛設圖 案層内之配線，確定虛設圖案群之配置。 27 ^1/272

於之後以下之處理中，使用上述邏輯和處理後之配線 圖案125’生成經考慮著眼之虛設圖案層之上下配線層之配 線圖案之虛設圖案。

於步驟S10,將規格檔案讀入，檢查於著眼虛設圖案 層之上下配線層中，於著眼虛設圖案層之虛設随之正上 方或正下方是否存在細的配線圖案。此時，上下配線層之 配線圖案，係以上述邏輯和處理後之配線圖案125作為檢查 對象。不存在細之配線圖案時，於步驟S11，留下虛設圖 案。存在細之配線圖案時，於步驟S12，刪除虛設配線。 藉此，於步驟S13，經考慮相對著眼之虛設圖案之上下配 線’確定虛設圖案群之配置。

以上步驟S10至S13係相當於第4處理，於第20圖所 示，於諸如寬度Ι/zm以上之配線等之較寬配線部位中，於 著眼之虛設圖案層中，係許可虛設圖案122之配置，生成最 終之虛設圖案122。又，之後，於第5處理，將邏輯和處理 後之配線圖案125替換成原來之配線114至117,確定最終之 佈局。第21圖係顯示著眼之虛設圖案層之最終虛設圖案122 與其下層之配線圖案114至117。 最後，於步驟S14,對全虛設配線層進行上述處理後， 於各配線層合成配線圖案與虛設圖案，作成曝光處理用之 光罩資料。 又，於第16圖至第21圖中，為了圖示的簡單，係僅考 慮單一配線層，顯示於其上述產生虛設圖案之情形。於實 際之佈局中，係考慮相關連之複數配線層所帶來之影響， 28 517272 五、發明說明（μ ) 將虛設圖案產生對象層之配線佈局、由下一層配線經估計 上層之虛設圖案禁止產生領域及由上一層配線經估計下層 之虛。又圖案禁止產生領域之邏輯和（〇r)，即，考慮各虛設 圖案可產生領域之邏輯積（and)，使虛設圖案產生。 於上述說明之第8實施例中，兩隣接格子空白之配線 114之上下及單側隣接格子空白之配線115之上下為虛設圖 案禁止產生領域，但寄生容量之影響微小時，將單侧隋接 格子空白之配線115之上下視為虛設圖案可產生領域亦可。 以下，係說明本發明之第9實施例。於上述實施例中， 確認於寬度較寬之配線之上下層產生配線虛設圖案之方 法’係即使對於諸如週期性脈衝配線之樹中之幹部份等， 雖然見度覓’但信號位準會變化之配線，許可於上下配線 層產生虛設圖案時，因寄生容量而產生延遲之問題。本發 明之第9實施例，即為用以解決此者。 第22圖係說明本發明之第9實施例之虛設圖案配置方 法及半導體積體電路之圖。 於第9實施例中，對於樹狀脈衝配線（時脈樹）之上下 配線層係禁止產生虛設圖案。於第22圖中，相對於樹狀脈 衝配線之實際配線圖案131，係於諸如1層以上之配線層設 置虛設圖案132。於實際之晶圓佈局中，當然以複數配線層 構成樹’但了圖示之簡化，係僅顯示二個配線層。如第22 圖所示，於樹狀脈衝配線之配線圖案131部位，於上下層禁 止產生虛設圖案132。 第23圖係顯示本發明之第9實施例之虛設圖案配置方 29 517272 五、發明說明（27) 法之流程圖。 於步驟S1，生成樹狀脈衝配線。於步驟S2，將樹狀脈 衝配線與相同形狀之虛設圖案禁止產生領域生成於樹狀脈 衝配線之上下配線層。即，生成樹狀脈衝配線佈局時，於 CAD系統中，通常，相對於僅發生實配線用之位準號碼， 生成與樹狀脈衝配線具有相同形狀之圖案，分配虛設圖案 禁止產生領域用之位準號碼。 於步驟S3，將虛設圖案讀入，於樹狀脈衝配線之上下 配線層中，將虛設配線重疊於配線圖案。於步驟S4，將規 格檔案讀入，判斷於樹狀脈衝配線之上下配線層中，配線 圖案與虛設圖案之最小間隔是否適當。適當時，於步驟 S5，留下虛設圖案。有不適當之虛設圖案時，於步驟S6, 刪除不適當之虛設圖案。於步驟S7，考慮於樹狀脈衝配線 之上下配線層内之配線後，確定虛設圖案群之配置。 於步驟S8，判斷於樹狀脈衝配線之上下配線層中，虛 設圖案是否位置於步驟S1生成之虛設配線禁止產生領域 内。沒有位置時，於步驟S9，留下虛設圖案。有位置之虛 設圖案時，於步驟S10，刪除相對應之虛設圖案。藉此， 於步驟S11，考慮於樹狀脈衝配線之上下配線層中之樹狀 脈衝配線之虛設配線禁止產生領域後，確定虛設圖案群之 配置。 最後，於步驟S12，對全配線層進行上述處理後，將 各配線層中之配線圖案與虛設圖案合成，作成曝光處理用 之光罩資料。 30 517272 五、發明說明（28) 第24圖係顯示用以實行本發明之虛設圖案配置方法之 CAD系統之構成之圖。 如第24圖所示，用以實行本發明之虛設圖案配置方法 之裝置或CAD系統係可以諸如個人電腦或工程終端站等 電腦實現。第24圖之裝置係由電腦510、接續至電腦51〇之 顯示裝置520、通信裝置523及輸入裝置所構成。輸入裝置 諸如包含鍵盤521及滑鼠522。電腦5 10則包含CPU5 11、 RAM512、ROM513、硬碟等二次記憶裝置514、可換媒體 記憶裝置515及介面516。 鍵盤521及滑鼠522係用以提供與使用者之聯繫者，可 輸入各種用以彳呆作電腦510之指令或相對於要求資料之使 用者應答等。顯示裝置520係顯示以電腦510經處理之結果 等，同時為了於操作電腦510時可與使用者對話，係進各種 資料顯示。通信裝置523則為用以進行遠距離通信，諸如由 modem或network interface等所構成。 包含本發明之虛設圖案配置方法之CAD軟件 (software)係可實行電腦51〇之電腦程式。此電腦程式係 記憶於可裝著於可換媒體記憶裝置515之記憶媒體M，由記 憶媒體Μ經由可換媒體記憶裝置515，而加載於RAM5 12或 一次記憶裝置514中。或者，此電腦程式被記憶於遠距離之 記憶媒體（圖中未示），由此記憶媒體經由通信裝置523及 介面516，而加載於rAM512或二次記憶裝置514。 經由鍵盤521及/或滑鼠522，由使用者有程式實行指 不時，CPU511就由記憶媒體Μ、遠距離記憶媒體或二次記 31 517272

五、發明說明（29) 憶裝置514將程式加載至rAM512。CPU511係將RAM512之 空的記憶空間作為工作區域使用，實行加載至RAM5 12之 辁式，一面與適當使用者對話，一面進行處理。又，r〇M513 係谷納用以控制電腦51 〇之基本動作之控制程式。 藉著貝行上述電腦程式，就如上述各實施例說明地實 行虛没圖案之配置方法。又，此計算機環境為CAD系統。

以上，雖然茲以實施例說明本發明，但並不能將本發 明限制於上述實施例，於申請專利範圍所記載之範圍内可 做種種變形。 又’本發明係包含以下内容者。 (附記1) 一種半導體積體電路，包含有：複數之層， 係U又置於半導體基板上者；_配線，係設置於該複數之層 中之任層，該層以下以第W稱之；及一虛設配線，係避 開/、該配線位置相重疊之平面位置，而配置於一與該第1 層不同之第2層者。

(附記2)如附記丨之半導體積體電路，其中該第ι層係 接於該2層之上或下之層。 (附記3)如附記丨之半導體積體電路，其中該配線為 非電源配線之信號配線。 (附圯4)如附記3之半導體積體電路，其中該虛設配 線之配置並及於與該第1層之電源配線之位置相重叠之平 面位置。 (附圯5 )如附圮4之半導體積體電路，其中該信號配 線為預疋S&線寬以下之配線，該電源配線為該預^寬以上 32 517272 五、發明說明（3〇) 之配線。 (寸己6)如附舌己1之半導體積體電路，其中該虛設配 線之配置係避開與多晶石夕或擴散層之位置相重疊之平面位 置。 (附記7) —種半導體積體電路，包含有： 一配線層； 一配線，係配置於該配線層上；及 複數種類之不同尺寸的虛設圖案，係配置於該配線層 者。 (附記8)如附記7之半導體積體電路，其中該複數種 類之不同尺寸的虛設圖案係分別以不同圖案間隔配置者。 (附記9) 一種半導體積體電路，包含有： 一配線層； 且隨著該配線之圖 一配線，係配置於該配線層上者，·及 一虛設圖案，係配置於該配線層 案，而具有不同形狀者。 包含有 (附記10) —種半導體積體電路 經積層之複數配線層； 複數之配線，係以預定間隔作為最小間隔地配置於該 複數之配線層中之第1配線層上，且包含有··一第丨配線與 一第2配線，該第1配線即係以該預定間隔相隔離，而於兩 側存在有配線者，另，該第2配線則於兩側以該預定間隔相 隔離之位置不存在有配線者；及 個 一虛設圖案，係配置於該第1配線層之上一個或下一 33 517272 五、發明說明（3i) 之第2配線層中對應於該第丨配線位置之位置，同時於對應 該第2配線位置之位置則不配置者。 (附記11)如附記1〇之半導體積體電路，其中該複數 之配線並包含僅於單側存在有以該預定間隔相隔離之配線 的第3配線；又’該第2配線層上之該虛設圖案的配置及於 對應該第3配線位置之位置。 (附記12)如附記10之半導體積體電路，其中該複數 之配線係包含僅於單側存在有以該預定間隔隔離之配線的 第3配線；又，該第2配線層上之該虛設圖案的配置則不包 含對應於該第3配線位置之位置。 (附記13) —種半導體積體電路，包含有： 經積層之複數配線層； 複數之配線，係配置於該複數配線層中之第1配線層， 且包含有：一未滿預定寬之第1配線、一用以傳達電源電位 之该預定寬以上之第2配線及一用以傳達週期性脈衝信號 之該預定寬以上之第3配線；及 一虛設圖案，係配置於該第1配線層之上一個或下一個 之第2配線層中對應於該第2配線位置之位置，同時於對應 該第3配線位置之位置並不配置者。 (附A 14 ) —種虛設圖案之配置方法，係具有以下各 階段者，即，提供複數虛設圖案之階段，該複數虛設圖案 係將複數個具有不同尺寸之圖案分別以不同間隔縱橫的配 置者；及 將該複數虛設圖案由尺寸大的開始，依序配置於配線 34 517272

五、發明說明（32) 佈局上之階段。 (附記15) —種虛設圖案之配置方法，係具有以下各 階段’即；一提供以複數之包含第1間隔及較該第1間隔寬 之第2間隔之間隔配置之虛設圖案之階段； 一將該虛設圖案配置於配線佈局上之階段； 一藉著擴大該虛設圖案之尺寸將以該第1間隔鱗接之 虛設圖案們合併之階段；及 一將該合併之虛設圖案之尺寸縮小之階段。 (附記16 ) —種虛設圖案之配置方法，係具有以下各 階段，即··一藉著將積層之複數配線層中之第1配線層上， 以預定間隔作為最小間隔配置之第1配線圖案擴寬，而合併 以該預定間隔m接之配線圖案們之階段； 一將包含經合併之配線圖案之該擴寬之配線圖案縮寬 之階段； 一藉著將該縮寬之配線圖案與擴寬前之該第1配線圖 案重合，而生成第2配線圖案之階段；及 一於該第1配線層之上一個或下一個之第2配線層中， 於對應該第2配線圖案之位置係配置虛設圖案之階段。 發明之效果 於本發明之半導體積體電路中，於不同層配置有一般 配線與虛設配線時，虛設配線之配置係避開與一般配線之 位置重疊之平面位置。藉此，可削減配置於不同層之一般 配線與虛設配線之容量，可使電路設計等中之模擬精度提 升0 35 517272 五、發明說明（33) 又’於上述半導體積體電路中，一般配線為電源配線 時，虛設配線可配置於與電源配線之位置相重疊之平面位 置。如此’藉著對於耦合容量影響無之電源配線，係無虛 設配線之配置限制，則可避免損及原本之目的，即，因存 在於上下層之一般配線的影響，虛設配線之配置數極端的 減少，藉著虛設配線使配線密度相同之目的。 又，於上述半導體積體電路中，虛設配線之配置係避 開與多晶石夕或擴散層之位置相重疊之平面位置。藉此，可 使受到耗合容量之影響之多晶矽或擴散層與虛設配線之間 之容量削減，可使電路設計等中之模擬精度提升。 進一步，依本發明，藉著利用複數尺寸之虛設圖案， 係可將虛設圖案附近之圖案面積佔有率之可控制範圍變 寬’同時於狹小間隙亦可插入小的虛設圖案，使虛設產生 效率提高。結果，可達成適當之光阻圖案面積比。 又’藉著選擇性的抽出與隋接配線之結合容量較高之 密配線部，於其上下可產生虛設圖案，則可一面極力抑制 寄生容量之影響，一面確保適當之虛設圖案之面積佔有率。 又，於藉著於樹狀脈衝配線之上下禁止虛設圖案之產 生’即使為了確保虛設圖案之面積佔有率，於較寬配線之 上下許可產生虛設圖案時，伴隨著高速電位變動之樹狀脈 衝配線選擇性的除外，可削減對脈衝信號之寄生容量之影 響。 符號說明 10··· —般配線 π…一般配線 -36 - 517272

五、發明說明（34) 12…一般配線 13.. .虛設配線 14…一般配線 15.. . —般配線 16.. . —般配線 17…一般配線 21.. . —般配線 22.·· —般配線 23…一般配線 24…一般配線 25…一般配線 25A...電源配線 26…一般配線 27··. —般配線 30.. .多晶矽或擴散層 3 1…一般配線 32…一般配線 101···第1配線 102…第2配線 103·.·第3配線 104···第4配線 105…虛設圖案 106…虛設圖案 107…虛設圖案

108···虛設圖案（第1配線） 109···第2配線 110···第3配線 112.. .虛設圖案 112A...集合 113.. .虛設圖案 114…配線 115…配線 116…配線 117…配線 118…虛設圖案可配置領域 119.. .虛設圖案 120.. .虛設圖案 121.. .虛設圖案 122.. .虛設圖案 123.. .擴寬後配線圖案 124.. .縮寬後配線圖案 125…配線圖案 131…實配線圖案 132.. .虛設圖案 510···電腦511.. .CPU512.. .RAM 37 517272 五、發明說明（35) 513.. .ROM 514·.·二次記憶裝置 515.. .可換媒體記憶裝置 5 16...介面 520.. .顯示裝置 521.. .鍵盤 522.. .滑鼠 523.. .通信裝置 38

Claims (1)

1. 517272 六、申請專利範圍 1· 一種半導體積體電路，包含有： 複數之層，係設置於半導體基板上者； 一配線，係設置於該複數之層中之任一層，該層以 下以第1層稱之；及

   一虛ό又配線，係避開與該配線位置相重疊之平面位 置，而配置於一與該第1層不同之第2層者；又，該配線 為非電源配線之信號配線。 2. 如申請專利範圍第1項之半導體積體電路，其中該虛設 配線之配置並及於與該第1層之電源配線之位置相重疊 之平面位置。 3. 如申請專利範圍第2項之半導體積體電路，其中該信號 配線為預定配線寬以下之配線，該電源配線為該預定寬 以上之配線。 4· 一種半導體積體電路，包含有： 一配線層；

   一配線，係配置於該配線層上；及 複數種類之不同尺寸的虛設圖案，係配置於該配線 層者。 5·如申請專利範圍第4項之半導體積體電路，其中該複數 種類之不同尺寸的虛設圖案係分別以不同圖案間隔配 置者。 6· —種半導體積體電路，包含有： _ 一配線層； 一配線，係配置於該配線層上者；及 39 517272

   六、申請專利範圍 一虛設圖案，係配置於該配線層，且隨著該配線之 圖案，而具有不同形狀者。 7· —種半導體積體電路，包含有： 經積層之複數配線層； 複數之配線，係以預定間隔作為最小間隔地配置於 該複數之配線層中之第1配線層上，且包含有：一第1配 線與一第2配線，該第1配線即係以該預定間隔相隔離， 而於兩側存在有配線者，另，該第2配線則於兩側以該預 定間隔相隔離之位置不存在有配線者；及 一虛設圖案，係配置於該第1配線層之上一個或下一 個之第2配線層中對應於該第1配線位置之位置，同時於 對應該第2配線位置之位置則不配置者。 8.·如申請專利範圍第7項之半導體積體電路，其中該複數 之配線並包含僅於單側存在有以該預定間隔相隔離之 配線的第3配線；又，該第2配線層上之該虛設圖案的配 置及於對應該第3配線位置之位置。 9·如申請專利範圍第7項之半導體積體電路，其中該複數 之配線係包含僅於單側存在有以該預定間隔隔離之配 線的第3配線；又，該第2配線層上之該虛設圖案的配置 則不包含對應於該第3配線位置之位置。 10. —種半導體積體電路，包含有： 經積層之複數配線層； _ 複數之配線，係配置於該複數配線層中之第1配線 層，且包含有：一未滿預定寬之第1配線、一用以傳達電 40 517272

   源電位之該預定寬以上之第2配線及一用以傳達週期座 脈衝信號之該預定寬以上之第3配線；及 一虛設圖案，係配置於該第1配線層之上一個或下— 個之第2配線層中對應於該第2配線位置之位置，同時於 對應該第3配線位置之位置並不配置者。

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