JP2010218169A - 半導体集積回路のレイアウト装置、設計支援方法及び製造方法 - Google Patents

Abstract

【課題】低コストで半導体集積回路の製造が可能な半導体集積回路のレイアウト装置を提供する。
【解決手段】半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路のレイアウト装置において、ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力部と、ライブラリ、デザインルール、レイアウト、ネットリストの情報をもとに、表示部にレイアウト表示を行うための処理を行い、また、操作部からの操作により制御が行われる本体部と、本体部を制御するための操作を行う操作部と、表示画面においてレイアウト表示するとともに、表示画面には表示されないものであって、レイアウト表示されている配線と電気的に接続される回路情報を表示するための表示部を有することを特徴とする半導体集積回路のレイアウト装置を提供することにより上記課題を解決する。
【選択図】 図１

Description

本発明は、半導体集積回路のレイアウト装置、設計支援方法及び製造方法に関する。

レイアウト設計工程におけるマクロセルの配置及びマクロセル間の配線等の作業は自動的に行われるが、トラック数の制限等により自動的に行うことができない配線については、対話型の表示システムを用いることにより、人手を介して追加削除修正等が行われる。ここで、配線とは、マクロセル間を結ぶ処理のことを意味する。対話型の表示システムに半導体チップのマクロセルと配線を表示されるためには、下地情報、配線情報及び接続情報を読み込ませ、これらの情報に基づき半導体チップの配線を図面として表示させる処理が行われ、人手を介したインタラクティブな配線処理作業は、このように表示されたものに基づき行われる。

近年における半導体チップにおける配線は複数の階層を有しており、マクロセル間を結ぶ一本の配線作業においては、隣接する配線との短絡を回避するため、また、抵抗などを考慮して配線間同士の配線間隔を一定に保ちつつ、配線禁止領域を避けながら、配線方向の変更及び層の変更等が繰り返し行われる。

このように、設計者は、配線の追加・削除等の処理を何度となく繰り返して行うため、修正した部分の回路の状態は、表示システムに表示される情報に基づき把握する以外には方法がない。

しかしながら、近年のＬＳＩ設計では、微細化及び大規模化が進んでおり、半導体チップのレイアウトは非常に大きくなっており、より多層化が進むことにより、配線が重なり、表示システムに表示させた場合に認識し難くなってきている。

よって、設計者は、局所的なレイアウトを見ただけでは回路の全体を把握することは困難となり、配線層を限定して表示させて、スクロール機能やズーム機能を駆使して作業することになる。

このため近年のレイアウトツールは、大規模レイアウトを読み込んで、高速処理をするため省メモリ化や、色の区別だけ配線を表示するのではなく、グラデーション（濃淡）により表示する方法等があるが、大規模なレイアウトの一部から周辺回路情報を確認することの困難性は十分には改善されていない。

このような問題に対処するため、レイアウトをインタラクティブに処理する際に、配線の断面図を別ウインドウに表示させることにより、処理の補助する機能を有する技術が開示されている（例えば、特許文献１）。

しかしながら、特許文献１に開示されているように、配線の断面図を表示させたとしても、表示されているレイアウトの周辺回路における情報は得ることができず、修正等の際にはスクロール処理、ズーム処理を繰り返し行う必要があり、修正等には多大な労力を有していた。

本発明は、上記に鑑みてなされたものであり、スクロール処理やズーム処理を伴うことなく作業を減らすことができ、迅速かつ低コストに半導体集積回路の製造を行うことのできる半導体集積回路のレイアウト装置、設計支援方法及び製造方法を提供するものである。

本発明は、半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路のレイアウト装置において、ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力部と、前記ライブラリ、前記デザインルール、前記レイアウト、前記ネットリストの情報をもとに、表示部にレイアウト表示を行うための処理を行い、また、操作部からの操作により制御が行われる本体部と、前記本体部を制御するための操作を行う操作部と、表示画面において前記レイアウト表示するとともに、前記表示画面には表示されないものであって、前記レイアウト表示されている配線と電気的に接続される回路情報を表示するための表示部と、を有することを特徴とする。

また、本発明は、前記回路情報は、接続される回路図、配線長、入出力方向、前記表示画面の境界を基準としたセルまでの相対位置のいずれかであることを特徴とする。

また、本発明は、半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路の設計支援方法において、ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力工程と、前記ライブラリ、前記デザインルール、前記レイアウト、前記ネットリストの情報に基づき半導体集積回路のレイアウトを表示する表示工程と、前記半導体集積回路のレイアウトをスクロールまたは拡大し部分的な表示を行う部分表示工程と、前記部分表示工程により表示部の画面に表示された半導体集積回路のレイアウトにおける配線と電気的に接続される回路情報を取得する回路情報取得工程と、前記取得された回路情報を表示する回路情報表示工程と、を有することを特徴とする。

また、本発明は、前記回路情報は、前記拡大表示工程において表示部の画面に表示された半導体集積回路のレイアウトと同一画面上に表示されることを特徴とする。

また、本発明は、前記回路情報は、接続される回路図、前記回路図を構成するセル、配線長、入出力方向、前記表示画面の境界を基準としたセルまでの相対位置のいずれかであることを特徴とする。

また、本発明は、前記接続される回路図または前記回路図を構成するセルを選択する選択工程と、前記選択された前記接続される回路図または前記回路図を構成するセルにおける半導体集積回路のレイアウトを表示する選択先表示工程と、を有することを特徴とする。

また、本発明は、前記半導体集積回路の設計支援方法により半導体集積回路を設計しレイアウトを作成する設計工程と、前記設計工程により設計された半導体集積回路の前記レイアウトに基づき露光装置に用いられる露光用マスクを作製する露光マスク作製工程と、前記露光マスクを用い、前記露光装置によりフォトレジストの塗布された半導体ウエハを露光し、前記半導体ウエハ上にレジストのパターンを形成するパターン形成工程と、を有することを特徴とする。

本発明によれば、半導体集積回路の設計においてスクロール処理やズーム処理を伴う作業を減らすことができ、迅速かつ低コストに半導体集積回路の製造を行うことのできる半導体集積回路のレイアウト装置、設計支援方法及び製造方法を提供することができる。

本実施の形態に係る半導体集積回路のレイアウト装置の構造図 本実施の形態に係る半導体集積回路の設計支援方法のフローチャート 本実施の形態に係る半導体集積回路の設計支援方法による表示画面（１） 本実施の形態に係る半導体集積回路の設計支援方法による表示画面（２） 本実施の形態に係る半導体集積回路の設計支援方法による表示画面（３） 本実施の形態に係る半導体集積回路の設計支援方法による拡大表示画面

本発明を実施するための形態について、以下に説明する。

図１に、本実施の形態に係る半導体集積回路のレイアウト装置である半導体集積回路の設計支援装置の構成図を示す。また、図２に、本実施の形態に係る半導体集積回路の設計支援方法のフローチャートを示す。

本実施の形態に係る半導体集積回路のレイアウト装置は、入力部１１、本体部１２、表示部１３、操作部１４を有している。入力部１１は本体部１２にライブラリ、デザインルール、レイアウト、ネットリスト等の情報を入力するための機能を有している。また、本体部１２は、入力部１２より入力されたライブラリ、デザインルール、レイアウト、ネットリスト等の情報に基づき表示部１３に表示する情報、即ち、レイアウトや必要な回路図及び付随情報等を生成し、更に、半導体集積回路のレイアウト装置における全体の制御等を行うものであり、ＣＰＵやメモリ等を有している。表示部１３は、本体部１２において生成された情報に基づき表示を行うものであり表示を行うための表示画面１５を有している。操作部１４は、設計者が半導体集積回路のレイアウト装置の操作や制御を行うためのものであり、操作部１４において操作を行うことにより操作された情報は本体部１２に伝達される。このような操作部１４における操作によりスクロール動作、ズーム動作及び修正動作を行うことが可能である。

次に、本実施の形態に係る半導体集積回路の設計支援方法について説明する。

最初に、ステップ１０２（Ｓ１０２）において、ライブラリ及びデザインルールを読み込む。具体的には、ライブラリ及びデザインルールの情報を入力部１１より本体部１２に読み込む。ここで、ライブラリとは、機能セルライブラリであり、機能セルとは、ＮＡＮＤ回路やフリップフロップ回路等の基本的なマクロセルや、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）等のセルであってもよい。また、デザインルールとは、半導体集積回路の製造プロセスにおいて許容されている半導体素子の寸法や、金属配線の幅や間隔などを規定した設計規定である。

次に、ステップ１０４（Ｓ１０４）において、レイアウト及びネットリストを読み込む。具体的には、レイアウト及びネットリストの情報を入力部１１より本体部１２に読み込む。ここで、レイアウトとは、半導体集積回路に配置される機能セルや金属配線のレイアウトを意味するものであり、ネットリストとは、機能セルの接続情報であり、回路の接続状態を表したデータである。

次に、ステップ１０６（Ｓ１０６）において、レイアウト表示を行う。具体的には、本体部１２に読み込まれたライブラリ、デザインルール、レイアウト及びネットリストの情報に基づき半導体集積回路のレイアウトを表示部１３の表示画面１５に表示する。

次に、ステップ１０８（Ｓ１０８）において、レイアウト部分表示を行う。具体的には、設計者が表示部１３の表示画面１５に表示されている半導体集積回路のレイアウトについて、操作部１４からの操作によりスクロール、ズーム等を行うことにより、表示させる領域や作業する領域の半導体集積回路のレイアウトを表示部１３の表示画面１５に部分的に拡大等して表示する。

次に、ステップ１１０（Ｓ１１０）において、入出力配線の情報取得を行う。具体的には、設計者が操作部１４において入出力配線の表示の選択を行うことにより、表示部１３の表示画面１５に表示されているレイアウトの境界における入出力配線の情報を本体部１２に読み込まれた情報に基づき抽出し取得する。このような情報としては、配線のネット名、ネットのファンアウト数、境界からの距離、接続先のセル名等が挙げられる。

次に、ステップ１１２（Ｓ１１２）において、入出力配線の情報表示を行う。即ち、ステップ１１０において取得した情報、即ち、配線のネット名、ネットのファンアウト数、境界からの距離、接続先のセル名等を表示部１３の表示画面１５に表示する。

図３には、表示部１３の表示画面１５における表示の一例を示す。この場合では、表示部１３の表示画面１５内に、ステップ１０８において部分表示された半導体集積回路のレイアウトが表示されているレイアウト画面２１と、接続先の情報表示２２、２３及び２４が同一画面上に表示される。接続先の情報表示２２、２３及び２４は、レイアウト画面２１に表示されるレイアウトと電気的に接続されている接続先の回路等の情報である。図においては、接続先の情報表示２２、２３及び２４としては、ネットのファンアウト数（Fanout）、配線長（Length）、セル名、インスタンス名等の接続先の情報が表示される。

また、図４に示すように、更に入出力情報として、接続先を矢印により表示してもよい。即ち、接続先の入出力表示２５、２６及び２７を矢印で示すことにより、設計者が視覚的により認識しやすくすることができる。尚、レイアウト画面２１の境界を跨る配線数が多い場合には、全ての配線に対して表示を行うのではなく、局所的にレイアウトの特定の配線を選択することにより、その配線に限った情報を表示させることも可能である。

次に、ステップ１１４（Ｓ１１４）において、接続先の回路図の情報取得を行う。具体的には、設計者が操作部１４において接続先の回路図の表示の選択を行うことにより、接続先のセルの回路図、接続先のセルの座標位置等の情報取得を行う。

次に、ステップ１１６（Ｓ１１６）において、接続先の回路図の表示を行う。即ち、ステップ１１０において取得した接続先の回路図等を表示部１３の表示画面１５に表示する。

図５に表示部１３の表示画面１５における表示の一例を示す。この場合では、表示部１３の表示画面１５内に、部分表示されたレイアウト画面２１と、接続先の回路図情報として、接続先の回路図表示３１、３２及び３３が表示される。接続先の回路図表示３１、３２及び３３は、レイアウト画面２１に表示されるレイアウトと電気的に接続されている回路図である。図に示すように、接続先の回路図表示３１、３２及び３３においては、回路図、セル名及び配線長が表示される。

また、図６は、図５における接続先の回路図表示３２の部分について、別の表示を行う場合を示すものである。図６に示す場合では、回路図、セル名の他に、レイアウト画面２１からの相対座標位置を表示する。この相対座標位置は、レイアウト画面２１における配線の境界位置Ａを基準として、各々のセルの位置を２次元的（Ｘ、Ｙ）に表示するものであり、これによりレイアウト画面２１の外に接続される各々のセルの位置を把握することができる。例えばレイアウト画面２１の中心を基準として、レイアウト画面２１の外に接続される各々のセルの座標位置を表示させることも可能であるが、この場合、各々のセルの位置がレイアウト画面２１の外のどの位置にあるか把握し難い。しかしながら、各々のセルについてレイアウト画面２１の境界を基準として相対的な座標位置を表示することにより、より的確にレイアウト画面２１の外に接続される各々のセルの位置を迅速にかつ的確に把握することができる。

尚、接続先の回路図表示３１、３２及び３３における回路図は、設計者がレイアウト画面２１の周辺情報を把握するために補助的に使用するものであるため、回路図でなくとも接続先のセル種が判断することができる機能を有するものであればよい。また、回路図への変換は、ステップ１０４においてネットリストを読み込んだ際に回路図に変換しオンメモリに記憶させてもよい。

次に、ステップ１１８（Ｓ１１８）において、表示画面を移動するか否かの選択を行う。具体的には、設計者が操作部１４を操作することにより、ステップ１１６において表示されている接続先の回路図表示３１、３２及び３３のいずれかを選択したか否かの判断がなされる。接続先の回路図表示等が選択された場合には、ステップ１２０に移行する。一方、接続先の回路図表示が選択されなかった場合には終了する。尚、ステップ１１８は、回路図表示の選択ではなく表示されているセルの選択を行うように設定することも可能である。

次に、ステップ１２０（Ｓ１２０）において、表示画面が選択された接続先へ移動する。具体的には、表示部１３におけるレイアウト画面２１に選択された接続先の回路図表示における半導体集積回路のレイアウトが表示される。この後、ステップ１０８に移行する。

尚、設計者が操作部１４より、表示部１３のレイアウト画面２１をスクロース、ズーム等により操作した場合には、周辺情報を併せてアップデートしてレイアウト画面２１に表示する。この操作を行った場合には、ステップ１０８に移行する。

また、接続先の情報表示２２、２３及び２４、接続先の回路図表示３１、３２及び３３を表示するか否かに関しては、設計者が操作部１４を介し、本体部１３を制御することにより選択可能であり、接続先の情報表示２２、２３及び２４、接続先の回路図表示３１、３２及び３３において、どのような情報を表示するかに関しても同様に、設計者が操作部１４を介し、本体部１３を制御することにより選択可能である。

このようにして、設計者が作業を繰り返すことにより、半導体集積回路のレイアウト設計を行うことができる。このようにして設計された半導体集積回路のレイアウトに基づき、露光装置に用いられるレチクル等の露光用マスクを作製する。このように露光用マスクを用いて、ステッパーやアライナー等の露光装置によりフォトレジストの塗布された半導体ウエハを露光し、現像を行うことにより、半導体ウエハ上に露光マスクにおけるパターンに応じてフォトレジストのパターンを形成する。このパターンを利用して成膜やエッチング等の処理を行う。

上述した露光マスク作製工程、パターン形成工程、加工工程等を繰り返し行うことにより、半導体ウエハ上に半導体集積回路を作製することができ、半導体集積回路を製造することができる。

尚、本発明の実施に係る形態について説明したが、上記内容は、発明の内容を限定するものではない。

１１ 入力部
１２ 本体部
１３ 表示部
１４ 制御部
１５ 表示画面
２１ レイアウト画面
２２、２３、２４ 接続先の情報表示
２５、２６、２７ 接続先の入出力表示
３１、３２、３３ 接続先の回路図表示

特開平７−１６８８６７号公報

Claims (7)

1. 半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路のレイアウト装置において、
   ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力部と、
   前記ライブラリ、前記デザインルール、前記レイアウト、前記ネットリストの情報をもとに、表示部にレイアウト表示を行うための処理を行い、また、操作部からの操作により制御が行われる本体部と、
   前記本体部を制御するための操作を行う操作部と、
   表示画面において前記レイアウト表示するとともに、前記表示画面には表示されないものであって、前記レイアウト表示されている配線と電気的に接続される回路情報を表示するための表示部と、
   を有することを特徴とする半導体集積回路のレイアウト装置。
2. 前記回路情報は、接続される回路図、配線長、入出力方向、前記表示画面の境界を基準としたセルまでの相対位置のいずれかであることを特徴とする請求項１に記載の半導体集積回路のレイアウト装置。
3. 半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路の設計支援方法において、
   ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力工程と、
   前記ライブラリ、前記デザインルール、前記レイアウト、前記ネットリストの情報に基づき半導体集積回路のレイアウトを表示する表示工程と、
   前記半導体集積回路のレイアウトをスクロールまたは拡大し部分的な表示を行う部分表示工程と、
   前記部分表示工程により表示部の画面に表示された半導体集積回路のレイアウトにおける配線と電気的に接続される回路情報を取得する回路情報取得工程と、
   前記取得された回路情報を表示する回路情報表示工程と、
   を有することを特徴とする半導体集積回路の設計支援方法。
4. 前記回路情報は、前記拡大表示工程において表示部の画面に表示された半導体集積回路のレイアウトと同一画面上に表示されることを特徴とする請求項３に記載の半導体集積回路の設計支援方法。
5. 前記回路情報は、接続される回路図、前記回路図を構成するセル、配線長、入出力方向、前記表示画面の境界を基準としたセルまでの相対位置のいずれかであることを特徴とする請求項３または４に記載の半導体集積回路の設計支援方法。
6. 前記接続される回路図または前記回路図を構成するセルを選択する選択工程と、
   前記選択された前記接続される回路図または前記回路図を構成するセルにおける半導体集積回路のレイアウトを表示する選択先表示工程と、
   を有することを特徴とする請求項５に記載の半導体集積回路の設計支援方法。
7. 前記請求項３から６のいずれかに記載の半導体集積回路の設計支援方法により半導体集積回路を設計しレイアウトを作成する設計工程と、
   前記設計工程により設計された半導体集積回路の前記レイアウトに基づき露光装置に用いられる露光用マスクを作製する露光マスク作製工程と、
   前記露光マスクを用い、前記露光装置によりフォトレジストの塗布された半導体ウエハを露光し、前記半導体ウエハ上にレジストのパターンを形成するパターン形成工程と、
   を有することを特徴とする半導体集積回路の製造方法。

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