TW201203509A - Semiconductor integrated circuit device - Google Patents

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201203509 六、發明說明： 【發明所屬之技術領域】 說明之實施形態（複數形）全部關於半導體積體電路 裝置。 【先前技術】 功率電子用等之半導體積體電路裝置大多使用功率 MOS_ 晶體或 IGBT ( insulated gate Bipolar transistor )。 半導體積體電路裝置，爲保護內部電路免於受到靜電或感 應性負荷等引起之突波電壓影響而設置ESD ( electrostatic discharge )保護電路。ESD保護電路，係如特開2008__ 218825號公報所示，由二極體或電阻等構成。 施加於端子之ESD電壓爲Ins〜10ns之高速。因此，上 述專利文獻記載之ESD保護電路，因此上述專利文獻記載 之ESD保護電路，在由被施加ESD電壓之輸出端子墳配置 時，響應速度變慢而有無法迅速吸收靜電放電電荷之問題 。無法迅速吸收ESD之電荷時，會產生輸出電晶體或內部 元件之劣化或破壞。結果，會有無法獲得特定之ESD耐量 之問題。 【發明內容及實施方式】 依據一實施形態，係具備：電源電路；及輸出電晶體 。上述電源電路，係連接於第1高電位側電源之端子’用 於輸出第2高電位側電源之電壓。上述輸出電晶體’係具 -5- 201203509 備：第1端子：被連接於低電位側電源之端子的第2端子； 及控制端子。輸出信號係由上述第1端子被輸出至輸出端 子。二極體之陰極係連接於上述第1高電位側電源之上述 端子，陽極被連接於上述輸出端子。縱向連接之電流源及 電容器，係被連接於上述第2高電位側電源之端子與低電 位側電源之上述端子間。邏輯電路，係被輸入有由上述電 流源與上述電容器之連接節點所獲得之信號，以及用於控 制上述輸出電晶體之ON / OFF (導通/非導通）動作的控 制信號，用於將經由邏輯運算而獲得之信號輸出至上述輸 出電晶體之上述控制端子。 以下參照圖面更進一步說明複數個實施形態。 於圖面，同一符號表示同一或類似部分。以下「MOS 電晶體」係表示絕緣閘場效m晶體之意義》 參照圖1說明第1實施形態。圖1表示第1實施形態之電 路圖。 本實施形態中，於輸出端子被施加正的ESD電壓時， 輸出電晶體被設爲ON而使ESD之電荷迅速放出至低電位側 電源（接地電位）側。 如圖1所示，半導體積體電路裝置70，係具備電源電 路1，內部電路2，電流源3，及邏輯電路之2輸入N AND ( “ 與非”）電路4。另外，半導體積體電路裝置70，係具備： 電容器C1，二極體Dl，N通道之輸出電晶體MDT1，及高 電位側電源（第1高電位側電源）Vcc之端子Pvcc。另外， 半導體積體電路裝置70，係具備：作爲輸出端子之端子 -6- ⑤ 201203509 p V ο，及低電位側電源（接地電位）V s S之端子P V s s。 半導體積體電路裝置70爲大電流輸出之光耦合內之受 光1C。半導體積體電路裝置70，除此種受光1C以外，亦可 爲具有開汲極型輸出電晶體或開集極型輸出電晶體而適用 於各種民生機器或產業用機器。 電流源3、電容器C1、及2輸入NAND電路4，係如後述 說明，在作爲輸出端子的端子PVo被施加正的ESD電壓時 ，係將2輸入NAND電路4之輸出側之節點N3之信號位准設 爲Η (高）位準（致能狀態）。藉由該位準之設定而使輸 出電晶體MDT1設爲ON，可使ESD之電荷迅速排出至低電 位側電源（接地電位）Vss側。 二極體D1，係設於高電位側電源Vcc與端子PVo之間 的保護二極體。二極體D 1，其陰極係連接於高電位側電源 Vcc，陽極連接於作爲輸出端子的端子PVo。 輸出電晶體MDT1，其汲極（第1端子）連接於端子 PVo，源極（第2端子）連接於低電位側電源Vss，2輸入 NAND電路4所輸出之信號係被輸入至輸出電晶體MDT1之 閘極（控制端子）。輸出電晶體MDT 1，係開汲極型之N通 道之DMOS電晶體（二重擴散MOS電晶體），由汲極側將 輸出信號Sout輸出至端子PVo。 於輸出電晶體MDT1被組裝有二極體DN1。二極體DN1 之陰極係連接於輸出電晶體MDT1之汲極，二極體DN1之 陽極連接於輸出電晶體MDT 1之源極。 電源電路1，係設於高電位側電源Vcc與低電位側電源 201203509

Vss之間。電源電路丨，係由端子Pvcc被供給高電位側電源 Vcc之電壓而開始動作，產生高電位側電源（第2高電位側 電源）Vdd之電壓。該高電位側電源（第2高電位側電源） Vdd’係被供給至內部電路2、電流源3及2輸入n AND電路4 者’該電壓被設爲較高電位側電源（第1高電位側電源） Vcc之電壓爲低。 內部電路2 ’例如爲運算處理電路，爲應保護免受ESD 影響之電路。內部電路2亦可爲運算處理電路以外之電路 。內部電路2設於高電位側電源Vdd與低電位側電源Vss之 間。於內部電路2，係被輸入光輸入信號Sin，其藉由受光 元件被轉換爲電氣信號之後，將運算處理獲得之控制信號 輸出至2輸入NAND電路4之節點N2。依據該控制信號，當 半導體積體電路裝置70處於通常動作時（無ESD施加時） ，輸出電晶體MDT1係進行ON / OFF動作。 電流源3，其一端被連接於高電位側電源Vdd，另一端 被連接於節點N 1。電流源3，例如由電流鏡電路構成。電 容器C1 ’其之一端被連接於節點N1，另一端被連接於低電 位側電源Vss之間。當半導體積體電路裝置70處於通常動 作時（無ESD施加時），電流源3將進行動作，因此節點 N 1例如將由高電位側電源Vdd成爲降低構成電流鏡電路之 電晶體之臨限値電壓分之電位、亦即Η位準。 2輸入NAND電路4，係設於高電位側電源Vdd與低電位 側電源Vss之間。於2輸入N AND電路4被輸入有節點N1與節 點N2之信號。2輸入NAND電路4，係對節點N1與節點N2之 ⑤ -8- 201203509 信號進行邏輯運算’由節點N3將邏輯運算處理後之信號輸 出至輸出電晶體MDT1之閘極。於2輸入NAND電路4設有： N通道MOS電晶體MNT1，N通道MOS電晶體MNT2，P通道 MOS電晶體MPT1，及P通道MOS電晶體MPT2。 P通道MOS電晶體MPT1，其源極連接於高電位側電源 Vdd，閘極連接於節點n 1 ’汲極連接於節點N3。P通道 MOS電晶體MPT2 ’其源極連接於高電位側電源vdd，閘極 連接於節點N2’汲極連接於節點N3。N通道MOS電晶體 MNT1，其汲極連接於節點N3，閘極連接於節點n2a N通 道MOS電晶體MNT2 ’其汲極N通道MOS電晶體MNT1之源 極，閘極連接於節點N 1 ’源極連接於低電位側電源v s s。 節點N 1之信號爲L (低）位準，而且節點N2之信號爲 L位準時，節點N 3之信號成爲Η位準（致能狀態）。節點 Ν1之信號爲L位準，而且節點Ν2之信號爲Η位準時，節點 Ν 3之信號成爲Η位準（致能狀態）。另外，節點Ν 1之信號 爲Η (高）位準，而且節點Ν 2之信號爲L位準時，節點Ν 3 之信號成爲Η位準（致能狀態）。節點Ν3之信號成爲Η位 準（致能狀態）時，輸出電晶體MDT1被設爲0Ν。 另外，節點N1之信號爲Η位準，而且節點N2之信號爲 Η位準時，節點Ν3之信號成爲L位準（非致能狀態）。節 點Ν3之信號成爲L位準（非致能狀態）時，輸出電晶體被 設爲OFF。 以下將上述第1實施形態與如圖2所示比較例進行比較 201203509 如圖2所示，比較例之半導體積體電路裝置80，係和 第1實施形態同樣，設有電源電路1、內部電路2、二極體 D1、輸出電晶體MDT1、端子PVCC、端子PVo及端子PVSS。 另外，於半導體積體電路裝置80設有反相器5及ESD保護電 路6。半導體積體電路裝置80，係和第1實施形態同樣，例 如爲大電流輸出之光耦合內之受光1C。 輸出電晶體MDT1，其之汲極（第1端子）連接於端子 PVo，源極（第2端子）連接於低電位側電源（接地電位） Vss。由內部電路2被輸出之控制信號，係被供給至節點N2 〇 反相器5係設於高電位側電源Vdd與低電位側電源Vss 之間。於反相器5被輸入有節點N2之信號。反相器5，係使 節點N2之信號反轉後之信號，經由輸出側之節點N 1 2至輸 出電晶體MDT 1之閘極（控制端子）。 ESD保護電路6係設於端子PVo與低電位側電源Vss之 間，當端子PVo被施加正的ESD電壓時，用於保護輸出電 晶體MDT1及其他之構成半導體積體電路裝置80之內部元 件。ESD保護電路6係作爲主動箝位電路而動作。於ESD保 護電路6設有：二極體DS1〜DS5，電阻R1，及NPN電晶體 Ql。ESD保護電路6，基於保護輸出電晶體MDT1及內部元 件免受ESD影響，因此需要較大之佔有面積。 二極體DS1〜DS5爲齊納二極體（Zener Diode)，設 於節點N13與節點N14之間。二極體DS1〜DS5之陰極，係 配置於節點N13之方向，陽極被配置於節點N14之方向， -10- ⑤ 201203509 分別被縱向連接。電阻R 1之—端係連接於節點N 1 4 ’另一 端連接於低電位側電源Vss。NPN電晶體Q 1 ’其之集極被 連接於節點N13及端子PVo’基極被連接於節點N14，射極 被連接於低電位側電源v s s。 施加於端子PVo之ESD電壓，係Ins〜10 ns之高速，於 比較例之半導體積體電路裝置8〇，例如以輸出電晶體 MDT1之低電阻化爲最優先時，ESD保護電路6係和端子 PVo呈分離予以配置。此情況下’ ESD保護電路6之響應速 度變慢，結果，ESD保護電路6之電荷吸收變爲不充分，而 無法提升ESD耐量。 參照圖3-7說明第1實施形態之半導體積體電路裝置70 之ESD保護動作。 圖3表示半導體積體電路裝置70之輸出端子被施加正 的ESD電壓時之ESD保護動作。虛線箭頭表示正電荷之流 向。 如圖3所示，於端子PVo被施加正的ESD電壓時，作爲 保護二極體之二極體D1成爲順向，因而高電位側電源（第 1高電位側電源）Vcc之電位上升（步驟1 )。藉由該電源 Vcc之電位之上升，使電源電路1所輸出之高電位側電源（ 第2高電位側電源）Vdd之電位瞬間上升（步驟2 )。 即使電源Vdd之電位瞬間上升，電流鏡電路所構成之 電流源3對於ESD電壓施加之響應速度較慢，因此電流源3 不動作。因此，藉由電容器C1之容量、P通道MOS電晶體 MPT1之閘極容量C2、以及N通道MOS電晶體MNT2之閘極 -11 - 201203509 容量C3而將電荷予以分配。 相較於P通道MOS電晶體MPT1之閘極容量C2以及N通 道MOS電晶體MNT2之閘極容量C3，電容器C1之容量極大 時，節點N1之電位成爲L位準，P通道MOS電晶體MPT1被 設爲ON (步驟3 )。 於此狀態下，不論被供給有輸出電晶體MDT 1之控制 信號的節點N2爲L位準或Η位準，2輸入NAND電路4之輸出 側之節點Ν3之信號位準成爲Η位準（致能狀態）（步驟4 )° 該Η位準（致能狀態）之節點Ν3之信號，係被輸入至 輸出電晶體MDT1之閘極，將輸出電晶體MDT1設爲ON。 藉由該輸出電晶體MDT1之設爲ON，可使ESD之正電荷迅 速排出至低電位側電源Vss側（步驟5 )。 欲如上述說明進行ESD保護動作時，需要將節點N1設 爲L位準，將P通道電晶體MPT1設爲ON。此情況下，不論 節點N2爲L位準或Η位準，節點N3均成爲Η位準》結果，藉 由輸出電晶體MDT1之設爲ON而進行保護動作。 第1實施形態之半導體積體電路裝置70之上述步驟1〜 5之動作，相較於如圖2所示比較例之半導體積體電路裝置 80，基於如後述說明之理由，而被迅速進行。 ESD電壓被施加，ESD之電荷被放電經過特定時間之 後，電流源3開始動作，藉由電流源3所輸出之電流使節點 N1之電位成爲Η位準，而可移至通常動作。 圖4表示第1實施形態之半導體積體電路裝置70之輸出 -12- ⑤ 201203509 端子被施加負的ESD電壓時之ESD保護動作圖。虛線箭頭 表示負電荷之流動方向。 如圖4所示，於端子PVo被施加負的ESD電壓時，被組 入輸出電晶體MDT1的二極體DN1成爲順向，介由二極體 DN 1使負的電荷迅速流向低電位側電源Vss側。 圖5表示如圖2所示比較例之半導體積體電路裝置80之 輸出端子被施加正的ESD電壓時之ESD保護動作。虛線箭 頭表示正電荷之流動方向。 如圖5所示，於端子PVo被施加正的ESD電壓時，節點 N13之電位上升（步驟1)。 結果，逆向電流流入縱向連接之二極體D S 1〜D S 5， 節點N14之電位上升，NPN電晶體Q1被設爲0N (步驟2 ) 〇 藉由NPN電晶體Q1之設爲ON，而使ESD之正電荷迅速 放電至低電位側電源V s s側（步驟3 )。 比較例之上述步驟1〜3之保護動作係較本實施形態之 半導體積體電路裝置70之保護動作慢。其理由爲，比較例 之ESD保護電路6於通常動作時未動作，在ESD之施加電壓 上升至特定値以上之前不動作。 於端子PVo被施加正的ESD電壓時，電荷之—部分會 遷移至二極體D 1、高電位側電源Vcc、電源電路1、高電位 側電源Vdd。結果’由內部電路2輸出至節點N2之電位變 爲不穩疋’輸出電晶體MDT1未必被設爲on.。換言之，於 端子PVo被施加正的ESD電壓時，未必能依據由節點\2獲 -13- 201203509 得之控制信號而使輸出電晶體MDT1進行ON / OFF動作。 圖6表示比較例之半導體積體電路裝置80之輸出端子 被施加負的ESD電壓時之ESD保護動作。 如圖6所示，於端子PVo被施加負的ESD電壓時，縱向 連接之二極體DS1〜DS5成爲順向，介由二極體DS1〜DS5 及電阻R1，而使電荷迅速流向低電位側電源Vss側。 圖7 A表示本K施形態之ESD耐量之特性圖。圖7B表示 比較例之ESD耐量之特性圖。於彼等特性之測定，係使用 MM( machine model)、亦即機械帶電模型，測定器之設 定電容器之容量設爲200pF，使用無負載條件。此情況下 ，通常要求約±200V之ESD耐量。 如圖7B所示，於比較例之半導體積體電路裝置80，於 端子PVo被施加負的ESD電壓時之ESD耐量爲-400V。於端 子PVo被施加正的ESD電壓時，ESD保護電路6之響應速度 變慢，輸出電晶體DMT1之動作不穩定。因此，ESD耐量最 小値爲+200V，最大値爲+280V，平均値爲+247V，變動大 。ESD耐量之最小値係具有和ESD耐量之規格値同一値， ESD耐量之平均値，和施加負的ESD電壓時比較變爲較低 値。 相對於此，如圖7A所示，於本實施形態之半導體積體 電路裝置70，於端子PVo被施加負的ESD電壓時之ESD耐量 ，係和比較例同樣爲-400 V。於半導體積體電路裝置70, 於端子PVo被施加正的ESD電壓時，輸出電晶體DMT1迅速 動作，電荷流向低電位側電源Vss側，因此，和比較例比 -14- ⑤ 201203509 較可提升ESD耐量。例如電容器Cl之容量爲〇.3pF時，ESD 耐量爲+ 345V，成爲比較例之平均値之1·39倍。電容器Cl 之容量爲〇.6pF時，ESD耐量爲+ 355V，成爲比較例之平均 値之1.43倍。電容器C1之容量大至〇.6pF以上時’並未發 現ESD耐量之大幅提升。 如上述說明，於本實施形態之半導體積體電路裝置70 設有2輸入NAND電路4。於2輸入NAND電路4被連接有電流 源3及電容器C1。於端子PVo被施加正的ESD電壓時，2輸 入NAND電路4之輸出側之節點N3之信號位準成爲Η位準， 將輸出電晶體MDT1設爲ON，可以使ESD電荷放出至低電 位側電源V s s側。 因此，可提升半導體積體電路裝置70之ESD耐量。另 外’和設置主動箝位電路等ESD保護電路之情況比較，可 削減半導體積體電路裝置7 0之晶片面積。 本實施形態中，輸出電晶體雖使用DMOS電晶體，但 亦可改用溝槽式（trench )功率MOS電晶體或IGBT ( insulated gate Bipolar transistor)等。本實施形態中，作 爲邏輯電路係使用2輸入NAND電路4，但亦可改用例如組 合反相器與2輸入NOR電路而成之NAND邏輯電路等。 以下參照圖8說明第2實施形態之半導體積體電路裝置 。圖8表示半導體積體電路裝置71之電路圖。 本實施形態中，於2輸入NAND電路之輸出側與輸出電 晶體之間設置反相器。 半導體積體電路裝置71，例如爲大電流輸出之光耦合 -15- 201203509 內之受光ic。 電流源3、電容器Cl、2輸入N AND電路4及反相器7、8 ，在端子PVo被施加正的ESD電壓時係將反相器8之輸出側 之節點N22之信號位準設爲Η位準（致能狀態）。結果， 將輸出電晶體MDT1設爲ON，使ESD之電荷迅速放出至低 電位側電源Vss側。 反相器7係設於高電位側電源Vdd與低電位側電源Vss 之間，其被輸入有節點N3之信號，而由輸出側之節點N21 將其反轉信號予以輸出。於反相器7，係設有互相連接之P 通道MOS電晶體MPT3及N通道MOS電晶體MNT3。 P通道MOS電晶體MPT3，其源極連接於高電位側電源 Vdd，閘極連接於節點N3。N通道MOS電晶體MNT3，其汲 極連接於P通道MOS電晶體MPT3之汲極，閘極連接於節點 N3，源極連接於低電位側電源Vss。 反相器8，係設於高電位側電源Vdd與低電位側電源 Vss之間。反相器8，係被輸入有節點N21之信號，而由輸 出側之節點N22將反轉信號予以輸出。於反相器8設有互相 連接之P通道MOS電晶體MPT4及N通道MOS電晶體MNT4。 P通道MOS電晶體MPT4，其源極連接於高電位側電源 Vdd，閘極連接於節點N21«N通道MOS電晶體MNT4，其 汲極連接於P通道MOS電晶體MPT4之汲極，閘極連接於節 點N21，源極連接於低電位側電源（接地電位）Vss。 於2輸入N AND電路4與輸出電晶體MDT1之間設有縱向 連接之反相器7、8 ’因此，相較於第1實施形態，構成2輸 ⑤ -16- 201203509 入NAND電路4之電晶體之尺寸可以更縮小。因此，可削減 半導體積體電路裝置71之晶片面積。其理由如下。 如圖1及8所示半導體積體電路裝置70、71之輸出所使 用之輸出電晶體MDT1，爲進行大電流輸出而需要增大尺 寸，因此驅動其之前段之電路元件之尺寸亦需要增大。 因此，需要增大構成圖1之2輸入NAND電路4的2個P通 道MOS電晶體及2個N通道MOS電晶體。另外，於圖8所示 半導體積體電路裝置71，只需由2輸入N AND電路4至反相 器7、反相器8漸漸增大元件尺寸即可，因此相較於圖1之 半導體積體電路裝置70可以縮小。 如上述說明，於本實施形態之半導體積體電路裝置7 1 ，設有電流源3、2輸入NAND電路4、反相器7、反相器8及 電容器C 1。 在端子PVo被施加正的ESD電壓時，彼等係將反相器8 之輸出側之節點N22之信號位準設爲Η位準。結果，可將 輸出電晶體MDT1設爲ON，而使ESD之電荷迅速流向低電 位側電源Vss側。 本實施形態中，雖於2輸入NAND電路之後段配置2段 之反相器，但不限定於此。例如，反相器亦可構成爲4段 以上之偶數段。 參照圖9說明第3實施形態之半導體積體電路裝置。圖 9表示該半導體積體電路裝置之電路圖。 本實施形態中，輸出電晶體係使用NPN電晶體。 如圖9所示，於半導體積體電路裝置72係設有電流源3 -17- 201203509 、2輸入N AND電路4、電容器Cl、輸出電晶體Q2。半導體 積體電路裝置72，例如爲大電流輸出之光耦合內之受光1C 〇 電流源3、電容器C1、及2輸入NAND電路4，在端子 PVo被施加正的ESD電壓時係將2輸入NAND電路4之輸出側 之節點N3之信號位準設爲Η位準（致能狀態）。結果，輸 出電晶體Q2成爲ON，可使ESD之電荷迅速放出至低電位側 電源V s s側。 電阻R2之一端係連接於節點N3，另一端係連接於輸出 電晶體Q2之基極。 輸出電晶體Q2，其之集極（第1端子）被連接於端子 PVo，射極（第2端子）被連接於低電位側電源（接地電位 )Vss。另外，輸出電晶體Q2，係使2輸入NAND電路9所輸 出之信號介由電阻R2輸入至基極（控制端子）。輸出電晶 體Q2爲開集極型之NPN電晶體。輸出電晶體Q2係由集極側 將輸出信號So ut輸出至端子PVo。 如上述說明，本實施形態之半導體積體電路裝置之中 ，電流源3、電容器C1、及2輸入NAND電路4，在端子PVo 被施加正的ESD電壓時係將2輸入NAND電路4之輸出側之 節點N3之信號位準設爲Η位準（致能狀態）。結果，可將 輸出電晶體Q2設爲ON，使ESD之電荷迅速放出至低電位側 電源V s s側。 因此，可提升半導體積體電路裝置72之ESD耐量。另 外，和設置主動箝位電路等ESD保護電路之情況比較，可 ⑤ -18- 201203509 削減半導體積體電路裝置72之晶片面積。 參照圖10說明本發明第4實施形態之半導體積體電路 裝置。圖10表示該半導體積體電路裝置之電路圖。 本實施形態中，係於輸出電晶體之基極之前段設置由 雙極性電晶體構成之NAND電路。 如圖10所示，於半導體積體電路裝置73係設有電流源 3、2輸入NAND電路9、電容器C1、電阻R2、及輸出電晶 體Q2。半導體積體電路裝置73，例如爲大電流輸出之光耦 合內之受光1C。 電流源3、電容器C1、及2輸入NAN D電路9，在作爲輸 出端子的端子PVo被施加正的ESD電壓時，係將2輸入 NAND電路9之輸出側之節點N31之信號位準設爲Η位準（ 致能狀態）。結果，輸出電晶體Q2成爲ON，可使ESD之電 荷迅速放出至低電位側電源（接地電位）V s s側》 2輸入NAND電路9，係設於高電位側電源（第2高電位 側電源）Vdd與低電位側電源（接地電位）Vss側之間。於 2輸入NAND電路9設有電阻R3〜R5、NPN電晶體Q3及NPN 電晶體Q4。 電阻R3之一端係連接於節點N2。電阻R4之一端係連 接於節點N 1。電阻R5之一端係連接於高電位側電源Vdd， 另一端係連接於節點N31。 NPN電晶體Q3，其之集極被連接於節點N3 1，基極被 連接於電阻R3之另一端。NPN電晶體Q4，其之集極被連接 於NPN電晶體Q3之射極，基極被連接於電阻R4之另一端， -19- 201203509 射極被連接於低電位側電源V s S。 電阻R2之一端係連接於節點N3 1，另一端係連接於輸 出電晶體Q2之基極。 輸出電晶體Q2’其之集極（第1端子）被連接於端子 PVo，射極（第2端子）被連接於低電位側電源（接地電位 )Vss。2輸入NAND電路9之節點N31所輸出之信號，係介 由電阻R2輸入至輸出電晶體Q2之基極（控制端子）。輸出 電晶體Q2，係由集極側將輸出信號Sout輸出至端子PVo。 2輸入NAND電路9，係接受節點N1及節點N2之信號， 對彼等信號進行邏輯運算，使邏輯運算處理獲得之信號由 節點N3 1介由電阻R2輸出至輸出電晶體Q2之閘極。 如上述說明，本實施形態之半導體積體電路裝置73之 中，係設有電流源3、具有2個NPN電晶體Q3、Q4的2輸入 NAND®路9、電容器C1、電阻R2、及NPN型之輸出電晶體 Q2。電流源3、電容器C1、及2輸入NAND電路9，在端子 PVo被施加正的ESD電壓時，係將2輸入NAND電路9之輸出 側之節點N3 1之信號位準設爲Η位準。結果，可將輸出電 晶體Q2設爲ON，使ESD之電荷迅速放出至低電位側電源 V s s 側。 因此，可提升半導體積體電路裝置73之ESD耐量。另 外，和設置主動箝位電路等ESD保護電路之情況比較，可 削減半導體積體電路裝置73之晶片面積。 於第1、第2實施形態中，作爲輸出電晶體MDT1係使 用開汲極構成之N通道DMOS電晶體，但亦可改用開汲極構 201203509 成之P通道DMOS電晶體。於第3、第4實施形態中，作爲輸 出電晶體係使用開集極構成之NPN電晶體，但亦可改用開 集極構成之PNP電晶體。另外，亦可取代開汲極構成或開 集極構成之輸出電晶體，改用由高（high-side )側輸出電 晶體與低（low-side )側輸出電晶體構成之推挽（push-pull) 構成之 輸出電 晶體。 以上說明幾個實施形態，但是彼等實施形態僅爲一例 ，並非用來限定本發明之範圍。彼等新的實施形態可以藉 由其他各種形態予以實施，在不脫離其要旨之情況下可做 各種省略、替換、變更實施。彼等實施形態或其變形亦包 含於本發明之範圍，同時亦包含於申請專利範圍基在之發 明及其均等範圍。 【圖式簡單說明】 圖1表示第1實施形態之半導體積體電路裝置之電路圖 〇 圖2表示比較例之半導體積體電路裝置之電路圖。 圖3表示本發明第1實施形態之半導體積體電路裝置之 輸出端子被施加正的ESD電壓時之ESD保護動作。 圖4表示本發明第丨實施形態之半導體積體電路裝置之 輸出端子被施加負的ESD電壓時之ESD保護動作。 圖5表示本發明第1實施形態之比較例之半導體積體電 路裝置之輸出端子被施加正的ESD電壓時之ESD保護動作 -21 - 201203509 圖6表示本發明第1實施形態之比較例之半導體積體電 路裝置之輸出端子被施加II的ESD電壓時之ESD保護動作 〇 圖7 A表示本發明第丨實施形態之ESD耐量之特性圖。 圖7B表示比較例之ESD耐量之特性圖。 圖8表示本發明第2實施形態之半導體積體電路裝置之 電路圖。 圖9表示本發明第3實施形態之半導體積體電路裝置之 電路圖。 圖10表示本發明第4實施形態之半導體積體電路裝置 之電路圖。 【主要元件符號說明】 1 :電源電路 2 :內部電路 3 :電流源 4 : 2輸入NAND電路 70:半導體積體電路裝置

Vcc :高電位側電源

Pvcc :端子 D1 :二極體

Vdd :高電位側電源

Pvss :端子 PVo :端子 ⑤ -22- 201203509

Sout·輸出丨g號

Nl、N2、N3、N4:節點 MPT1 : P通道MOS電晶體 MPT2 : P通道MOS電晶體 MDT1 :輸出電晶體 MNT1 : N通道MOS電晶體 MNT2 : N通道MOS電晶體 DN1 :二極體

Cl :電容器 S i η :光輸入信號

Vss :低電位側電源 71 :半導體積體電路裝置 72 :半導體積體電路裝置 73:半導體積體電路裝置 8〇:半導體積體電路裝置 -23-

Claims (1)

1. 201203509 七、申請專利範圍： 1. 一種半導體積體電路裝置，其特徵爲具備： 電源電路，被連接於第1高電位側電源之端子’用於 輸出第2高電位側電源之電壓； 輸出電晶體，其具備：第1端子，被連接於低電位側 電源之端子的第2端子，及控制端子，用於將輸出信號由 上述第1端子輸出至輸出端子； 二極體，陰極被連接於上述第1高電位側電源之上述 端子，陽極被連接於上述輸出端子； 連接電路，被連接於上述第2高電位側電源之端子與 低電位側電源之上述端子間，電流源以及電容器係被縱向 連接；及 邏輯電路，被輸入有由上述電流源與上述電容器之連 接節點所獲得之信號，以及用於控制上述輸出電晶體之 ON / OFF (導通/非導通）動作的控制信號，用於將經由 邏輯運算而獲得之信號輸出至上述輸出電晶體之上述控制 端子。 2. 如申請專利範圍第1項之半導體積體電路裝置，其 中 上述邏輯電路爲NAND ( “與非”）邏輯電路。 3. 如申請專利範圍第2項之半導體積體電路裝置，其 中 上述NAND邏輯電路係具備： 第1P通道電晶體，閘極被連接於上述連接節點，源極 ⑤ -24- 201203509 被連接於上述第2高電位側電源之上述端子； 第1 N通道電晶體，閘極被連接於上述連接節點，源極 被連接於上述低電位側電源之上述端子； 第2Ρ通道電晶體，閘極被輸入有上述控制信號，源極 被連接於上述第2高電位側電源之上述端子，汲極被連接 於上述第1Ρ通道電晶體之汲極及上述輸出電晶體之上述控 制端子；及 第2Ν通道電晶體，閘極被輸入有上述控制信號，源極 被連接於上述第1Ν通道電晶體之汲極，汲極被連接於上述 第2Ρ通道電晶體之汲極。 4-如申請專利範圍第2項之半導體積體電路裝置，其; 中 另於上述NAND邏輯電路與上述輸出電晶體之間，連 接有反相器。 5 _如申請專利範圍第2項之半導體積體電路裝置，其 中 上述NAND邏輯電路係具備： 第1ΝΡΝ電晶體，基極被電連接於上述連接節點，射 極被電連接於上述低電位側電源之上述端子；及 第2ΝΡΝ電晶體，基極被輸入有上述控制信號，射極 被電連接於第1ΝΡΝ電晶體之集極，集極被電連接於上述 第2高電位側電源之上述端子以及上述輸出電晶體之上述 控制端子。 6 ·如申請專利範圍第1項之半導體積體電路裝置，其 -25- 201203509 中 上述輸出電晶體爲，開汲極（open drain)構成之N通 道電晶體，或開集極（open collector)構成之NPN電晶體 0 7.如申請專利範圍第6項之半導體積體電路裝置，其 中 上述開汲極構成之N通道電晶體爲DMOS電晶體。 8 ·如申請專利範圍第1項之半導體積體電路裝置，其 中 上述電流源係由電流鏡電路構成。 9·如申請專利範圍第1項之半導體積體電路裝置，其 中 另具備：內部電路，用於輸出上述控制信號。 10. 如申請專利範圍第9項之半導體積體電路裝置， 其中 另外，上述內部電路，係將針對輸入信號進行運算處 理而得之上述控制信號予以輸出。 11. 如申請專利範圍第1項之半導體積體電路裝置， 其中 於上述輸出端子被施加正的ESD電壓時，上述電源電 路係上升上述第2高電位側源之電壓，上述邏輯電路係 對上述輸出電晶體之控制端子輸出Η (高）位準信號，而 設定上述輸出電晶體成爲ON。 12. 如申請專利範圍第1項之半導體積體電路裝置， ⑤ -26- 201203509 其中 上述邏輯電路係由反相器以及2輸入NOR 電路構成。 1 3 .如申請專利範圍第6項之半導體積體 其中 於上述開汲極構成之N通道電晶體被組裝 該二極體之陰極被連接於上述N通道電晶體之 極體之陰極被連接於上述N通道電晶體之源極。 1 4.如申請專利範圍第3項之半導體積體 其中 上述電容器之容量，係較第1P通道電晶體 及第1N通道電晶體之閘極容量爲大。 “或非，，） 路裝置， 二極體， 極，該二 路裝置， 閘極容量 -27-