JPH06244698A - ゲート・ドライブ回路 - Google Patents
ゲート・ドライブ回路Info
- Publication number
- JPH06244698A JPH06244698A JP5055047A JP5504793A JPH06244698A JP H06244698 A JPH06244698 A JP H06244698A JP 5055047 A JP5055047 A JP 5055047A JP 5504793 A JP5504793 A JP 5504793A JP H06244698 A JPH06244698 A JP H06244698A
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- JP
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- transistor
- comparator
- output
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Abstract
(57)【要約】
【目的】 無駄な電力消費を抑え、コンパレータの電源
電圧以上の波高値を持つパルスを発生させ、ＭＯＳ−Ｆ
ＥＴゲートの高速ドライブを可能にすること。 【構成】 コンパレータＩＣ１の出力の高レベルから低
レベルへの切換時点より微小時間ｔ秒後にコンパレータ
ＩＣ２の出力は低レベルから高レベルに切り換わり、Ｉ
Ｃ１の出力の低レベルから高レベルへの切換時点よりｔ
秒前にＩＣ２の出力は高レベルから低レベルに切り換わ
る。トランジスタＱ１がオンすると、トランジスタＱ４
もオンし、トランジスタＱ５は逆バイアスされてオフ
し、出力電圧Ｖo は高レベルになる。トランジスタＱ１
がオフすると、トランジスタＱ４はオフ動作を開始し、
ｔ秒後にトランジスタＱ２がオンすると、トランジスタ
Ｑ３のオンによりトランジスタＱ４のオフ動作は加速さ
れると共に、トランジスタＱ５がオンし、出力電圧Ｖo
は低レベルになる。
電圧以上の波高値を持つパルスを発生させ、ＭＯＳ−Ｆ
ＥＴゲートの高速ドライブを可能にすること。 【構成】 コンパレータＩＣ１の出力の高レベルから低
レベルへの切換時点より微小時間ｔ秒後にコンパレータ
ＩＣ２の出力は低レベルから高レベルに切り換わり、Ｉ
Ｃ１の出力の低レベルから高レベルへの切換時点よりｔ
秒前にＩＣ２の出力は高レベルから低レベルに切り換わ
る。トランジスタＱ１がオンすると、トランジスタＱ４
もオンし、トランジスタＱ５は逆バイアスされてオフ
し、出力電圧Ｖo は高レベルになる。トランジスタＱ１
がオフすると、トランジスタＱ４はオフ動作を開始し、
ｔ秒後にトランジスタＱ２がオンすると、トランジスタ
Ｑ３のオンによりトランジスタＱ４のオフ動作は加速さ
れると共に、トランジスタＱ５がオンし、出力電圧Ｖo
は低レベルになる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ−ＦＥＴゲート
をドライブするゲート・ドライブ回路の改良に関するも
のである。
をドライブするゲート・ドライブ回路の改良に関するも
のである。
【０００２】
【従来の技術】図３はゲート・ドライブ回路の従来例を
示す図である。同図において、ＩＣ１はコンパレータ
（比較器または演算増幅器）、Ｑ１とＱ２はトランジス
タ、Ｑ６はＭＯＳ−ＦＥＴのトランジスタをそれぞれ示
している。なお、一点鎖線より左側がゲート・ドライブ
回路を構成しており、ＭＯＳ−ＦＥＴのトランジスタＱ
６がゲート・ドライブ回路によってドライブされるゲー
ト回路を構成している。コンパレータＩＣ１の＋入力端
子には入力電圧Ｖinが入力され、コンパレータの−入力
端子には基準電圧（閾値）が入力される。図示のような
形の入力電圧Ｖinが入力されたと仮定すると、コンパレ
ータＩＣ１からは図示のようなパルス信号が出力され
る。パルス信号の高レベルはＶccであり、低レベルはＧ
ＮＤである。
示す図である。同図において、ＩＣ１はコンパレータ
（比較器または演算増幅器）、Ｑ１とＱ２はトランジス
タ、Ｑ６はＭＯＳ−ＦＥＴのトランジスタをそれぞれ示
している。なお、一点鎖線より左側がゲート・ドライブ
回路を構成しており、ＭＯＳ−ＦＥＴのトランジスタＱ
６がゲート・ドライブ回路によってドライブされるゲー
ト回路を構成している。コンパレータＩＣ１の＋入力端
子には入力電圧Ｖinが入力され、コンパレータの−入力
端子には基準電圧（閾値）が入力される。図示のような
形の入力電圧Ｖinが入力されたと仮定すると、コンパレ
ータＩＣ１からは図示のようなパルス信号が出力され
る。パルス信号の高レベルはＶccであり、低レベルはＧ
ＮＤである。
【０００３】コンパレータＩＣ１の出力が高レベルのと
きには、トランジスタＱ１がオン，トランジスタＱ２が
オフとなり、出力電圧Ｖo は高レベルになる。出力電圧
Ｖoが高レベルになると、トランジスタＱ６はオンす
る。コンパレータＩＣ１の出力が低レベルのときには、
トランジスタＱ１がオフ，トランジスタＱ２がオンとな
り、出力電圧Ｖo は低レベルになる。出力電圧Ｖo が低
レベルになると、トランジスタＱ６はオフする。トラン
ジスタＱ１とＱ２は、ゲート・ドライブ回路のプッシュ
プルの電流増幅段を構成している。図３に示したような
従来例は、コンパレータＩＣ１の耐圧が出力パルスの波
高値以上必要であると言う欠点を有している。
きには、トランジスタＱ１がオン，トランジスタＱ２が
オフとなり、出力電圧Ｖo は高レベルになる。出力電圧
Ｖoが高レベルになると、トランジスタＱ６はオンす
る。コンパレータＩＣ１の出力が低レベルのときには、
トランジスタＱ１がオフ，トランジスタＱ２がオンとな
り、出力電圧Ｖo は低レベルになる。出力電圧Ｖo が低
レベルになると、トランジスタＱ６はオフする。トラン
ジスタＱ１とＱ２は、ゲート・ドライブ回路のプッシュ
プルの電流増幅段を構成している。図３に示したような
従来例は、コンパレータＩＣ１の耐圧が出力パルスの波
高値以上必要であると言う欠点を有している。
【０００４】図４はゲート・ドライブ回路の他の従来例
を示す図である。図４のゲート・ドライブ回路は、図３
の従来例の欠点を除去するために考案されたものであ
る。図４において、ＩＣ１はコンパレータ（比較器又は
演算増幅器）、Ｑ１ないしＱ３はトランジスタ、Ｒ１と
Ｒ２は抵抗、Ｃ１はコンデンサ、Ｑ６はＭＯＳ−ＦＥＴ
のトランジスタをそれぞれ示している。
を示す図である。図４のゲート・ドライブ回路は、図３
の従来例の欠点を除去するために考案されたものであ
る。図４において、ＩＣ１はコンパレータ（比較器又は
演算増幅器）、Ｑ１ないしＱ３はトランジスタ、Ｒ１と
Ｒ２は抵抗、Ｃ１はコンデンサ、Ｑ６はＭＯＳ−ＦＥＴ
のトランジスタをそれぞれ示している。
【０００５】Ｖcc１はＶcc２よりも大きい。Ｖcc２は、
コンパレータＩＣ１の電源電圧である。コンパレータＩ
Ｃ１には、パルス状の入力電圧Ｖinが入力される。コン
パレータＩＣ１の出力が高レベルになると、トランジス
タＱ１はオンする。なお、抵抗Ｒ１とコンデンサＣ１よ
り成る並列回路は、トランジスタＱ１のスイッチングを
高速化するためのものである。トランジスタＱ１がオン
すると、トランジスタＱ３はオンし、トランジスタＱ２
はオフし、出力電圧Ｖo は低レベルになり、トランジス
タＱ６はオフする。
コンパレータＩＣ１の電源電圧である。コンパレータＩ
Ｃ１には、パルス状の入力電圧Ｖinが入力される。コン
パレータＩＣ１の出力が高レベルになると、トランジス
タＱ１はオンする。なお、抵抗Ｒ１とコンデンサＣ１よ
り成る並列回路は、トランジスタＱ１のスイッチングを
高速化するためのものである。トランジスタＱ１がオン
すると、トランジスタＱ３はオンし、トランジスタＱ２
はオフし、出力電圧Ｖo は低レベルになり、トランジス
タＱ６はオフする。
【０００６】コンパレータＩＣ１の出力が低レベルにな
ると、トランジスタＱ１はオフし、トランジスタＱ２は
オンし、トランジスタＱ３はオフし、出力電圧Ｖo は高
レベルになり、トランジスタＱ６はオンする。図４のゲ
ート・ドライブ回路は、出力電圧Ｖo の低レベルから高
レベルへの立上がり時間が遅いと言う欠点を有してい
る。また、図４のゲート・ドライブ回路は、出力電圧Ｖ
o の低レベルのときに抵抗Ｒ２に電流が流れ、電力を無
駄に消費すると言う欠点を有している。
ると、トランジスタＱ１はオフし、トランジスタＱ２は
オンし、トランジスタＱ３はオフし、出力電圧Ｖo は高
レベルになり、トランジスタＱ６はオンする。図４のゲ
ート・ドライブ回路は、出力電圧Ｖo の低レベルから高
レベルへの立上がり時間が遅いと言う欠点を有してい
る。また、図４のゲート・ドライブ回路は、出力電圧Ｖ
o の低レベルのときに抵抗Ｒ２に電流が流れ、電力を無
駄に消費すると言う欠点を有している。
【０００７】
【発明が解決しようとする課題】本発明は、上述の問題
点を解決し、出力が低レベルのときの無駄な電力消費を
抑え、演算増幅器またはコンパレータの電源電圧以上の
波高値を持つパルスを発生させ、ＭＯＳ−ＦＥＴゲート
の高速ドライブを可能にするゲート・ドライブ回路を提
供することを目的とするものである。
点を解決し、出力が低レベルのときの無駄な電力消費を
抑え、演算増幅器またはコンパレータの電源電圧以上の
波高値を持つパルスを発生させ、ＭＯＳ−ＦＥＴゲート
の高速ドライブを可能にするゲート・ドライブ回路を提
供することを目的とするものである。
【０００８】
【課題を解決するための手段】そしてそのため、本発明
のゲート・ドライブ回路は、一方の入力端子(-) に入力
信号が入力され、他方の入力端子(+) に閾値が入力され
る第１のコンパレータ(IC1) と、第１のコンパレータ(I
C1) の出力の高レベルから低レベルへの切換時点後に出
力が低レベルから高レベルへ切り換わると共に、第１の
コンパレータ(IC1) の出力の低レベルから高レベルへの
切換時点前に出力が高レベルから低レベルに切り換わる
第２のコンパレータ(IC2) と、ｎチャンネルのＭＯＳ−
ＦＥＴで構成された第１のトランジスタ(Q1)と、ｎチャ
ンネルのＭＯＳ−ＦＥＴで構成された第２のトランジス
タ(Q2)と、ｐｎｐ形のトランジスタで構成された第３の
トランジスタ(Q3)と、ｐｎｐ形のトランジスタで構成さ
れた第４のトランジスタ(Q4)と、ｐｎｐ形のトランジス
タで構成された第５のトランジスタ(Q5)と、第１のコン
パレータ(IC1) の出力と第１のトランジスタ(Q1)のゲー
トとを結ぶ信号線と、第２のコンパレータ(IC2) の出力
と第２のトランジスタ(Q2)のゲートとを結ぶ信号線と、
第１のトランジスタ(Q1)のドレインと第４のトランジス
タ(Q4)のベースとを接続する接続手段(R6,C2,R7)と、第
２のトランジスタ(Q2)のドレインと第５のトランジスタ
(Q5)のベースとを接続する接続手段(R9)と、第３のトラ
ンジスタ(Q3)のエミッタとベースの間に設けられた抵抗
(R4)と、第３のトランジスタ(Q3)のベースと第２のトラ
ンジスタ(Q2)のドレインの間に設けられた微分回路(C1,
R5) と、第３のトランジスタ(Q3)のコレクタと第４のト
ランジスタ(Q4)のベースを接続する信号線と、第４のト
ランジスタ(Q4)のエミッタとベースを結ぶ抵抗(R8)と、
第４のトランジスタ(Q4)のコレクタと第５のトランジス
タ(Q5)のエミッタとを接続する接続手段(D1)と、第４の
トランジスタ(Q4)のコレクタと第５のトランジスタ(Q5)
のベースを接続する信号線とを具備し、第１のトランジ
スタ(Q1)のソース，第２のトランジスタ(Q2)のソースお
よび第５のトランジスタ(Q5)のコレクタがグランド線(G
ND) に接続され、第３のトランジスタ(Q3)のエミッタお
よび第４のトランジスタ(Q4)のエミッタが電源線(Vcc1)
に接続されていることを特徴とするものである。
のゲート・ドライブ回路は、一方の入力端子(-) に入力
信号が入力され、他方の入力端子(+) に閾値が入力され
る第１のコンパレータ(IC1) と、第１のコンパレータ(I
C1) の出力の高レベルから低レベルへの切換時点後に出
力が低レベルから高レベルへ切り換わると共に、第１の
コンパレータ(IC1) の出力の低レベルから高レベルへの
切換時点前に出力が高レベルから低レベルに切り換わる
第２のコンパレータ(IC2) と、ｎチャンネルのＭＯＳ−
ＦＥＴで構成された第１のトランジスタ(Q1)と、ｎチャ
ンネルのＭＯＳ−ＦＥＴで構成された第２のトランジス
タ(Q2)と、ｐｎｐ形のトランジスタで構成された第３の
トランジスタ(Q3)と、ｐｎｐ形のトランジスタで構成さ
れた第４のトランジスタ(Q4)と、ｐｎｐ形のトランジス
タで構成された第５のトランジスタ(Q5)と、第１のコン
パレータ(IC1) の出力と第１のトランジスタ(Q1)のゲー
トとを結ぶ信号線と、第２のコンパレータ(IC2) の出力
と第２のトランジスタ(Q2)のゲートとを結ぶ信号線と、
第１のトランジスタ(Q1)のドレインと第４のトランジス
タ(Q4)のベースとを接続する接続手段(R6,C2,R7)と、第
２のトランジスタ(Q2)のドレインと第５のトランジスタ
(Q5)のベースとを接続する接続手段(R9)と、第３のトラ
ンジスタ(Q3)のエミッタとベースの間に設けられた抵抗
(R4)と、第３のトランジスタ(Q3)のベースと第２のトラ
ンジスタ(Q2)のドレインの間に設けられた微分回路(C1,
R5) と、第３のトランジスタ(Q3)のコレクタと第４のト
ランジスタ(Q4)のベースを接続する信号線と、第４のト
ランジスタ(Q4)のエミッタとベースを結ぶ抵抗(R8)と、
第４のトランジスタ(Q4)のコレクタと第５のトランジス
タ(Q5)のエミッタとを接続する接続手段(D1)と、第４の
トランジスタ(Q4)のコレクタと第５のトランジスタ(Q5)
のベースを接続する信号線とを具備し、第１のトランジ
スタ(Q1)のソース，第２のトランジスタ(Q2)のソースお
よび第５のトランジスタ(Q5)のコレクタがグランド線(G
ND) に接続され、第３のトランジスタ(Q3)のエミッタお
よび第４のトランジスタ(Q4)のエミッタが電源線(Vcc1)
に接続されていることを特徴とするものである。
【０００９】
【作用】トランジスタＱ１がオンすると、トランジスタ
Ｑ４は直ちにオンし、トランジスタＱ５は逆バイアスさ
れてオフし、出力電圧Ｖo は高レベルになる。なお、ト
ランジスタＱ１がオン状態のときは、トランジスタＱ２
はオフ状態にある。トランジスタＱ１がオフすると、ト
ランジスタＱ４はオフ動作を開始する。微小時間ｔ秒後
にトランジスタＱ２がオンすると、トランジスタＱ３が
オンし、トランジスタＱ４を高速にオフする。トランジ
スタＱ４がオフし、トランジスタＱ２がオンであるの
で、トランジスタＱ５がオンし、出力電圧Ｖo は低レベ
ルになる。
Ｑ４は直ちにオンし、トランジスタＱ５は逆バイアスさ
れてオフし、出力電圧Ｖo は高レベルになる。なお、ト
ランジスタＱ１がオン状態のときは、トランジスタＱ２
はオフ状態にある。トランジスタＱ１がオフすると、ト
ランジスタＱ４はオフ動作を開始する。微小時間ｔ秒後
にトランジスタＱ２がオンすると、トランジスタＱ３が
オンし、トランジスタＱ４を高速にオフする。トランジ
スタＱ４がオフし、トランジスタＱ２がオンであるの
で、トランジスタＱ５がオンし、出力電圧Ｖo は低レベ
ルになる。
【００１０】
【実施例】図１は本発明のゲート・ドライブ回路の構成
例を示す電気回路図である。同図において、ＩＣ１とＩ
Ｃ２はコンパレータ（比較器たまは演算増幅器）、Ｑ１
ないしＱ５はトランジスタ、Ｒ１ないしＲ９は抵抗、Ｃ
１とＣ２はコンデンサ、Ｄ１はダイオード、Ｑ６はＭＯ
Ｓ−ＦＥＴのトランジスタをそれぞれ示している。トラ
ンジスタＱ１とＱ２は、ｎチャンネルのＭＯＳ−ＦＥＴ
である。また、Ｖcc１＞Ｖcc２である。
例を示す電気回路図である。同図において、ＩＣ１とＩ
Ｃ２はコンパレータ（比較器たまは演算増幅器）、Ｑ１
ないしＱ５はトランジスタ、Ｒ１ないしＲ９は抵抗、Ｃ
１とＣ２はコンデンサ、Ｄ１はダイオード、Ｑ６はＭＯ
Ｓ−ＦＥＴのトランジスタをそれぞれ示している。トラ
ンジスタＱ１とＱ２は、ｎチャンネルのＭＯＳ−ＦＥＴ
である。また、Ｖcc１＞Ｖcc２である。
【００１１】コンパレータＩＣ１の−入力端子には入力
電圧Ｖinが入力され、コンパレータＩＣ１の＋入力端子
には基準電圧（閾値）が入力される。コンパレータＩＣ
２の−入力端子には基準電圧（閾値）が入力され、コン
パレータＩＣ２の＋入力端子には入力電圧ＶinをＲ３／
（Ｒ１＋Ｒ２＋Ｒ３）倍したものが入力される。
電圧Ｖinが入力され、コンパレータＩＣ１の＋入力端子
には基準電圧（閾値）が入力される。コンパレータＩＣ
２の−入力端子には基準電圧（閾値）が入力され、コン
パレータＩＣ２の＋入力端子には入力電圧ＶinをＲ３／
（Ｒ１＋Ｒ２＋Ｒ３）倍したものが入力される。
【００１２】コンパレータＩＣ１の出力は、トランジス
タＱ１のゲートに印加される。トランジスタＱ１のソー
スはＧＮＤに接続される。トランジスタＱ１のドレイン
は、抵抗Ｒ７とコンデンサＣ２より成る並列回路および
抵抗Ｒ６を介してトランジスタＱ４のベースに接続され
る。抵抗Ｒ７とコンデンサＣ２より成る並列回路は、ト
ランジスタＱ４のスイッチングを高速化するためのもの
である。
タＱ１のゲートに印加される。トランジスタＱ１のソー
スはＧＮＤに接続される。トランジスタＱ１のドレイン
は、抵抗Ｒ７とコンデンサＣ２より成る並列回路および
抵抗Ｒ６を介してトランジスタＱ４のベースに接続され
る。抵抗Ｒ７とコンデンサＣ２より成る並列回路は、ト
ランジスタＱ４のスイッチングを高速化するためのもの
である。
【００１３】コンパレータＩＣ２の出力はトランジスタ
Ｑ２のゲートに印加される。トランジスタＱ２のソース
はＧＮＤに接続される。トランジスタＱ２のドレイン
は、抵抗Ｒ９を介してトランジスタＱ５のベースに接続
されると共に、抵抗Ｒ４，コンデンサＣ１，抵抗Ｒ５よ
り成る直列回路を介してＶcc１に接続される。抵抗Ｒ
４，コンデンサＣ１，抵抗Ｒ５より成る直列回路は、微
分回路を構成している。
Ｑ２のゲートに印加される。トランジスタＱ２のソース
はＧＮＤに接続される。トランジスタＱ２のドレイン
は、抵抗Ｒ９を介してトランジスタＱ５のベースに接続
されると共に、抵抗Ｒ４，コンデンサＣ１，抵抗Ｒ５よ
り成る直列回路を介してＶcc１に接続される。抵抗Ｒ
４，コンデンサＣ１，抵抗Ｒ５より成る直列回路は、微
分回路を構成している。
【００１４】トランジスタＱ４のエミッタはＶcc１に接
続され、トランジスタＱ４のエミッタとベースの間には
抵抗Ｒ８が設けられている。トランジスタＱ５のコレク
タはＧＮＤに接続されている。トランジスタＱ４のコレ
クタとトランジスタＱ５のベースは、信号線で接続され
ている。トランジスタＱ４のコレクタは、ダイオードＤ
１を介してトランジスタＱ５のエミッタに接続されてい
る。ダイオードＤ1 のカソードとトランジスタＱ５のエ
ミッタの接合点の電圧が出力電圧Ｖo となる。
続され、トランジスタＱ４のエミッタとベースの間には
抵抗Ｒ８が設けられている。トランジスタＱ５のコレク
タはＧＮＤに接続されている。トランジスタＱ４のコレ
クタとトランジスタＱ５のベースは、信号線で接続され
ている。トランジスタＱ４のコレクタは、ダイオードＤ
１を介してトランジスタＱ５のエミッタに接続されてい
る。ダイオードＤ1 のカソードとトランジスタＱ５のエ
ミッタの接合点の電圧が出力電圧Ｖo となる。
【００１５】トランジスタＱ３のエミッタはＶcc１に接
続され、コレクタはトランジスタＱ４のベースに接続さ
れ、ベースは抵抗Ｒ４の下端に接続されている。トラン
ジスタＱ６のドレインはＶcc１に接続され、トランジス
タＱ６のゲートには出力電圧Ｖo が印加される。
続され、コレクタはトランジスタＱ４のベースに接続さ
れ、ベースは抵抗Ｒ４の下端に接続されている。トラン
ジスタＱ６のドレインはＶcc１に接続され、トランジス
タＱ６のゲートには出力電圧Ｖo が印加される。
【００１６】図２はコンパレータの出力波形を示す。同
図において、はコンパレータＩＣ１の出力波形、は
コンパレータＩＣ２の出力波形をそれぞれ示す。図示の
ように、波形の高レベルから低レベルへの切換時点か
らｔ秒後に波形は低レベルから高レベルに切り換わ
り、波形の高レベルから低レベルへの切換時点からｔ
秒後に波形は低レベルから高レベルに切り換わる。
図において、はコンパレータＩＣ１の出力波形、は
コンパレータＩＣ２の出力波形をそれぞれ示す。図示の
ように、波形の高レベルから低レベルへの切換時点か
らｔ秒後に波形は低レベルから高レベルに切り換わ
り、波形の高レベルから低レベルへの切換時点からｔ
秒後に波形は低レベルから高レベルに切り換わる。
【００１７】図１のゲート・ドライブ回路の動作につい
て説明する。コンパレータＩＣ１の出力が低レベルから
高レベルに切り換わると、トランジスタＱ１がオンし、
トランジスタＱ４もオンする。なお、コンパレータＩＣ
１の出力の低レベルから高レベルへの切換時点では、コ
ンパレータＩＣ２の出力は低レベルであり、トランジス
タＱ２はオフである。トランジスタＱ４がオンすると、
トランジスタＱ５は逆バイヤスされるので、トランジス
タＱ５はオフされる。トランジスタＱ４がオン、トラン
ジスタＱ５がオフであるので、出力電圧Ｖo は高レベル
になる。
て説明する。コンパレータＩＣ１の出力が低レベルから
高レベルに切り換わると、トランジスタＱ１がオンし、
トランジスタＱ４もオンする。なお、コンパレータＩＣ
１の出力の低レベルから高レベルへの切換時点では、コ
ンパレータＩＣ２の出力は低レベルであり、トランジス
タＱ２はオフである。トランジスタＱ４がオンすると、
トランジスタＱ５は逆バイヤスされるので、トランジス
タＱ５はオフされる。トランジスタＱ４がオン、トラン
ジスタＱ５がオフであるので、出力電圧Ｖo は高レベル
になる。
【００１８】コンパレータＩＣ１の出力が高レベルから
低レベルに切り換わると、トランジスタＱ１はオフす
る。トランジスタＱ１がオフすると、トランジスタＱ４
はオフ動作を開始する。コンパレータＩＣ１の高レベル
から低レベルへの切換時点からｔ秒後に、コンパレータ
ＩＣ２の出力が低レベルから高レベルに切り換わり、ト
ランジスタＱ２がオンする。
低レベルに切り換わると、トランジスタＱ１はオフす
る。トランジスタＱ１がオフすると、トランジスタＱ４
はオフ動作を開始する。コンパレータＩＣ１の高レベル
から低レベルへの切換時点からｔ秒後に、コンパレータ
ＩＣ２の出力が低レベルから高レベルに切り換わり、ト
ランジスタＱ２がオンする。
【００１９】トランジスタＱ２がオンすると、抵抗Ｒ４
→コンデンサＣ１→抵抗Ｒ５→トランジスタＱ２より成
る枝路に電流が流れ、トランジスタＱ３がオンする。ト
ランジスタＱ３をオンすることにより、トランジスタＱ
４を高速にオフすることが出来る。抵抗Ｒ４→コンデン
サＣ１→抵抗Ｒ５→トランジスタＱ２より成る枝路には
電流が一瞬流れるだけで、その後は電流は流れない。ト
ランジスタＱ４がオフした時点ではトランジスタＱ２が
オンになっているので、トランジスタＱ５がオンする。
トランジスタＱ４がオフし、トランジスタＱ５がオンす
ると、出力電圧Ｖo は低レベルになる。
→コンデンサＣ１→抵抗Ｒ５→トランジスタＱ２より成
る枝路に電流が流れ、トランジスタＱ３がオンする。ト
ランジスタＱ３をオンすることにより、トランジスタＱ
４を高速にオフすることが出来る。抵抗Ｒ４→コンデン
サＣ１→抵抗Ｒ５→トランジスタＱ２より成る枝路には
電流が一瞬流れるだけで、その後は電流は流れない。ト
ランジスタＱ４がオフした時点ではトランジスタＱ２が
オンになっているので、トランジスタＱ５がオンする。
トランジスタＱ４がオフし、トランジスタＱ５がオンす
ると、出力電圧Ｖo は低レベルになる。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
によれば、 (a) 出力電圧Ｖo が低レベルの状態で安定していると
き、Ｉcc１＝０になる。 (b) ドライブ用トランジスタＱ４，Ｑ５が同時にオンし
てＶcc１→ＧＮＤへ貫通電流が流れないようにするた
め、コンパレータＩＣ１とＩＣ２の出力が反転する際、
必ずいったん同時に低レベルになってから次の動作に移
る。 (c) Ｖcc１＞Ｖcc２であっても、Ｖo はＶcc２以上の波
高値のパルスを出力できる。 と言う顕著な効果を奏することが出来る。本発明のゲー
ト・ドライブ回路を周波数制御形のＤＣ−ＤＣコンバー
タのゲート・ドライブ回路として使用した場合、高い変
換効率を得ることが出来る。
によれば、 (a) 出力電圧Ｖo が低レベルの状態で安定していると
き、Ｉcc１＝０になる。 (b) ドライブ用トランジスタＱ４，Ｑ５が同時にオンし
てＶcc１→ＧＮＤへ貫通電流が流れないようにするた
め、コンパレータＩＣ１とＩＣ２の出力が反転する際、
必ずいったん同時に低レベルになってから次の動作に移
る。 (c) Ｖcc１＞Ｖcc２であっても、Ｖo はＶcc２以上の波
高値のパルスを出力できる。 と言う顕著な効果を奏することが出来る。本発明のゲー
ト・ドライブ回路を周波数制御形のＤＣ−ＤＣコンバー
タのゲート・ドライブ回路として使用した場合、高い変
換効率を得ることが出来る。
【図１】本発明のゲート・ドライブ回路の構成例を示す
電気回路図である。
電気回路図である。
【図２】図１のコンパレータの出力波形を示す図であ
る。
る。
【図３】ゲート・ドライブ回路の従来例を示す図であ
る。
る。
【図４】ゲート・ドライブ回路の他の従来例を示す図で
ある。
ある。
ＩＣ１とＩＣ２ コンパレータ Ｑ１ないしＱ５ トランジスタ Ｒ１ないしＲ９ 抵抗 Ｃ１とＣ２ コンデンサ Ｄ１ ダイオード Ｑ６ ＭＯＳ−ＦＥＴのトランジスタ
Claims (1)
- 【請求項１】 一方の入力端子(-) に入力信号が入力さ
れ、他方の入力端子(+) に閾値が入力される第１のコン
パレータ(IC1) と、 第１のコンパレータ(IC1) の出力の高レベルから低レベ
ルへの切換時点後に出力が低レベルから高レベルへ切り
換わると共に、第１のコンパレータ(IC1) の出力の低レ
ベルから高レベルへの切換時点前に出力が高レベルから
低レベルに切り換わる第２のコンパレータ(IC2) と、 ｎチャンネルのＭＯＳ−ＦＥＴで構成された第１のトラ
ンジスタ(Q1)と、 ｎチャンネルのＭＯＳ−ＦＥＴで構成された第２のトラ
ンジスタ(Q2)と、 ｐｎｐ形のトランジスタで構成された第３のトランジス
タ(Q3)と、 ｐｎｐ形のトランジスタで構成された第４のトランジス
タ(Q4)と、 ｐｎｐ形のトランジスタで構成された第５のトランジス
タ(Q5)と、 第１のコンパレータ(IC1) の出力と第１のトランジスタ
(Q1)のゲートとを結ぶ信号線と、 第２のコンパレータ(IC2) の出力と第２のトランジスタ
(Q2)のゲートとを結ぶ信号線と、 第１のトランジスタ(Q1)のドレインと第４のトランジス
タ(Q4)のベースとを接続する接続手段(R6,C2,R7)と、 第２のトランジスタ(Q2)のドレインと第５のトランジス
タ(Q5)のベースとを接続する接続手段(R9)と、 第３のトランジスタ(Q3)のエミッタとベースの間に設け
られた抵抗(R4)と、 第３のトランジスタ(Q3)のベースと第２のトランジスタ
(Q2)のドレインの間に設けられた微分回路(C1,R5) と、 第３のトランジスタ(Q3)のコレクタと第４のトランジス
タ(Q4)のベースを接続する信号線と、 第４のトランジスタ(Q4)のエミッタとベースを結ぶ抵抗
(R8)と、 第４のトランジスタ(Q4)のコレクタと第５のトランジス
タ(Q5)のエミッタとを接続する接続手段(D1)と、 第４のトランジスタ(Q4)のコレクタと第５のトランジス
タ(Q5)のベースを接続する信号線とを具備し、 第１のトランジスタ(Q1)のソース，第２のトランジスタ
(Q2)のソースおよび第５のトランジスタ(Q5)のコレクタ
がグランド線(GND) に接続され、 第３のトランジスタ(Q3)のエミッタおよび第４のトラン
ジスタ(Q4)のエミッタが電源線(Vcc1)に接続されている
ことを特徴とするゲート・ドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055047A JPH06244698A (ja) | 1993-02-19 | 1993-02-19 | ゲート・ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5055047A JPH06244698A (ja) | 1993-02-19 | 1993-02-19 | ゲート・ドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244698A true JPH06244698A (ja) | 1994-09-02 |
Family
ID=12987764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5055047A Pending JPH06244698A (ja) | 1993-02-19 | 1993-02-19 | ゲート・ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007096305A1 (de) * | 2006-02-21 | 2007-08-30 | Osram Gesellschaft mit beschränkter Haftung | Schaltung zum schalten eines spannungsgesteuerten transistors |
| JPWO2016002041A1 (ja) * | 2014-07-03 | 2017-04-27 | 三菱電機株式会社 | 絶縁ゲート型パワー半導体素子のゲート駆動回路 |
-
1993
- 1993-02-19 JP JP5055047A patent/JPH06244698A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007096305A1 (de) * | 2006-02-21 | 2007-08-30 | Osram Gesellschaft mit beschränkter Haftung | Schaltung zum schalten eines spannungsgesteuerten transistors |
| JP2009527935A (ja) * | 2006-02-21 | 2009-07-30 | オスラム ゲゼルシャフト ミット ベシュレンクテル ハフツング | 電圧制御型トランジスタをスイッチングするための回路 |
| US7795949B2 (en) | 2006-02-21 | 2010-09-14 | Osram Gesellschaft mit beschränkter Haftung | Circuit for switching a voltage-controlled transistor |
| JP4909364B2 (ja) * | 2006-02-21 | 2012-04-04 | オスラム アクチエンゲゼルシャフト | 電圧制御型トランジスタをスイッチングするための回路 |
| JPWO2016002041A1 (ja) * | 2014-07-03 | 2017-04-27 | 三菱電機株式会社 | 絶縁ゲート型パワー半導体素子のゲート駆動回路 |
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