JP5446733B2

JP5446733B2 - 電流検出装置

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Publication number: JP5446733B2
Application number: JP2009250312A
Authority: JP
Inventors: 祐司加藤
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2009-10-30
Filing date: 2009-10-30
Publication date: 2014-03-19
Anticipated expiration: 2029-10-30
Also published as: JP2011095146A; US8461819B2; US20110101943A1

Description

本発明は、負荷に流れる電流を検出するための電流検出装置に関する。

特許文献１には、コイル等の負荷に接続されるスイッチング部と、同電位制御部と、電流掃引部とを備えた電流検出装置が開示されている。

スイッチング部は、負荷に接続される出力端子と、電流掃引部に接続される電流検出端子とを備える。スイッチング部は、負荷及び電流掃引部への電力供給のオン・オフを制御する。

同電位制御部は、出力端子と電流検出端子とに接続されている。そして、同電位制御部は、出力端子と電流検出端子とを同電位にするために電流掃引部を制御する。

電流掃引部は、掃引トランジスタを有する。電流掃引部の掃引トランジスタのゲートは、同電位制御部によって電流検出端子が出力端子と同電位となるように制御されて、検出電流を出力する。

特許文献１の電流検出装置では、スイッチング部がオン状態になると、負荷に電流が流れる。また、検出電流が、出力端子と同電位に制御された電流検出端子を介して、電流掃引部に流れる。電流検出装置は、この検出電流をモニタすることにより、負荷に流れる電流を検出する。この後、スイッチング部がオフ状態になると、負荷への電力供給が停止する。

近年、このような電流検出装置の一部または全部が、同一半導体基板上に形成される。更に、別の装置の一部が、電流検出装置の一部と同一半導体基板上に形成されることがある。これにより、各装置の小型化が実現されている。

特開２００９−８００３６号公報

しかしながら、電流掃引部の掃引トランジスタが、他の装置のダイオード等と同一半導体基板上の隣接する位置に形成されると、寄生トランジスタ等の寄生素子が掃引トランジスタと当該ダイオードとの間に形成される。これにより、当該ダイオードを含む他の装置が、誤動作を起こすといった課題がある。具体的には、スイッチング部が、コイル等の負荷への供給を停止すると、出力端子が誘導起電力によって負電位となる。これにより、電流検出端子が負電位となるために、ダイオードのカソードが正電位であれば、電流が、ダイオードから掃引トランジスタに流れる。この結果、ダイオードを含む装置が誤動作する。

本発明は、上述した課題を解決するために創案されたものであり、誤動作を低減できる電流検出装置を提供することを目的としている。

上記目的を達成するために、請求項１に記載の発明は、出力端子を介して負荷へ供給する電力のオン・オフ、及び、電流検出端子を介して供給する検出電流のオン・オフを切り替えるスイッチング部と、前記電流検出端子を介して前記スイッチング部に接続され、負荷に流れる出力電流に対応する検出電流を引き出す電流掃引部と、前記出力端子の電位と前記電流検出端子の電位を同電位に制御する同電位制御部と、前記検出電流に対応するモニタ電流を出力するモニタ電流出力部とを備え、前記電流掃引部は、アノード端子が前記電流検出端子に接続された負電位防止ダイオードと、前記負電位防止ダイオードと同じ基板に形成され、ドレイン端子が前記負電位防止ダイオードのカソード端子に接続された掃引トランジスタとを備え、前記モニタ電流出力部は、前記検出電流が入力される入力用トランジスタ、及び、前記検出電流に対応するモニタ電流を出力する出力用トランジスタを有する第１カレントミラー部と、前記出力用トランジスタにカソード端子が接続された補正ダイオードによりモニタ電流を補正する電流補正部とを備え、前記補正ダイオードは、前記負電位防止ダイオードと同じ基板上に形成され、前記負電位防止ダイオードと同じ電流電圧特性を有し、前記電流補正部は、前記補正ダイオードと前記基板とによって形成され、前記負電位防止ダイオードと前記基板とによって形成される寄生トランジスタと同じ構造の補正用寄生トランジスタを有することを特徴とする。

また、請求項２に記載の発明は、一対のトランジスタを有し、モニタ電流を出力する第２カレントミラー部を更に備え、前記補正ダイオードのアノード端子は、前記第２カレントミラー部の一方のトランジスタの出力側に接続され、前記第２カレントミラー部の他方のトランジスタの出力側は、モニタ電流が流れるモニタ出力端子であり、前記第２カレントミラー部の入力側は、前記スイッチング部の入力側と接続されていることを特徴とする。

また、請求項３に記載の発明は、前記基板は、Ｐ型の基板であって、前記掃引トランジスタは、ＮＰＮ型のトランジスタであって、前記負電位防止ダイオードは、前記掃引トランジスタが形成された前記基板に形成されたＴＵＢ用Ｎ型領域内に形成されたアノード用のＰ型領域と、前記アノード用のＰ型領域内に形成されたカソード用のＮ型領域とを有するダイオードであり、前記ＴＵＢ用Ｎ型領域は、前記スイッチング部の入力側と接続されていることを特徴とする。

本発明によれば、負電位防止ダイオードのカソード端子と掃引トランジスタのドレイン端子が接続されている。これにより、負荷がオフ状態に切り替えられて、誘導起電力によって、負電位防止ダイオードのアノード端子が接続された電流検出端子が負電位になっても、掃引トランジスタのドレイン端子は負電位にならない。このため、掃引トランジスタと隣接する別のダイオードとの間に寄生トランジスタが形成されていても、寄生トランジスタに電流が流れることを抑制できる。この結果、本発明は、誤動作を抑制することができる。

第１実施形態による電流検出装置の回路図である。電流検出装置の電流掃引部近傍の素子構造を説明するための縦断面図である。第２実施形態による電流検出装置の回路図である。第３実施形態による電流検出装置の回路図である。電流検出装置の電流掃引部近傍の素子構造を説明するための縦断面図である。電流掃引部の等価回路図である。

（第１実施形態）
以下、図面を参照して、本発明の第１実施形態について説明する。図１は、第１実施形態による電流検出装置の回路図である。図２は、電流検出装置の電流掃引部近傍の素子構造を説明するための縦断面図である。

図１に示すように、第１実施形態による電流検出装置１は、スイッチング部２と、オペアンプ（請求項の同電位制御部に相当）３と、電流掃引部４と、モニタ電流出力部５とを備える。

スイッチング部２は、コイル等の負荷９０への電力供給のオン・オフの制御をする部である。また、スイッチング部２は、電流掃引部４への検出電流Ｉｄｅｔ１の供給のオン・オフを制御する部である。スイッチング部２は、出力用ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１１と、検出用ＭＯＳＦＥＴ１２と、駆動回路１３とを備えている。

出力用ＭＯＳＦＥＴ１１のドレイン端子は、電源（図示略）が接続される電源電圧端子７１に接続されている。出力用ＭＯＳＦＥＴ１１のソース端子は、負荷９０が接続される出力端子１５に接続されている。これにより、電力（出力電流Ｉｏｕｔ）が、出力端子１５を介して負荷９０へ供給される。出力用ＭＯＳＦＥＴ１１は、縦型トランジスタである。

検出用ＭＯＳＦＥＴ１２は、出力用ＭＯＳＦＥＴ１１と並列に接続されている。検出用ＭＯＳＦＥＴ１２のドレイン端子は、電源電圧端子７１に接続されている。検出用ＭＯＳＦＥＴ１２のソース端子は、電流掃引部４が接続されている電流検出端子１６に接続されている。これにより、検出電流Ｉｄｅｔ１が、電流検出端子１６を介して、電流掃引部４へと供給される。検出用ＭＯＳＦＥＴ１２は、縦型トランジスタである。検出用ＭＯＳＦＥＴ１２の平面積は、出力用ＭＯＳＦＥＴ１１の平面積よりも極めて小さい（例えば、１／１０００倍）。これにより、検出用ＭＯＳＦＥＴ１２に流れる検出電流Ｉｄｅｔ１が、出力用ＭＯＳＦＥＴ１１に流れる出力電流Ｉｏｕｔに比べて極めて小さくなる（例えば、１／１０００）。

駆動回路１３は、ＭＯＳＦＥＴ１１、１２のオン・オフを制御するものである。駆動回路１３は、ＭＯＳＦＥＴ１１、１２のゲート端子に接続されている。

オペアンプ３は、出力端子１５と電流検出端子１６とを同電位に制御するための部である。オペアンプ３の正相入力端子は、出力端子１５に接続されている。オペアンプ３の逆相入力端子は、電流検出端子１６に接続されている。オペアンプ３の出力端子は、後述する電流掃引部４の掃引ＤＭＯＳＦＥＴ（Double-Diffused MOSFET）２２のゲート端子４４に接続されている。

電流掃引部４は、出力電流Ｉｏｕｔに対応する検出電流Ｉｄｅｔ１を引き出す（掃引する）ための部である。図１及び図２に示すように、電流掃引部４は、負電位防止ダイオード２１と、ＮＰＮ型の掃引ＤＭＯＳＦＥＴ２２とを備えている。

負電位防止ダイオード２１は、掃引ＤＭＯＳＦＥＴ２２のドレイン端子４２が負電位になることを防止するものである。負電位防止ダイオード２１のアノード端子３５は、電流検出端子１６に接続されている。負電位防止ダイオード２１のカソード端子３４は、掃引ＤＭＯＳＦＥＴ２２のドレイン端子４２に接続されている。

掃引ＤＭＯＳＦＥＴ２２のゲート端子４４は、オペアンプ３の出力端子に接続されている。これにより、掃引ＤＭＯＳＦＥＴ２２のゲート電圧が、出力端子１５と電流検出端子１６とが同電位になるようにオペアンプ３によって制御される。掃引ＤＭＯＳＦＥＴ２２のソース端子４３は、モニタ電流出力部５に接続されている。

次に、電流掃引部４の素子構造について、図２を参照して説明する。

図２に示すように、負電位防止ダイオード２１は、Ｐ型シリコン基板３１上に形成されたＮ型領域３２と、Ｎ型領域３２に形成されたＰ型領域３３とを有する。Ｎ型領域３２は、カソード端子３４と接続されている。尚、カソード端子３４は、掃引ＤＭＯＳＦＥＴ２２のドレイン端子４２と接続されている。Ｐ型領域３３は、アノード端子３５と接続されている。ここで、ＰＮＰ型の寄生トランジスタ８１が、ＩＳＯ端子８３を介して接地されたＰ型シリコン基板３１と、負電位防止ダイオード２１のＮ型領域３２及びＰ型領域３３とによって構成される。

図２に示すように、掃引ＤＭＯＳＦＥＴ２２は、Ｐ型シリコン基板３１上に形成された第１Ｎ型領域３７と、第１Ｎ型領域３７に形成されたＰ型領域３８と、Ｐ型領域３８に形成された第２Ｎ型領域３９と、ゲート電極４０とを備える。第１Ｎ型領域３７は、ドレイン端子４２と接続されている。Ｐ型領域３８及び第２Ｎ型領域３９は、ソース端子４３と接続されている。ゲート電極４０は、第１Ｎ型領域３７と第２Ｎ型領域３９との間のＰ型領域３８を跨ぐように形成されている。ゲート電極４０は、ゲート端子４４と接続されている。

各Ｎ型領域３２、３７、３９は、Ｐ型シリコン基板３１またはＰ型領域３８の所定の領域にＰ型の基となる不純物がドープされて形成されている。各Ｐ型領域３３、３８は、Ｎ型領域３２、３７の所定の領域にＮ型の基となる不純物がドープされて形成されている。

尚、掃引ＤＭＯＳＦＥＴ２２の近傍には、他の装置のダイオード９３が形成されている。このため、寄生トランジスタ９４が、掃引ＤＭＯＳＦＥＴ２２のＮ型領域３７と、Ｐ型シリコン基板３１と、別の装置（図示略）のダイオード９３のＮ型領域９５とによって形成される。

モニタ電流出力部５は、電流検出端子１６を流れる検出電流Ｉｄｅｔ１に対応するモニタ電流Ｉｍｏｎ２をモニタ端子７２から出力するための部である。モニタ電流出力部５は、カレントミラー部（請求項の第１カレントミラー部に相当）５１と、電流補正部５２とを備える。

カレントミラー部５１は、電流掃引部４から出力された検出電流Ｉｄｅｔ２に対応したモニタ電流Ｉｍｏｎ１を出力するための部である。カレントミラー部５１は、ＮＰＮ型の入力用バイポーラトランジスタ５３と、ＮＰＮ型の出力用バイポーラトランジスタ５４とを備えている。

入力用バイポーラトランジスタ５３のコレクタは、掃引ＤＭＯＳＦＥＴ２２のソース端子４３に接続されている。これにより、検出電流Ｉｄｅｔ２が、入力用バイポーラトランジスタ５３に入力される。

出力用バイポーラトランジスタ５４は、モニタ端子７２が接続された電流補正部５２に接続されている。これにより、出力用バイポーラトランジスタ５４は、検出電流Ｉｄｅｔ２に対応するモニタ電流Ｉｍｏｎ１を電流補正部５２に出力する。

電流補正部５２は、検出電流Ｉｄｅｔ１とモニタ電流Ｉｍｏｎ１との差を補正する部である。換言すると、電流補正部５２は、電流検出端子１６を流れる検出電流Ｉｄｅｔ１に対応するモニタ電流Ｉｍｏｎ２を出力する部である。電流補正部５２は、補正用ダイオード５６を有する。図１及び図２に示すように、補正用ダイオード５６のカソード端子５９は、カレントミラー部５１の出力用バイポーラトランジスタ５４のコレクタに接続されている。補正用ダイオード５６のアノード端子６０は、モニタ端子７２と接続されている。尚、モニタ端子７２には、モニタ電流Ｉｍｏｎ２をモニタするためのモニタ装置（図示略）が接続されている。

補正用ダイオード５６は、図２に示すように、負電位防止ダイオード２１と同じＰ型シリコン基板３１上に形成されている。補正用ダイオード５６は、Ｐ型シリコン基板３１上に形成されたＮ型領域５７と、Ｎ型領域５７に形成されたＰ型領域５８とを備えている。Ｎ型領域５７は、カソード端子５９と接続されている。Ｐ型領域５８は、アノード端子６０と接続されている。ここで、補正用ダイオード５６は、負電位防止ダイオード２１と同じ構造を有する。このため、補正用ダイオード５６は、負電位防止ダイオード２１と同じ電流電圧特性を有する。

ここで、ＰＮＰ型の補正用寄生トランジスタ８２が、補正用ダイオード５６のＰ型領域５８及びＮ型領域５７と、Ｐ型シリコン基板３１とによって形成される。上述したように補正用ダイオード５６は、負電位防止ダイオード２１と同じ構造を有する。このため、補正用寄生トランジスタ８２は、負電位防止ダイオード２１とＰ型シリコン基板３１とによって形成される寄生トランジスタ８１と同じ構成となる。

（電流検出動作）
次に、上述した電流検出装置１の動作について説明する。

まず、電力が負荷９０に必要な場合、スイッチング部２がオン状態になる。具体的には、スイッチング部２の駆動回路１３が、出力用ＭＯＳＦＥＴ１１のゲート電圧を昇圧する。これにより、出力用ＭＯＳＦＥＴ１１がオン状態になる。この結果、出力電流Ｉｏｕｔが、出力用ＭＯＳＦＥＴ１１を介して、電源電圧端子７１から負荷９０に流れる。一方、駆動回路１３は、出力用ＭＯＳＦＥＴ１１のゲート電圧とともに、検出用ＭＯＳＦＥＴ１２のゲート電圧を昇圧する。これにより、検出用ＭＯＳＦＥＴ１２がオン状態になる。この結果、検出電流Ｉｄｅｔ１が、検出用ＭＯＳＦＥＴ１２を介して、電源電圧端子７１から電流掃引部４へと流れる。

ここで、出力用ＭＯＳＦＥＴ１１が接続される出力端子１５はオペアンプ３の正相入力端子に接続されている。また、検出用ＭＯＳＦＥＴ１２が接続される電流検出端子１６はオペアンプ３の逆相入力端子に接続されている。これにより、出力端子１５の電位と電流検出端子１６の電位とが異なる電位になると、オペアンプ３は、電流掃引部４の掃引ＤＭＯＳＦＥＴ２２のゲート電圧を制御する。この結果、出力端子１５の電位と電流検出端子１６の電位とが、オペアンプ３によって同電位に維持される。

このように出力端子１５の電位と電流検出端子１６の電位とが同電位に維持された状態で、検出電流Ｉｄｅｔ１が電流掃引部４へと流れる。しかしながら、図２に示すように、ＰＮＰ型の寄生トランジスタ８１が、負電位防止ダイオード２１とＰ型シリコン基板３１とによって構成される。ここで、負電位防止ダイオード２１のアノード端子３５とカソード端子３４との間の電圧が「Ｖｆ」となると、寄生トランジスタ８１のベースとエミッタとの間の電圧も「Ｖｆ」となる。このため、寄生トランジスタ８１にリーク電流Ｉｌｅａｋ１が流れる。これにより、以下に示す検出電流Ｉｄｅｔ２が、電流掃引部４からモニタ電流出力部５のカレントミラー部５１に流れる。
Ｉｄｅｔ２＝Ｉｄｅｔ１−Ｉｌｅａｋ１・・・（１）

次に、検出電流Ｉｄｅｔ２がカレントミラー部５１の入力用バイポーラトランジスタ５３に入力されることによって、出力用バイポーラトランジスタ５４が検出電流Ｉｄｅｔ２と同じモニタ電流Ｉｍｏｎ１を出力する。この結果、電流補正部５２の補正用ダイオード５６にモニタ電流Ｉｍｏｎ１が流れる。

上述したように補正用寄生トランジスタ８２が、補正用ダイオード５６とＰ型シリコン基板３１とによって形成されている。また、モニタ電流Ｉｍｏｎ１が補正用ダイオード５６に流れると、負電位防止ダイオード２１と同様に、補正用ダイオード５６のアノード端子６０とカソード端子５９との間の電圧が「Ｖｆ」となる。このため、補正用寄生トランジスタ８２のベースとエミッタとの間の電圧も「Ｖｆ」となる。これにより、リーク電流Ｉｌｅａｋ２が補正用寄生トランジスタ８２に流れる。この結果、モニタ端子７２に流れるモニタ電流Ｉｍｏｎ２は、
Ｉｍｏｎ２＝Ｉｍｏｎ１＋Ｉｌｅａｋ２・・・（２）
となる。

ここで、補正用ダイオード５６と負電位防止ダイオード２１とが同じ構成を有するので、リーク電流Ｉｌｅａｋ１とリーク電流Ｉｌｅａｋ２とが同じ大きさになる。また、モニタ電流Ｉｍｏｎ１が、検出電流Ｉｄｅｔ２と同じ大きさであること、及び、式（１）を考慮すると、
Ｉｍｏｎ２＝Ｉｄｅｔ２＋Ｉｌｅａｋ２
＝Ｉｄｅｔ１−Ｉｌｅａｋ１＋Ｉｌｅａｋ２
＝Ｉｄｅｔ１
となる。これにより、モニタ端子７２に流れるモニタ電流Ｉｍｏｎ２が、電流検出端子１６に流れる検出電流Ｉｄｅｔ１と等しくなる。この結果、モニタ端子７２に接続されたモニタ装置が、検出電流Ｉｄｅｔ１と等しいモニタ電流Ｉｍｏｎ２をモニタする。

次に、負荷９０への電力が不要となると、スイッチング部２がオフ状態になる。具体的には、駆動回路１３が、出力用ＭＯＳＦＥＴ１１のゲート電圧の印加を停止するとともに、検出用ＭＯＳＦＥＴ１２のゲート電圧の印加を停止する。これにより、負荷９０に流れる出力電流Ｉｏｕｔが急激に低下するので、負荷９０が誘導起電力を発生させる。

ここで、図２に示すように、寄生トランジスタ９４が、掃引ＤＭＯＳＦＥＴ２２のＮ型領域３７と、Ｐ型シリコン基板３１と、別の装置のダイオード９３のＮ型領域９５とによって形成されている。

ここで、従来ならば、負荷９０が生じさせる誘導起電力によって電流検出端子１６と接続された掃引ＤＭＯＳＦＥＴ２２のドレイン端子４２が負電位になるために、寄生トランジスタ９４の内部を、正電位が印加されているダイオード９３のＮ型領域９５から掃引ＤＭＯＳＦＥＴ２２のＮ型領域３７へと電流が流れる。この結果、ダイオード９３を有する別の装置が誤動作を起こしていた。

しかし、第１実施形態による電流検出装置１は、掃引ＤＭＯＳＦＥＴ２２と電流検出端子１６との間に接続された負電位防止ダイオード２１を備えている。そして、負電位防止ダイオード２１のアノード端子３５が、電流検出端子１６に接続されている。これにより、電流検出端子１６が誘導起電力により負電位になっても、負電位防止ダイオード２１のカソード端子３４及び掃引ＤＭＯＳＦＥＴ２２のドレイン端子４２が負電位になることはない。この結果、寄生トランジスタ９４を流れるリーク電流が低減される。これにより、ダイオード９３を含む別の装置の誤動作が低減する。

（電流検出装置の効果）
次に、上述した第１実施形態による電流検出装置１の効果について説明する。

上述したように第１実施形態による電流検出装置１は、掃引ＤＭＯＳＦＥＴ２２のドレイン端子４２が負電位になることを抑制するための負電位防止ダイオード２１を備えている。これにより、ダイオード９３が掃引ＤＭＯＳＦＥＴ２２の近傍に形成されて、寄生トランジスタ９４がダイオード９３と掃引ＤＭＯＳＦＥＴ２２とによって構成されても、寄生トランジスタ９４に電流が流れることを抑制できる。この結果、ダイオード９３及びダイオード９３を含む別の装置が誤動作することを抑制できる。

また、電流検出装置１は、負電位防止ダイオード２１と同じ構造の補正用ダイオード５６を有する電流補正部５２を備えている。これにより、リーク電流Ｉｌｅａｋ１が負電位防止ダイオード２１によって形成された寄生トランジスタ８１を介して流れても、リーク電流Ｉｌｅａｋ１と同じ大きさのリーク電流Ｉｌｅａｋ２が補正用ダイオード５６によって形成される補正用寄生トランジスタ８２にも流れるので、モニタ装置に流れるモニタ電流Ｉｍｏｎ２が、電流検出端子１６を流れる検出電流Ｉｄｅｔ１と同じ電流となる。この結果、電流検出装置１は、電流検出精度を向上させることができる。

（第２実施形態）
次に、上述した実施形態の一部を変更した第２実施形態について説明する。図３は、第２実施形態による電流検出装置の回路図である。尚、上述した実施形態と同様の構成には、同じ符号を付けて説明を省略する。

図３に示すように、第２実施形態の電流検出装置１Ａのモニタ電流出力部５Ａは、カレントミラー部（請求項の第２カレントミラー部に相当）６１を備えている。

カレントミラー部６１は、モニタ電流Ｉｍｏｎ２をモニタ端子７２に出力する部である。カレントミラー部６１は、一対のＰＮＰ型のバイポーラトランジスタ６２、６３を有する。一方のバイポーラトランジスタ６２のコレクタ（出力側）は、電流補正部５２の補正用ダイオード５６のアノード端子６０に接続されている。他方のバイポーラトランジスタ６３のコレクタ（出力側）は、モニタ装置に接続されるモニタ端子７２として機能する。

バイポーラトランジスタ６２、６３のエミッタは、電源電圧端子７１に接続されている。これにより、カレントミラー部６１の入力側はスイッチング部２の入力側と接続されて同電位になるので、電流補正部５２の入力側がスイッチング部２の入力側と略同電位になる。このため、カレントミラー部５１の出力用バイポーラトランジスタ５４のコレクタ電位が、入力用バイポーラトランジスタ５３のコレクタ電位と略同電位になる。この結果、第２実施形態の電流検出装置１Ａは、電流検出端子１６に流れる検出電流Ｉｄｅｔ１とモニタ端子７２に流れるモニタ電流Ｉｍｏｎ２との誤差を更に低減することができる。

また、電流検出装置１Ａは、負電位防止ダイオード２１を備えているので、第１実施形態と同様の効果を奏することができる。

（第３実施形態）
次に、上述した実施形態の電流掃引部を変更した第３実施形態について説明する。図４は、第３実施形態による電流検出装置の回路図である。図５は、電流検出装置の電流掃引部近傍の素子構造を説明するための縦断面図である。図６は、電流掃引部の等価回路図である。尚、上述した実施形態と同様の構成には、同じ符号を付けて説明を省略する。

図４及び図５に示すように、第３実施形態による電流検出装置１Ｂでは、電流掃引部４Ｂの負電位防止ダイオード２１Ｂが、掃引ＤＭＯＳＦＥＴ２２と同じＰ型シリコン基板３１上に形成され、電源電圧端子７１に接続されたＴＵＢ用Ｎ型領域６４に形成されている。

負電位防止ダイオード２１Ｂは、ＴＵＢ用Ｎ型領域６４に形成されたＰ型領域６５と、Ｐ型領域６５に形成されたＮ型領域６６とを備えている。ここで、図２の素子構造を考慮すると、電流掃引部４Ｂの回路構成は図３と等価になる。即ち、負電位防止ダイオード２１Ｂを、コレクタが電源電圧端子７１に接続されたＮＰＮ型のバイポーラトランジスタ２１Ｂａと見なすことができる。

ここで図５に示すように、ＰＮＰ型の寄生トランジスタ９６が、負電位防止ダイオード２１ＢのＮ型領域６６及びＰ型領域６５と、ＴＵＢ用Ｎ型領域６４とによって形成されている。しかし、ＴＵＢ用Ｎ型領域６４が電源電圧端子７１に接続されているので、寄生トランジスタ９６は遮断状態となる。これにより、電流検出装置１Ｂは、寄生トランジスタ９６によるリーク電流を抑制できる。この結果、モニタ電流出力部５Ｂが第１実施形態の電流補正部５２を省略できるとともに、電流検出装置１Ｂが検出電流Ｉｄｅｔ１とモニタ電流Ｉｍｏｎ２との誤差を低減することができる。

また、電流検出装置１Ｂは、負電位防止ダイオード２１Ｂを備えているので、第１実施形態と同様に、オン状態からオフ状態への切替時のダイオード９３の誤動作を抑制できる。

以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。

上述した各実施形態の構成の形状、数値、配置、材料等は適宜変更可能である。

上述した各実施形態では、掃引ＤＭＯＳＦＥＴの近傍にダイオードが形成されている場合について説明したが、ダイオード以外のトランジスタが形成されている場合に本発明を適用してもよい。更に、掃引ＤＭＯＳＦＥＴの近傍に形成されているダイオード（またはトランジスタ）が、本発明の電流検出装置内の素子であってもよい。例えば、オペアンプ内の素子であってもよいし、カレントミラー部の素子であってもよい。

１、１Ａ、１Ｂ電流検出装置
２スイッチング部
３オペアンプ
４、４Ｂ電流掃引部
５、５Ａ、５Ｂモニタ電流出力部
１５出力端子
１６電流検出端子
２１、２１Ｂ負電位防止ダイオード
２１Ｂａバイポーラトランジスタ
２２掃引ＤＭＯＳＦＥＴ
３１Ｐ型シリコン基板
３２Ｎ型領域
３３Ｐ型領域
３４カソード端子
３５アノード端子
３７Ｎ型領域
３８Ｐ型領域
３９Ｎ型領域
４２ドレイン端子
４３ソース端子
４４ゲート端子
５１カレントミラー部
５２電流補正部
５６補正用ダイオード
６１カレントミラー部
６２バイポーラトランジスタ
６３バイポーラトランジスタ
６４ＴＵＢ用Ｎ型領域
６５Ｐ型領域
６６Ｎ型領域
７２モニタ端子
８１寄生トランジスタ
８２補正用寄生トランジスタ
９０負荷
９３ダイオード
９４寄生トランジスタ
９５Ｎ型領域
９６寄生トランジスタ
Ｉｄｅｔ１、Ｉｄｅｔ２検出電流
Ｉｌｅａｋ１、Ｉｌｅａｋ２リーク電流
Ｉｍｏｎ１、Ｉｍｏｎ２モニタ電流
Ｉｏｕｔ出力電流

Claims

出力端子を介して負荷へ供給する電力のオン・オフ、及び、電流検出端子を介して供給する検出電流のオン・オフを切り替えるスイッチング部と、
前記電流検出端子を介して前記スイッチング部に接続され、負荷に流れる出力電流に対応する検出電流を引き出す電流掃引部と、
前記出力端子の電位と前記電流検出端子の電位を同電位に制御する同電位制御部と、
前記検出電流に対応するモニタ電流を出力するモニタ電流出力部とを備え、
前記電流掃引部は、
アノード端子が前記電流検出端子に接続された負電位防止ダイオードと、
前記負電位防止ダイオードと同じ基板に形成され、ドレイン端子が前記負電位防止ダイオードのカソード端子に接続された掃引トランジスタと
を備え、
前記モニタ電流出力部は、
前記検出電流が入力される入力用トランジスタ、及び、前記検出電流に対応するモニタ電流を出力する出力用トランジスタを有する第１カレントミラー部と、
前記出力用トランジスタにカソード端子が接続された補正ダイオードによりモニタ電流を補正する電流補正部と
を備え、
前記補正ダイオードは、前記負電位防止ダイオードと同じ基板上に形成され、前記負電位防止ダイオードと同じ電流電圧特性を有し、
前記電流補正部は、前記補正ダイオードと前記基板とによって形成され、前記負電位防止ダイオードと前記基板とによって形成される寄生トランジスタと同じ構造の補正用寄生トランジスタを有する
ことを特徴とする電流検出装置。
一対のトランジスタを有し、モニタ電流を出力する第２カレントミラー部を更に備え、
前記補正ダイオードのアノード端子は、前記第２カレントミラー部の一方のトランジスタの出力側に接続され、
前記第２カレントミラー部の他方のトランジスタの出力側は、モニタ電流が流れるモニタ出力端子であり、
前記第２カレントミラー部の入力側は、前記スイッチング部の入力側と接続されていることを特徴とする請求項１に記載の電流検出装置。
前記基板は、Ｐ型の基板であって、
前記掃引トランジスタは、ＮＰＮ型のトランジスタであって、
前記負電位防止ダイオードは、
前記掃引トランジスタが形成された前記基板に形成されたＴＵＢ用Ｎ型領域内に形成されたアノード用のＰ型領域と、
前記アノード用のＰ型領域内に形成されたカソード用のＮ型領域と
を有するダイオードであり、
前記ＴＵＢ用Ｎ型領域は、前記スイッチング部の入力側と接続されていることを特徴とする請求項１又は２に記載の電流検出装置。