JP2013229956A - パワー半導体モジュール - Google Patents

Abstract

【課題】 ワイドバンドギャップ基板に形成された還流ダイオードのパワーサイクル耐量を高めることができるパワー半導体モジュールを提供する。
【解決手段】大きな静的アバランシェ耐量を有するＳｉＣ−ＳＢＤ２を選定し、このＳｉＣ−ＳＢＤ２の静的アバランシェ電圧をＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄより低くすることで、ＳｉＣ−ＳＢＤ２の基板の厚さを薄くし、オン電圧を低下させる。オン電圧の低下によりオン損失が低下して、ＳｉＣ−ＳＢＤ２のパワーサイクル耐量を向上させることができる。
【選択図】 図３

Description

この発明は、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのスイッチング素子とこのスイッチング素子に逆並列に接続される還流ダイオードである例えばショットキーバリアダイオードを有するパワー半導体モジュールに関する。

パワー半導体モジュールが使用される分野は、家電製品から電気鉄道、電気自動車、産業用ロボット、電力系統と広くにおよんでいる。パワー半導体装置の有用性が広がるにしたがい、その性能の向上が期待され、高周波化、小型化、大電力化がますます望まれている。

これらの分野で使用されるパワー半導体モジュールの多くは、交流−直流変換、直流−交流変換、直流−直流変換などの変換回路で使用されている。これらのパワー半導体モジュール内には、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）などのスイッチング素子とこれらスイッチング素子と逆並列に接続される還流ダイオードであるＦＷＤ（フリー・ホイーリング・ダイオード）が搭載されている。

図７は、単相ブリッジインバータ回路図である。これは従来のインバータ回路の１例であり、破線で囲んだ部分の６Ａ、６Ｂ、６Ｃ、６Ｄはパワー半導体モジュールを示している。

この例では、それぞれのパワー半導体モジュール６Ａ、６Ｂ、６Ｃ、６Ｄは、１つの還流ダイオード（ＦＷＤ）７Ａ、７Ｂ、７Ｃ、７Ｄと１つのスイッチング素子（この例ではＩＧＢＴ）３Ａ、３Ｂ、３Ｃ、３Ｄをペアで搭載している。還流ダイオードは、スイッチング素子であるそれぞれのＩＧＢＴに逆並列に接続されてる。図中の符号の５４は負荷でありインダクタンスを有する。５５は直流の電源である。

自己消弧機能を持つＩＧＢＴやＭＯＳＦＥＴ等のスイッチング素子を含むインバータ回路を用いて直流−交流変換を行う場合、ＰＷＭ（パルス幅変調）方式が一般的に使用されている。

図８は、図７の単相ブリッジインバータ回路を用いてＰＷＭ方式により直流−交流変換を行う時の負荷への出力波形図である。ＰＷＭ方式ではスイッチング素子のゲート信号の方形パルス波形を、時間平均的に見れば負荷電圧が交流波形となる様に変調する。ＩＧＢＴ３Ａ、３Ｄのオン・オフ動作で負荷４に正方向のパルス幅を変調したパルス電圧を出力すると、パルス電圧波形を時間平均的に見れば図８の実線Ｖｍに示されている様な正弦波の半波が負荷に出力される。但し、この動作期間中（ＴＡＤ）スイッチング素子であるＩＧＢＴ３Ｂ、３Ｃはオフ状態である。次にＩＧＢＴ３Ｂ、３Ｃのオン・オフ動作で負荷４に負方向のパルス電圧を出力し、残り半周期分（ＴＢＣ）の正弦波の半波を負荷に出力する。

図８のＩＧＢＴ３Ａ、３Ｄのパルス動作期間中において、例えば、ＩＧＢＴ３Ａがオン状態からオフになる時に、ＩＧＢＴ３Ａに接続する回路配線の浮遊インダクタンスにより、ＩＧＢＴ３Ａのコレクタ電圧は、図９に示すように、ＩＧＢＴ３Ａのダイナミックアバランシェ電圧Ｖａｖｄ０（クランプ電圧）まで跳ね上がり、一定期間ダイナミックアバランシェ電圧Ｖａｖｄ０（クランプ電圧）を保持する。その後、ＩＧＢＴ３Ａのコレクタ電圧は電源電圧に保持される。尚、図中の符号でＩｃはＩＧＢＴのコレクタ電流、Ｖｃはコレクタ電圧、ｄｉ／ｄｔはコレクタ電流Ｉｃの立下りの傾斜、Ｖａｖｓ２はＳｉＣ−ＳＢＤ２の静的アバランシェ電圧である。

特許文献１では、図７のＦＷＤを２直列接続にしたＳｉＣ−ＳＢＤで構成して、ＦＷＤで発生する逆回復損失を減少させる例が記載されている。
以下の説明において、Ｓｉはシリコンであり、ＳｉＣは炭化珪素を指し、シリコン基板に形成したデバイスをＳｉで示し、炭化珪素基板に形成したデバイスをＳｉＣで示す。また、ＳＢＤはショットキーバリアダイオードである。つまり、Ｓｉ−ＩＧＢＴはＳｉ基板に形成されたＩＧＢＴであり、ＳｉＣ−ＳＢＤはＳｉＣ基板に形成されたＳＢＤである。さらに、前記したようにＦＷＤ（フリー・ホイーリング・ダイオード）は還流ダイオードであり、ここではＳＢＤである。

特許文献２では、ＳｉＣ−ＳＩＴ（静電誘導型トランジスタ）とＳｉＣ−Ｄｉ（ダイオード）でＤＣ−ＤＣコンバータを構成してＳｉ−スイッチング素子を用いるよりもオン抵抗、スイッチング速度、温度特性を改善し、接合温度を１６０℃〜３００℃で用いた例が記載されている。

特許文献３では、Ｓｉ−ＦＷＤとＳｉＣ−ＦＷＤを直列接続し、Ｓｉ−ＦＷＤの温度特性をＳｉＣ−ＦＷＤの温度特性で打ち消して、Ｓｉ−ＦＷＤの熱暴走を防ぐ例が記載されている。

特許文献４では、ＳｉＣ−ＦＷＤを用いることでＳｉ−ＦＷＤの場合よりチップの温度上昇を半分にすることができた例が記載されている。

特許第４５９４４７７号公報 特開２００６−１８７１４７号公報（[００５４]〜[００５６]） 特許第４８０８２９０号公報（[００３３]、[００６７]） 特許第４７２２２２９号公報（[００５２]）

図１０は、従来のインバータの１相分３０の回路図である。ここでは１相分３０とは上アームと下アームを直列接続した回路をいう。また、前記特許文献１に示すように、パワー半導体モジュールがＳｉ−ＩＧＢＴ３１とＳｉＣ−ＳＢＤ３２で構成された例をここでは示す。

一般にＳｉＣ−ＳＢＤ３２は結晶欠陥が多いため、大きなチップサイズの場合では良品率が低くなる。したがって一般には小さいサイズ（例えば２ｍｍ□など）で構成されることが多い。このときアノードパッドに打つことができるワイヤ本数も少なくなるので、アノードパッドとワイヤとの接合部の発熱も大きくなり、パワーサイクル耐量が低下する懸念がある。それゆえＦＷＤとして機能するＳｉＣ−ＳＢＤ２で発生する損失を小さくして、発熱を抑制する必要がある。

また、回路の配線インダクタンス（浮遊インダクタンスＬ）が大きい場合、図９に示されるように、スイッチング時にＳｉ−ＩＧＢＴ１には回路のインダクタンス（Ｌ）と主電流（コレクタ電流Ｉｃ）の減少によりダイナミックアバランシェ電圧Ｖａｖｄが印加される。この電圧Ｖａｖｄの印加によりＳｉＣ−ＳＢＤ３２が破壊しないように、この電圧ＶａｖｄでＳｉＣ−ＳＢＤ３２がアバランシェに突入しないように、点線で示す静的アバランシェ電圧Ｖａｖｓ２が高いＳｉＣ−ＳＢＤ３２を用いる。

しかし、静的アバランシェ電圧Ｖａｖｓ２が高いＳｉＣ−ＳＢＤ３２はドリフト層の厚さが厚いため、順電圧降下、通称、オン電圧（ＶＦ）が高くなってしまい、ＦＷＤとして機能するＳｉＣ−ＳＢＤ３２で発生する損失が大きくなる。その結果、パワーサイクル耐量の低下が懸念される。

また、特許文献１〜特許文献４において、大きな静的アバランシェ耐量を有するＳｉＣ−ＳＢＤを用いて、ＳｉＣ−ＳＢＤの静的アバランシェ電圧をＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧より低くする。ＳｉＣ−ＳＢＤの静的アバランシェ電圧を低くすることで、ＳｉＣ−ＳＢＤのドリフト層の厚さを減少させてオン電圧を低下させる。オン電圧を低下させることでＳｉＣ−ＳＢＤで発生する損失を小さくして、ＳｉＣ−ＳＢＤのパワーサイクル耐量を向上させるということについては記載されていない。

この発明の目的は、前記の課題を解決して、ワイドバンドギャップ基板に形成された還流ダイオードのパワーサイクル耐量を高めることができるパワー半導体モジュールを提供することにある。

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、スイッチング素子と、該スイッチング素子と逆並列接続される還流ダイオードを有するパワー半導体モジュールにおいて、前記スイッチング素子がシリコン基板に形成され、前記還流ダイオードがワイドバンドギャップ基板に形成され、使用中の接合温度の全範囲において前記還流ダイオードの静的アバランシェ電圧が前記スイッチング素子のダイナミックアバランシェ電圧より低い構成にする。

また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記スイッチング素子のターンオフ時のダイナミックアバランシェ期間に発生する損失より前記還流ダイオードのアバランシェ耐量が大きいとよい。

また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記ワイドバンドギャップ基板が炭化珪素からなる半導体基板であるとよい。
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記スイッチング素子が絶縁ゲート型バイポーラトランジスタもしくはＭＯＳ型電界効果トランジスタであり、前記還流ダイオードがショットキーバリアダイオードであるとよい。

また、特許請求の範囲の請求項５に記載の発明によれば、請求項１〜４のいずれか一項に記載の発明において、前記還流ダイオードがボンディングワイヤで外部導出端子に接続するとよい。

この発明によれば、ＳｉＣ−ＳＢＤの静的アバランシェ電圧をＳｉ−ＩＧＢＴのダイナミックアバランシェ電圧より低くすることで、ＳｉＣ−ＳＢＤのパワーサイクル耐量を向上させることができる。

この発明の一実施例に係るパワー半導体モジュール１００の回路構成図である。 ＳｉＣ−ＳＢＤの静的アバランシェ耐量を向上させる方策を説明する図であり、（同図（ａ））はアバランシェ電流Ｉａｖがコーナーに集中する図、同図（ｂ）はアバランシェ電流Ｉａｖが活性領域全域に流れる図である。 Ｓｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧ＶａｖｄおよびＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２と接合温度の関係を示す模式図である。 静的アバランシェ電圧を説明する模式図である。 Ｓｉ−ＩＧＢＴのダイナミックアバランシェ電圧ＶａｖｄとＳｉＣ−ＳＢＤの静的アバランシェ電圧Ｖａｖｓ２を説明する模式図である。 静的アバランシェ電圧Ｖａｖｓおよびダイナミックアバランシェ電圧Ｖａｖｄが温度が高くなると上昇するメカニズムを説明した模式図である。 単相ブリッジインバータ回路図である。 図７の単相ブリッジインバータ回路を用いてＰＷＭ方式により直流−交流変換を行う時の負荷への出力波形図である。 ＩＧＢＴ３Ａのターンオフ時に発生するダイナミックアバランシェ電圧（クランプ電圧）を説明する模式図である。 従来のインバータの１相分３０の回路図である。

実施の形態を以下の実施例で説明する。
＜実施例＞
図１は、この発明の一実施例に係るパワー半導体モジュール１００の回路構成図である。ここで、パワー半導体モジュール１００は、スイッチング素子とＦＷＤとの逆並列回路１組をパッケージに格納し、１ｉｎ１モジュールを構成する場合を例に挙げた。上記の逆並列回路を２個直列に接続して１つのパッケージに格納すると２ｉｎ１モジュールとなる。上記の逆並列回路を２個直列に接続し、この直列回路をを２個並列接続して１つのパッケージに格納すると４ｉｎ１モジュールとなり単相インバータが構成される。同様に、上記の直列回路を３個並列接続して１つのパッケージに格納すると６ｉｎ１の３相インバータが構成される。

パワー半導体モジュール１００は、Ｓｉ−ＩＧＢＴ１と、これに逆並列接続されたＳｉＣ−ＳＢＤ２とを備えている。Ｓｉ−ＩＧＢＴ１のコレクタ１ａとＳｉＣ−ＳＢＤ２のカソード２ｂはそれぞれ接続し、さらにコレクタ端子３に接続する。Ｓｉ−ＩＧＢＴ１のエミッタ１ｂとＳｉＣ−ＳＢＤ２のアノード２ａはそれぞれ接続し、さらにエミッタ端子４に接続する。

図示は省略するが、この例では、Ｓｉ−ＩＧＢＴ１のコレクタ１ａとＳｉＣ−ＳＢＤ２のカソード２ｂは、絶縁基板の回路パターンに接合され、この回路パターンを介して外部導出端子（コレクタ端子３）に接続される。また、Ｓｉ−ＩＧＢＴ１のエミッタ１ｂとＳｉＣ−ＳＢＤ２のアノード２ａは、ボンディングワイヤによって接続されて外部導出端子（エミッタ端子４）に接続される。

このパワー半導体モジュール１００の使用中の接合温度の全範囲において、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄより低くアバランシェ耐量が大きなＳｉＣ−ＳＢＤ２を選定する。

この選定はパワー半導体モジュールの組立工程に先立って行う。また、素子の諸特性を実測して選定する。具体的にはＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２の測定は耐圧測定器であるカーブドレーサを用いて行う。Ｓｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄの測定は、インバータ回路を模擬したターンオフ装置を用いて行う。また、ＳｉＣ−ＳＢＤ２の静的アバランシェ耐量の測定は、パルス的で高電圧で大電流を流せる装置を用いて行う。これらの測定を行なって、素子を選定する。

Ｓｉ−ＩＧＢＴ１がオフするときに回路配線の浮遊インダクタンスによって発生するダイナミックアバランシェ電圧ＶａｖｄはＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２で抑制され、このＳｉ−ＩＧＢＴ１に流れるダイナミックアバランシェ電流はＳｉＣ−ＳＢＤ２に転流する。ＳｉＣ−ＳＢＤ２の静的アバランシェ耐量は高く設計されているため（測定により確認されている）、ＳｉＣ−ＳＢＤ２は破壊することはない。また、サージ電圧など過電圧がパワー半導体モジュール１００に印加された場合も、ＳｉＣ−ＳＢＤの静的アバランシェ耐量が高く設計されているため、ＳｉＣ−ＳＢＤ２は破壊することはない。

図２は、ＳｉＣ−ＳＢＤの静的アバランシェ耐量を向上させる方法を示した模式図であり、同図（ａ）はチップの要部平面図、同図（ｂ）はチップの要部断面図である。静的アバランシェ耐量とは、アバランシェ電流Ｉａｖが流れたときに発生する損失で素子が破壊しない耐量のことで、通常、アバランシェ電流Ｉａｖとその通電時間の積で表される。同図（ａ）に示すように、アバランシェ電流Ｉａｖがチップ１５の端部１５ａの耐圧構造１６に流れる設計では、チップ１５のコーナー部１７でアバランシェ電流Ｉａｖが集中して流れて、電流密度が上昇し破壊し易くなる。つまり、静的アバランシェ耐量が小さな素子となる。同図（ｂ）に示すように、アバランシェ電流Ｉａｖを耐圧構造１６に流れないようにして、チップ１５の内側の活性領域１８の全域に流す設計にする。この設計によってＳｉＣ−ＳＢＤ２に流れるアバランシェ電流Ｉａｖの電流密度が低下し、基板の厚さを薄くしても静的アバランシェ耐量を高めることができる。また、ドリフト層が薄くなることでオン電圧を低下させることができる。そのため、ＳｉＣ−ＳＢＤ２において、ＳｉＣ−ＳＢＤ２と外部導出端子をボンディングワイヤで接続してもパワーサイクル耐量を大きくすることができる。

図３は、Ｓｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧ＶａｖｄおよびＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２と接合温度の関係を示す模式図である。これらのデータは実験で求めた。また、図中の符号のＴＬは最低接合温度である。ここではＴＬを−４０℃の例を挙げたが、素子設計によっては、−５０℃やそれ以下になる場合もある。

ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２の接合温度依存性は、Ｓｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄに比べて緩やかになる。また、Ｓｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧ＶａｖｄおよびＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２の双方とも接合温度Ｔｊが高くなると高くなる。

図４は、静的アバランシェ電圧を説明する模式図である。縦軸は電流であり横軸は電圧である。素子に電圧が印加されると漏れ電流が流れる。印加電圧を上昇させ、印加電圧が雪崩を発生させる電界強度（シリコンでは５×１０^５Ｖ／ｃｍ程度である）に達すると（立ち上がり電圧に達すると）、電子が格子へ衝突して発生する電子の数が雪崩的に増大して急激に漏れ電流は立ち上がりアバランシェ電流となる。このアバランシェ電流が流れる電圧が静的アバランシェ電圧である。このアバランシェ電流と静的アバランシェ電圧および（アバランシェ電流が流れても破壊が起こらない時間）で発生する損失（ＷＳ）に素子が耐える損失がアバランシェ耐量である。

図５は、Ｓｉ−ＩＧＢＴのダイナミックアバランシェ電圧ＶａｖｄとＳｉＣ−ＳＢＤの静的アバランシェ電圧Ｖａｖｓ２を説明する模式図である。インダクタンスを通してＳｉ−ＩＧＢＴ１にコレクタ電流Ｉｃを流す。Ｓｉ−ＩＧＢＴ１がターンオフすると、コレクタ電流Ｉｃは下降する。そのコレクタ電流Ｉｃの下降の過程（ターンオフ過程）で、Ｌ×（ｄｉ／ｄｔ）により電圧が発生する。この電圧が高くなると、Ｓｉ−ＩＧＢＴ１はアバランシェ（降伏）に突入し、アバランシェ電流を流しながら一定の電圧になる。この一定になった電圧をダイナミックアバランシェ電圧Ｖａｖｄもしくはクランプ電圧と称す。このダイナミックアバランシェ電圧Ｖａｖｄは静的アバランシェ電圧Ｖａｖｓ１より低い電圧になる。

しかし、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２がＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄより低いため、コレクタ電流ＩｃはＳｉＣ−ＳＢＤ２のアバランシェ電流として流れる。

尚、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２を低下させる方策はエピタキシャル層の不純物濃度および厚みを制御するとよい。つまり、エピタキシャル層の厚みを薄くする、または比抵抗を低く（不純物濃度を高く）する、もしくは両方を適用するとよい。

つぎに、ＳｉＣ−ＳＢＤ２の静的アバランシェ耐量とＳｉ−ＩＧＢＴ１のターンオフ時に発生するダイナミックアバランシェ期間（図の印加時間）で発生する損失（ＷＳ）の関係を説明する。

Ｓｉ−ＩＧＢＴ１のターンオフ時のコレクタ電流Ｉｃが直線的に減少する場合、Ｉｃ×Ｖｃ÷２×印加時間で決まる損失（ＷＳ）がＳｉ−ＩＧＢＴ１に発生する。しかし、Ｓｉ−ＩＧＢＴ１のターンオフ時の跳ね上がり電圧がＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２に到達した時点で、コレクタ電流ＩｃはすべてＳｉＣ−ＳＢＤ２に転流してアバランシェ電流として流れる。そのため、Ｓｉ−ＩＧＢＴ１で発生した損失（ＷＳ）はＳｉＣ−ＳＢＤ２のアバランシェ電流と静的アバランシェ電圧および印加時間の積で表される損失として消費される。

ＳｉＣ−ＳＢＤ２の静的アバランシェ耐量をＳｉ−ＩＧＢＴ１で発生する前記の損失（ＷＳ）より大きくすることによって、ＳｉＣ−ＳＢＤ２の破壊を防止できる。そのため、Ｓｉ−ＩＧＢＴ１で発生する前記の損失（ＷＳ）より大きい静的アバランシェ耐量のＳｉＣ−ＳＢＤ２を選定するとよい。

また、ＳｉＣ−ＳＢＤ２の静的アバランシェ耐量は温度が上がると小さくなり、一方、Ｓｉ−ＩＧＢＴ１ののターンオフ時に発生する損失（ＷＳ）は温度が上がると大きくなる。そのため、使用中の接合温度の最高温度でＳｉＣ−ＳＢＤ２の静的アバランシェ耐量がＳｉ−ＩＧＢＴ１のターンオフ時に発生する損失（ＷＳ）より大きいことを確認することで、使用中の接合温度の全範囲でＳｉＣ−ＳＢＤ２の静的アバランシェ耐量がＳｉ−ＩＧＢＴ１のターンオフ時に発生する損失（ＷＳ）より大きいことを確認することができる。

図６は、静的アバランシェ電圧Ｖａｖｓおよびダイナミックアバランシェ電圧Ｖａｖｄが温度が高くなると上昇するメカニズムを説明した模式図である。ここではＳｉ結晶を例として挙げたがＳｉＣ結晶の場合も同様である。先ず、静的アバランシェ電圧Ｖａｖｓについて説明する。

Ｓｉ基板１０の両端に電圧Ｖｏを印加する。Ｓｉ基板１０の温度が上がると結晶格子１１の振動１２が激しくなる。この格子振動が激しくなると、電子１３が格子１１に衝突するまでの距離Ｄ（平均自由行程）が短くなる。そうすると、電子１３は衝突までに十分高いエネルギーを得ることができない。そのため、電子１３が格子１１に衝突しても格子１１に拘束されている電子１３ａを弾き飛ばせなくなり、アバランシェが起きにくくなる。この状態でアバランシェを起こすためには印加する電圧Ｖｏをさらに高くする必要がある。そのため、静的アバランシェ電圧Ｖａｖｓの温度依存性は、温度が高くなると高くなる。

つぎに、ダイナミックアバランシェ電圧Ｖａｖｄについて説明する。これは前記した電子の数が極めて多くなり（大電流が流れた場合）、この多数の電子が格子に衝突することで格子から電子が飛び出す。このときの飛び出す機構は結晶特有のイオン化率で決められ、前記の静的アバランシェ電圧より低い電圧になる。また、実験によると、ダイナミックアバランシェ電圧Ｖａｖｄの温度依存性は、静的アバランシェ電圧Ｖａｖｓと同様に、温度が高くなると高くなる。

また、実験によるとＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２の温度依存性の方がＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄの温度依存性より小さい。

図３に示す最低接合温度ＴＬにおいて、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄより低い素子を選定することで、使用中の接合温度の全範囲でＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１より低くすることができる。

そのため、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２とＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄを使用中の接合温度の最低温度ＴＬの一点で測定し、ＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄより低い素子を選定すれば、使用中の接合温度の全範囲でＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２をＳｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧Ｖａｖｄより低くすることができる。Ｓｉ−ＩＧＢＴ１のターンオフ時に発生するダイナミックアバランシェ電圧ＶａｖｄはＳｉ−ＩＧＢＴ１の静的アバランシェ電圧Ｖａｖｓ１により抑制される。また、Ｓｉ−ＩＧＢＴ１のダイナミックアバランシェ電圧ＶａｖｄよりＳｉＣ−ＳＢＤ２の静的アバランシェ電圧Ｖａｖｓ２を低くするため、ＳｉＣ−ＳＢＤ２のオン電圧を低下させることができる。オン電圧の低下によりオン損失が低下して、ＳｉＣ−ＳＢＤのパワーサイクル耐量を向上させることができる。

尚、前記の説明ではＳｉ−ＩＧＢＴ１とＳｉＣ−ＳＢＤ２の組み合わせの例に挙げたが、Ｓｉ−ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）とＳｉＣ−ＳＢＤ２の組み合わせの場合も本発明を適用できる。

大きな静的アバランシェ耐量を有するＳｉＣ−ＳＢＤを選定し、このＳｉＣ−ＳＢＤの静的アバランシェ電圧をＳｉ−ＩＧＢＴのダイナミックアバランシェ電圧より低くすることで、ＳｉＣ−ＳＢＤのドリフト層の厚さを薄くし、オン電圧を低下させる。オン電圧の低下によりオン損失が低下して、ＳｉＣ−ＳＢＤのパワーサイクル耐量を向上させることができる。

１ Ｓｉ−ＩＧＢＴ
１ａ コレクタ
１ｂ エミッタ
２ ＳｉＣ−ＳＢＤ
２ａ アノード
２ｂ カソード
３ コレクタ端子
４ エミッタ端子
５ ゲート端子
１０ 基板
１１ 結晶格子
１２ 格子振動
１３ 電子
１３ａ 弾き飛んだ電子
１５ チップ
１５ａ 端部
１６ 耐圧構造
１７ コーナー
１８ 活性領域
１００ パワー半導体モジュール
Ｉａｖ アバランシェ電流
Ｖａｖｓ１、Ｖａｖｓ２ 静的アバランシェ電圧
Ｖａｖｄ ダイナミックアバランシェ電圧

Claims (5)

1. スイッチング素子と、該スイッチング素子と逆並列接続される還流ダイオードを有するパワー半導体モジュールにおいて、
   前記スイッチング素子がシリコン基板に形成され、前記還流ダイオードがワイドバンドギャップ基板に形成され、使用中の接合温度の全範囲において前記還流ダイオードの静的アバランシェ電圧が前記スイッチング素子のダイナミックアバランシェ電圧より低いことを特徴とするパワー半導体モジュール。
2. 前記スイッチング素子のターンオフ時のダイナミックアバランシェ期間に発生する損失より前記還流ダイオードのアバランシェ耐量が大きいことを特徴とする請求項１に記載のパワー半導体モジュール。
3. 前記ワイドバンドギャップ基板が炭化珪素からなる半導体基板であることを特徴とする請求項１または２に記載のパワー半導体モジュール。
4. 前記スイッチング素子が絶縁ゲート型バイポーラトランジスタもしくはＭＯＳ型電界効果トランジスタであり、前記還流ダイオードがショットキーバリアダイオードであることを特徴とする請求項１〜３のいずれか一項に記載のパワー半導体モジュール。
5. 前記還流ダイオードがボンディングワイヤで外部導出端子に接続することを特徴とする請求項１〜４に記載のパワー半導体モジュール。

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