JP4045404B2 - パワーモジュールおよびその保護システム - Google Patents

パワーモジュールおよびその保護システム Download PDF

Info

Publication number
JP4045404B2
JP4045404B2 JP2001379232A JP2001379232A JP4045404B2 JP 4045404 B2 JP4045404 B2 JP 4045404B2 JP 2001379232 A JP2001379232 A JP 2001379232A JP 2001379232 A JP2001379232 A JP 2001379232A JP 4045404 B2 JP4045404 B2 JP 4045404B2
Authority
JP
Japan
Prior art keywords
power
power element
circuit
module
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001379232A
Other languages
English (en)
Other versions
JP2003179196A (ja
Inventor
賛恵光 林
亮 佐々木
雄二 石田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yaskawa Electric Corp
Original Assignee
Yaskawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yaskawa Electric Corp filed Critical Yaskawa Electric Corp
Priority to JP2001379232A priority Critical patent/JP4045404B2/ja
Publication of JP2003179196A publication Critical patent/JP2003179196A/ja
Application granted granted Critical
Publication of JP4045404B2 publication Critical patent/JP4045404B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16195Flat cap [not enclosing an internal cavity]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、パワー変換回路のスイッチとして使用されるパワーエレクトロニクス回路用パワーモジュールおよびこのパワーモジュールの保護システムに関する。
【0002】
【従来の技術】
従来のパワーモジュールの外観の斜視図を図6に、上部から見た内部構成図を図7に、そのA−A断面図を図8に、その回路図を図9にそれぞれ示す。図6〜図9において、1はCu等からなる金属製の放熱板であり、下面にヒートシンクが固着されて冷却される。
2はセラミクス等からなる絶縁基板であり、両面に放熱板1と同じ材質の金属をロー付けしてあり、半田付け等により放熱板1に固着してある。
3は絶縁基板2の上面に設けた回路配線である。
4は半田で、5は半田4を介して回路配線3上に固着された、スイッチングを行うIGBT等の半導体からなるパワー素子である。パワー素子5には、図示しない外部の負荷に対して図示しない外部の電源の正極を接続/遮断するP側パワー素子5aと負極を接続/遮断するN側パワー素子5bがある。
6はパワー素子5のスイッチングによって生じる還流電流を通電するための還流ダイオードである。還流ダイオード6は、パワー素子5と同様に半田4を介して回路配線3上に固着されており、正極へ電流を還流するP側還流ダイオード6aと負極から電流を還流するN側還流ダイオード6bとがある。
7はパワー素子5の温度に近い絶縁基板2の温度を検出するサーミスタであり、その両端を半田4により回路配線3に固着されている。
8は図示しない外部の電源と負荷を接続するための電極であり、電源の正極に接続されるP側電極8a、負極に接続されるN側電極8b、負荷に接続される負荷側電極8cがある。
9は図示しない外部の制御回路と接続される信号電極であり、パワー素子5にスイッチング信号を伝えるためにパワー素子5のゲートとエミッタに接続されるゲート電極9aとエミッタ電極9b、サーミスタ7からの過熱信号を外部の制御回路へ伝達するための温度検出電極9cがある。
10はAl等からなる配線用のワイヤであり、ボンディングによってその端部をパワー素子5や還流ダイオード6に固着されており、パワー素子5と還流ダイオード6、パワー素子5と信号電極9、回路配線3と電極8、サーミスタ7と温度検出電極9c等を電気的に接続している。
11は樹脂からなるケースであり内面側と上面側に端部が突出するように電極8と信号電極9を内部に埋め込んであり、下面を放熱板1に接着剤等で固着してある。
12はケース11内部に充填されるシリコーン等からなる絶縁性の充填材であり、ケース11内部の絶縁性保持およびワイヤ10の機械的保持を行っている。
13は蓋であり、ケース11に接着剤等で固着されている。
【0003】
次に、このような従来のパワーモジュールの電気的動作を図6〜図9を用いて説明する。図示しない外部の制御回路から入力される制御信号は、信号電極9、ワイヤ10を介してパワー素子5に伝えられ、P側パワー素子5aとN側パワー素子5bが交互にON/OFFのスイッチ動作を行う。その結果、図示しない外部の電源がパワー素子5によって負荷と接続/遮断されて負荷に電力が供給される。
この時、P側パワー素子5aとN側パワー素子5bが同時にONすると電源短絡となるため、これを避けるため制御信号にはスイッチONを遅らせるオンディレイ時間が設けてある。オンディレイ期間中パワー素子5はどちらもOFFとなっている。そのため、オンディレイ期間中は電源から負荷への電流はN側還流ダイオード6bを介して流れ、負荷から電源への電流はP側還流ダイオード6aを介して流れる。ここで、パワー素子5および還流ダイオード6にはオン電圧があるため、電流を通電すると素子自身に通電ロスを生じるとともに、ON/OFFのスイッチング時にはスイッチングロスが生じる結果、パワー素子5と還流ダイオード6が発熱する。その熱は、絶縁基板2を介して放熱板1へ伝わり外部へ放熱されると同時にサーミスタ7を温めるため、外部の制御回路においてサーミスタの抵抗値の変化を監視することでパワー素子5の温度を検出することができる。これにより、パワー素子5が過熱した場合はP側パワー素子5aとN側パワー素子5bを両方ともOFFしてパワー素子5の過熱による破壊から保護している。
【0004】
【発明が解決しようとする課題】
しかしながら、従来のパワーモジュールでは、パワー素子5の温度検出を行うサーミスタ7を回路配線や絶縁上の制約からパワー素子5から離れた絶縁基板2の端部にしか配置できない。このため、パワー素子5の正確な温度を検出できない上、パワー素子5が過熱してからサーミスタ7で検出するまでに時間がかかり、パワー素子5の温度が急に上昇した場合過熱検出が遅れてパワー素子5が熱暴走して破壊してしまうという問題があった。
また、パワー素子5と半田4と絶縁基板3はそれぞれ熱膨張率が異なるため、通電の発熱によるパワー素子5の寸法変化量と絶縁基板3の寸法変化量とは異なる。このため、半田3は絶縁基板3側の寸法はほとんど変化しないのに対し、パワー素子5側では横方向への引っ張られて応力が加わる。その結果、パワー素子5の間欠通電による発熱と放熱が繰り返されることで、半田3には繰り返し応力が加わって、半田3内部に亀裂が入ったりパワー素子5または絶縁基板3との接合面に剥離を生じたりする。この結果、パワー素子5と絶縁基板3間の熱伝達率が悪化してパワー素子5の放熱ができなくなり、パワー素子5が熱暴走して破壊してしまうという問題があった。
したがって本発明の目的は、パワー素子の過熱を即座に正確に検出し、さらにパワー素子5を冷却して温度調節することでパワー素子を破壊させない、信頼性の高いパワーモジュールおよびその保護システムを提供することである。
【0005】
【課題を解決するための手段】
上記課題を解決するため、請求項1記載のパワーモジュールの発明は、金属製放熱板と、前記金属製放熱板上に固着され、熱電変換する熱電半導体素子を複数個直列に配線上に並べ上下両面に絶縁基板を設けた熱電モジュールと、前記絶縁基板上に載置された回路配線と、前記回路配線上に固着されたパワー素子と、を備えたパワーエレクトロニクス回路用パワーモジュールにおいて、前記配線を2組に分割して温度検出部と冷却部とを構成し、前記温度検出部を前記熱電モジュールの中央部かつ前記パワー素子の直下に、また前記冷却部を前記温度検出部の周辺部に配置し、更に、前記温度検出部および前記冷却部と、前記パワー素子の過熱を保護する外部保護システム部とが接続可能な外部端子を前記熱電モジュールに設けたことを特徴とする。
請求項2記載の発明は、請求項1記載のパワーモジュールにおいて、前記熱電モジュールの外周にシール材を設けたことを特徴とする。
【0006】
請求項記載のパワーモジュールの保護システムの発明は、請求項1又は2記載のパワーモジュールと、前記パワーモジュール内のパワー素子の過熱を保護する保護システム部と、を備えた前記パワーモジュールの保護システムにおいて、前記保護システム部が、前記温度検出部の出力電圧と予め設定された境界値との比較に基づいて前記パワー素子の過熱を判断する判断回路と、前記判断回路の判断結果に基づいて前記冷却部に電力を供給する電源およびその供給をオンオフさせるスイッチを有した保護回路と、を備え、前記保護回路が、前記判断回路の判断結果に応じて前記スイッチをオンオフさせると共に、前記スイッチをオン後、予め設定された時間が経過すると前記スイッチをオフすることを特徴とする。
【0007】
以上のような構成によれば、パワー素子の直下または放熱板にパワー素子の温度を検出する熱電モジュールを設けたので、パワー素子の温度を即座に精度よく検出できるとともに、パワー素子の過熱時には熱電モジュールによりパワー素子を冷却することができる。したがって、パワー素子を破壊させずに保護することができる。
【0008】
【発明の実施の形態】
以下、本発明の第1の実施の形態(ただし、本願明細書の「特許請求の範囲」で請求はしていない。)を図1に基づいて説明する。図1は本発明の第1実施例を示すパワーモジュールの側断面図である。同図において、3は回路配線、4は半田で、5は半田4を介して回路配線3上に固着された、スイッチングを行うIGBT等の半導体からなるパワー素子である。1はCu等からなる金属製の放熱板であり、下面にヒートシンクが固着されて冷却される。8aは図示しない外部電源の正極に接続されるP側電極8aである。9cは図示しない外部の制御回路へ伝達するための温度検出電極である。10は配線用のワイヤであり、ボンディングによってその端部をパワー素子5に固着されており、パワー素子5と電極等を電気的に接続している。11は樹脂からなるケースであり内面側と上面側に端部が突出するように電極8aと信号電極9cを内部に埋め込んであり、下面を放熱板1に接着剤等で固着してある。12はケース11内部に充填されるシリコーン等からなる絶縁性の充填材であり、ケース11内部の絶縁性保持およびワイヤ10の機械的保持を行っている。13は蓋であり、ケース11に接着剤等で固着されている。
【0009】
14は本発明で採用する熱電モジュールであり、熱電半導体素子14a、絶縁基板14b、絶縁基板14c、リード線14d、端子14fからなる。この熱電モジュール14は、N型およびP型の熱電半導体素子14aを順番に並べて絶縁基板14b、絶縁基板14cで挟み込んでいる。熱電半導体素子14a側となる絶縁基板14bの下面、および絶縁基板14cの上面には熱電半導体素子14aが各々直列に接続されるように回路配線が施してあり、熱電半導体素子14aと絶縁基板14b、絶縁基板14cは半田等によって固着されている。リード線14dは、一方の端部が絶縁基板14c上の熱電半導体素子14aが接続された回路配線の始点と終点に接続され、他端をケース11に設けた端子14fに接続されている。絶縁基板14bの上面には、パワー素子5を介して電源と負荷が接続されるように回路配線3が施してあり、パワー素子5、およびワイヤ10が固着されている。絶縁基板14cは、半田等によって放熱板1に固着されている。
また、14kは絶縁性のリボンまたは樹脂板等からなるシール材であり、熱電モジュール14の外周を覆って充填材12の熱電モジュール14内部の隙間への浸入を防いでいる。
15は判定回路16と保護回路17からなる保護システム部である。
判定回路16は熱電モジュール14の出力電圧をデジタル値へ変換するADコンバータ16aとデジタル値へ変換された出力電圧の大小を判定するCPU16bからなる。
保護回路17は熱電モジュール14のパワー素子5側が低温側で放熱板1側が高温側となるように電流を流す直流電源17c、直流電源17cと熱電モジュール14を電気的に接続/遮断する半導体スイッチ17b、CPU16bの判定結果に応じてトランジスタ、またはMOSFET、またはIGBTの半導体スイッチ17bをON/OFFするゲートドライブ回路17aからなる。
【0010】
次に、本発明の第1の実施の形態の電気的動作を説明する。
図示しない外部の制御回路から入力される制御信号によってパワー素子5がON/OFFのスイッチ動作を行い、還流ダイオード6に電流が流れることで、パワー素子5および還流ダイオード6(図9参考)が発熱する。その熱は、熱電モジュール14を介して放熱板1へ伝わり外部へ放熱される。この時、熱電モジュール14には、熱源であるパワー素子5側と放熱板1側とで温度勾配が生じ、熱電モジュール14のゼーベック効果によってパワー素子5側の発熱に応じた電圧を端子14e間に生じる。端子14e間に生じた電圧は保護システム部15の判定回路16へ入るようになっており、判定回路16ではADコンバータ16aで端子14f間の電圧をデジタル値へ変換してCPU16bに取り込む。ここで、CPU16bには予め電圧値の大小を判定するプログラムとパワー素子5が過熱により破壊する温度よりも低い温度で生じる電圧値が判定の境界値として入力されており、デジタル値へ変換された電圧値の大小判定を行うようになっている。パワー素子5の発熱によって熱電モジュール14の端子14fに生じる電圧が大きくなり予め設定しておいた境界値を越すと、CPU16bはパワー素子5が過熱したと判断して保護回路17へ信号を出す。保護回路17へ出された信号はゲートドライブ回路17aに入り、ゲート信号に変換されて通常はOFFしている半導体スイッチ17bをONする。半導体スイッチ17bがONすると、直流電源17cが熱電モジュール14の端子14fに接続される。直流電源17cは、熱電モジュール14のパワー素子5側が低温側で放熱板1側が高温側とするように接続されているので、パワー素子5が熱電モジュール14のペルチェ効果によって冷却される。ここで、CPU16bから保護回路17への信号は予め一定時間持続するように設定してある。このため、半導体スイッチ17bがONして一定時間経過すると、今度は半導体スイッチ17bへOFF信号が送られて、直流電源17cは端子14fから遮断される。この時パワー素子5がまだ過熱状態にあると端子14f間の電圧が判定値よりも大きくなるため、CPU16bで再度過熱と判断されてパワー素子5は再び冷却される。
このように、熱電モジュール14をパワー素子5の直下に配置しているので、パワー素子5の過熱をリアルタイムに精度よく検出することができるとともに、パワー素子5を冷却して熱暴走による破壊から保護することができる。
【0011】
図2は、本発明の第2の実施の形態(ただし、本願明細書の「特許請求の範囲」で請求はしていない。)を示すパワーモジュールの側断面図である。 本実施の形態の特徴は、放熱板の外側面に凹部1aを設けた構造にある。凹部1aは、絶縁基板14cの下面が放熱板1の下面と同一となる深さになっており、凹部1aの上面に絶縁基板14bが固着してある。通電によって生じたパワー素子5と還流ダイオード6(図9参考)の熱は、絶縁基板2、放熱板1を伝わって来るため熱電モジュール14の上面が高温側となり、放熱板1および絶縁基板14cの下面は図示しないヒートシンクに固着されて冷却されるので熱電モジュールの下面が低温側となって温度勾配が生じる。この結果、熱電モジュール14のゼーベック効果によってパワー素子5側の発熱に応じた電圧を端子14f間に生じ、パワー素子5の過熱検出および熱電モジュール14によるパワー素子5の冷却を行うことができる。ここで、放熱板1はCu等の良伝熱体なので、パワー素子5の過熱をリアルタイムに精度よく検出することができるとともに、パワー素子5を冷却して熱暴走による破壊から保護することができる。
【0012】
図3は、本発明の第3の実施の形態を示すパワーモジュールの側断面図であり、図4は本発明の熱電モジュールの構成を示す断面図である。図3において、14は熱電モジュールであり、熱電半導体素子14a、絶縁基板14b、絶縁基板14c、リード線14d1、14d2、配線14e、配線14g、端子14f、端子14hからなる。そして、図4から分かるように、配線14e、配線14gはそれぞれ熱電半導体素子14aが直列に接続されるよう施してあり、配線14eはエリアA1内に敷設され、配線14gはエリアA2内に敷設され、配線14eと14gはされぞれ電気的に分離されている。
熱電モジュール14は、N型およびP型の熱電半導体素子14aを順番に配線14eと配線14g上に並べて絶縁基板14b、絶縁基板14cで挟み込み、半田等によって固着されている。リード線14dは、一方の端部が絶縁基板14c上の熱電半導体素子14aが接続された配線14e、配線14gのそれぞれの始点と終点に接続され、他端をケース11に設けた端子14fと端子14hに接続されている。絶縁基板14bの上面には、パワー素子5を介して電源と負荷が接続されるように回路配線3が施してあり、パワー素子5、およびワイヤ10が固着されている。絶縁基板14cは、半田等によって放熱板1に固着されている。15は判定回路16と保護回路17からなる保護システム部である。判定回路16は端子14hの出力電圧をデジタル値へ変換するADコンバータ16aとデジタル値へ変換された出力電圧の大小を判定するCPU16bからなる。保護回路17は端子14fに接続された熱電半導体素子14aのパワー素子5側が低温側で放熱板1側が高温側となるように電流を流す直流電源17c、直流電源17cと熱電モジュール14を電気的に接続/遮断する半導体スイッチ17b、CPU16bの判定結果に応じてトランジスタ、またはMOSFET、またはIGBTの半導体スイッチ17bをON/OFFするゲートドライブ回路17aからなる。
【0013】
次に、本発明の第3の実施の形態の電気的動作について説明する。
図示しない外部の制御回路から入力される制御信号によってパワー素子5がON/OFFのスイッチ動作を行い、還流ダイオード6(図9参考)に電流が流れることで、パワー素子5および還流ダイオード6が発熱する。その熱は、熱電モジュール14を介して放熱板1へ伝わり外部へ放熱される。この時熱電モジュール14には、熱源であるパワー素子5側と放熱板1側とで温度勾配が生じ、配線14g部の熱電半導体素子14aのゼーベック効果によってパワー素子5側の発熱に応じた電圧を端子14h間に生じる。端子14h間に生じた電圧は保護システム部15の判定回路16へ入るようになっており、判定回路16ではADコンバータ16aで端子14h間の電圧をデジタル値へ変換してCPU16bに取り込む。ここで、CPU16bには予め電圧値の大小を判定するプログラムと判定の境界値が入力されており、デジタル値へ変換された電圧値の大小判定を行うようになっている。パワー素子5の発熱によって熱電モジュール14の端子14hに生じる電圧が大きくなり予め設定しておいた境界値を越すと、CPU16bはパワー素子5の温度が上昇したと判断して保護回路17へON信号を出す。保護回路17へ出されたON信号はゲートドライブ回路17aに入り、ゲート信号に変換されて通常はOFFしている半導体スイッチ17bをONする。半導体スイッチ17bがONすると、直流電源17cが熱電モジュール14の端子14fに接続される。直流電源17cは、配線14e部の熱電半導体素子14aのパワー素子5側が低温側で放熱板1側が高温側とするように接続されているので、パワー素子5が熱電モジュール14のペルチェ効果によって冷却される。
次に、パワー素子5が冷却されて温度が下がると端子14hの電圧が低下して境界値より小さくなり、CPU16bはパワー素子5の温度が低下したと判断して保護回路17へOFF信号を出す。保護回路17へ出されたOFF信号はゲートドライブ回路17aに入り、ゲート信号に変換されてONしている半導体スイッチ17bをOFFして直流電源17cを端子14fから切り離す。
ここで、配線14gは熱電モジュール14の中央部に図示したが、熱電モジュール14の端部でもよく、同様の効果がある。
このように、熱電モジュール14の配線をエリアA1とエリアA2とに分割して温度検出部と冷却部とに構成しパワー素子5の直下に配置しているので、パワー素子5の過熱をリアルタイムに精度よく検出することができるとともに、パワー素子5を冷却して熱暴走による破壊から保護することができる。
また、精度よく温度上昇を検出して冷却を繰り返すことでパワー素子5、半田4、絶縁基板3を一定の温度範囲に保つことできるので、半田4に加わる繰返し応力をなくして亀裂や剥離の発生を防止することができる。
【0014】
図5は、本発明の第4の実施の形態(ただし、本願明細書の「特許請求の範囲」で請求はしていない。)を示すパワーモジュールの側断面図である。本実施の形態の特徴は、放熱板の外側面に凹部1aを設けた構造にある。凹部1aは、絶縁基板14cの下面が放熱板1の下面と同一となる深さになっており、凹部1aの上面に絶縁基板14bが固着してある。通電によって生じたパワー素子5と還流ダイオード6の熱は、絶縁基板2、放熱板1を伝わって来るため熱電モジュール14の上面が高温側となり、放熱板1および絶縁基板14cの下面は図示しないヒートシンクに固着されて冷却されるので熱電モジュールの下面が低温側となって温度勾配が生じる。この結果、配線14g部の熱電半導体素子14aのゼーベック効果によってパワー素子5側の発熱に応じた電圧を配線14d2間に生じ、パワー素子5の過熱検出および配線14e部の熱電半導体素子14aによるパワー素子5の冷却を行うことができる。ここで、放熱板1はCu等の良伝熱体なので、パワー素子5の過熱をリアルタイムに精度よく検出することができるとともに、パワー素子5を冷却して熱暴走による破壊から保護することができる。ここで、熱電モジュール14は温度検出用と冷却用の2組の熱電モジュールで構成してもよく、同様の効果を得ることができる。
【0015】
【発明の効果】
以上述べたように、本発明によればパワー素子の直下または放熱板に熱電モジュールを設け、保護システム部によってパワー素子の過熱検出および冷却を行うようにしたので、パワー素子の過熱をリアルタイムに精度よく検出するとともに冷却することができる。この結果、パワー素子の過熱による破壊を防止して信頼性の高いパワーモジュールとすることができる。
また、熱電モジュールの配線を分割して温度検出部と冷却部とに構成しパワー素子5の直下または放熱板に熱電モジュールを設け、保護システム部によってパワー素子の温度検出および冷却を行うようにしたので、パワー素子の温度上昇をリアルタイムに精度よく検出するとともに冷却することができる。
この結果、パワー素子の過熱による破壊を防止するとともに、パワー素子、半田、絶縁基板を一定の温度範囲に保ち半田に加わる繰返し応力をなくして亀裂や剥離の発生を防止することができ、パワー素子の破壊することの無い信頼性の高いパワーモジュールとすることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示すパワーモジュールの側断面図である。
【図2】本発明の第2の実施の形態を示すパワーモジュールの側断面図である。
【図3】本発明の第3の実施の形態を示すパワーモジュールの側断面図である。
【図4】第3の実施の形態に係る2分割熱電モジュールの構成を示す平面断面図である。
【図5】本発明の第4の実施の形態を示すパワーモジュールの側断面図である。
【図6】従来のパワーモジュールを示す斜視図である。
【図7】従来のパワーモジュールを示す内部構成図である。
【図8】従来のパワーモジュールを示す側断面図である。
【図9】従来のパワーモジュールを示す回路図である。
【符号の説明】
1 放熱板
1a 凹部
2 絶縁基板
3 回路配線
4 半田
5 パワー素子
5a P側パワー素子
5b N側パワー素子
6 還流ダイオード
6a P側還流ダイオード
6b N側還流ダイオード
7 サーミスタ
8 電極
8a P側電極
8b N側電極
8c 負荷側電極
9 信号電極
9a ゲート電極
9b エミッタ電極
9c 温度検出電極
10 ワイヤ
11 ケース
12 充填材
13 蓋
14 熱電モジュール
14a 熱電半導体素子
14b 絶縁基板
14c 絶縁基板
14d、14d1、14d2 リード線
14e 配線
14f 端子
14g 配線
14h 端子
14k シール材
15 保護システム部
16 判定回路
16a ADコンバータ
16b CPU
17 保護回路
17a ゲートドライブ回路
17b 半導体スイッチ
17c 直流電源

Claims (3)

  1. 金属製放熱板と、前記金属製放熱板上に固着され、熱電変換する熱電半導体素子を複数個直列に配線上に並べ上下両面に絶縁基板を設けた熱電モジュールと、前記絶縁基板上に載置された回路配線と、前記回路配線上に固着されたパワー素子と、を備えたパワーエレクトロニクス回路用パワーモジュールにおいて、
    前記配線を2組に分割して温度検出部と冷却部とを構成し、前記温度検出部を前記熱電モジュールの中央部かつ前記パワー素子の直下に、また前記冷却部を前記温度検出部の周辺部に配置し、更に、前記温度検出部および前記冷却部と、前記パワー素子の過熱を保護する外部保護システム部とが接続可能な外部端子を前記熱電モジュールに設けたことを特徴とするパワーモジュール。
  2. 前記熱電モジュールの外周にシール材を設けたことを特徴とする請求項1記載のパワーモジュール。
  3. 請求項1又は2記載のパワーモジュールと、前記パワーモジュール内のパワー素子の過熱を保護する保護システム部と、を備えた前記パワーモジュールの保護システムにおいて、
    前記保護システム部が、前記温度検出部の出力電圧と予め設定された境界値との比較に基づいて前記パワー素子の過熱を判断する判断回路と、
    前記判断回路の判断結果に基づいて前記冷却部に電力を供給する電源およびその供給をオンオフさせるスイッチを有した保護回路と、を備え、
    前記保護回路が、前記判断回路の判断結果に応じて前記スイッチをオンオフさせると共に、前記スイッチをオン後、予め設定された時間が経過すると前記スイッチをオフすることを特徴とするパワーモジュールの保護システム。
JP2001379232A 2001-12-12 2001-12-12 パワーモジュールおよびその保護システム Expired - Fee Related JP4045404B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001379232A JP4045404B2 (ja) 2001-12-12 2001-12-12 パワーモジュールおよびその保護システム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001379232A JP4045404B2 (ja) 2001-12-12 2001-12-12 パワーモジュールおよびその保護システム

Publications (2)

Publication Number Publication Date
JP2003179196A JP2003179196A (ja) 2003-06-27
JP4045404B2 true JP4045404B2 (ja) 2008-02-13

Family

ID=19186688

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001379232A Expired - Fee Related JP4045404B2 (ja) 2001-12-12 2001-12-12 パワーモジュールおよびその保護システム

Country Status (1)

Country Link
JP (1) JP4045404B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4600753B2 (ja) * 2005-03-18 2010-12-15 ソニー株式会社 マルチチップモジュール装置及びマルチチップのシャットダウン制御方法
JP4992317B2 (ja) * 2006-06-27 2012-08-08 株式会社明電舎 基板の冷却構造
JP2008061375A (ja) * 2006-08-31 2008-03-13 Daikin Ind Ltd 電力変換装置
JP5018702B2 (ja) * 2008-08-28 2012-09-05 トヨタ自動車株式会社 半導体装置
JP6015280B2 (ja) * 2012-09-20 2016-10-26 富士電機株式会社 アダプタ電源装置

Also Published As

Publication number Publication date
JP2003179196A (ja) 2003-06-27

Similar Documents

Publication Publication Date Title
US6563211B2 (en) Semiconductor device for controlling electricity
US9116532B2 (en) Power semiconductor device module
US8610263B2 (en) Semiconductor device module
KR100536115B1 (ko) 전력 반도체장치
JP3345241B2 (ja) 半導体装置
JP7380062B2 (ja) 半導体モジュール
JP5062005B2 (ja) 電力半導体装置
JP2012105419A (ja) 電力変換装置
JP6745991B2 (ja) 半導体パワーモジュール
US20150130042A1 (en) Semiconductor module with radiation fins
JP5369868B2 (ja) 半導体装置
JP2021141222A (ja) 半導体モジュール
WO2022215357A1 (ja) 半導体装置
US11195775B2 (en) Semiconductor module, semiconductor device, and manufacturing method of semiconductor module
US20230135461A1 (en) Semiconductor device
JP2007049810A (ja) 電力変換装置用半導体装置及び同半導体装置を有する温度保護機能付き電力変換装置
JP3889562B2 (ja) 半導体装置
JP4045404B2 (ja) パワーモジュールおよびその保護システム
JP2004031485A (ja) 半導体装置
JP2002270742A (ja) 半導体装置
JP2004221381A (ja) 半導体装置
JP7392319B2 (ja) 半導体装置
US20240203931A1 (en) Semiconductor device, drive device for semiconductor device, manufacturing method for semiconductor device
WO2024122399A1 (ja) 半導体装置
WO2024122343A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041118

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20060324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070501

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070626

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070925

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20071024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20071106

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101130

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101130

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111130

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111130

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121130

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121130

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131130

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees