JP5369868B2

JP5369868B2 - 半導体装置

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Publication number: JP5369868B2
Application number: JP2009106917A
Authority: JP
Inventors: 清文中島; 秀一西田; 智幸庄司; 雄二八木; 賢介和田
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2009-04-24
Filing date: 2009-04-24
Publication date: 2013-12-18
Anticipated expiration: 2029-04-24
Also published as: JP2010258233A

Description

半導体装置等に用いられる接合部のクラック発生検知とこれに応じた動作制御に関する。

半導体デバイス、特に、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等、大電流の供給を制御するようなパワー半導体デバイスでは、その動作に伴う発熱量が多い。このため、はんだ接合部において熱劣化によるクラックが発生することがある。クラックが発生すると、接合部での熱抵抗が上昇して放熱が不十分となるため、更なる温度上昇や、それに伴う動作不良の問題が指摘されている（例えば、特許文献１）。

そこで、特許文献１では、図６に示すように、はんだ接合にて絶縁基板上に搭載される半導体デバイスの端部と中央部に、それぞれ温度検出素子Ｄｅ、Ｄｃを設けている。この温度検出素子Ｄｅ、Ｄｃを用いて、検出温度の差を求め、はんだ接合部でのクラック発生による発熱を検知している。

特開２００５−２５９７５３号公報

上記特許文献１のような構成により、半導体デバイスの端部と中央部との温度差からクラックに起因した発熱を検出することができる。しかし、クラックに起因した発熱が生じた場合、熱暴走を防ぐために、半導体デバイスの電流遮断等の動作を実行するためには、外部制御回路を設けてこの半導体デバイスの動作を制御する必要があった。

しかし、そのためには半導体装置には、上記外部制御回路が必要となり、半導体デバイスにも、上記温度検出素子のための端子の他、外部制御回路のための入出力端子が必要となる。したがって、非常に要求の強い半導体装置の一層の小型化や抵抗コスト化を実現する上で妨げとなる。

本発明は、半導体装置の接合部におけるクラック発生をより簡易構成にて検出・制御する。

本発明は、半導体デバイスと、該半導体デバイスを搭載する基板を備える半導体装置であって、前記半導体デバイスは、金属接合部によって前記基板に接合されており、前記半導体デバイスは、トランジスタ素子と、前記半導体デバイスの周辺領域に設けられ温度に応じて電気抵抗の変化するサーミスタ素子と、を備え、前記トランジスタ素子の制御電極に、前記サーミスタ素子が接続されている。

本発明の他の態様では、上記半導体装置において、前記サーミスタ素子は、温度上昇に応じて電気抵抗が低下する特性を備える。

本発明の他の態様では、上記半導体装置において、前記サーミスタ素子は、前記トランジスタ素子のゲート電極又はベース電極と、ソース電極又はエミッタ電極との間に接続されている。

本発明の他の態様では、上記半導体装置において、前記半導体デバイスは、絶縁ゲートバイポーラ素子を備え、前記サーミスタ素子は、該絶縁ゲートバイポーラ素子の絶縁ゲート電極とエミッタ電極との間に接続されている。

本発明の他の態様では、上記半導体装置において、所定温度以上になると前記サーミスタ素子によって、前記トランジスタ素子の制御電極の電圧が、該トランジスタ素子の非動作電圧に制御される。

上記のように、本発明では、半導体デバイスの周辺領域にサーミスタ素子を設け、トランジスタ素子の制御電極にこのサーミスタ素子を接続する。周辺領域において金属接合部にクラックが発生して放熱不良により温度が上昇すると、サーミスタ素子の電気抵抗が変化し、トランジスタ素子の制御電極電位を制御することができる。

したがって、上記サーミスタ素子によって、温度サイクルで生じた接合部のクラックによる温度上昇を検知でき、またトランジスタ素子の制御電極電位に応じて半導体デバイスの動作を制御することが可能となる。よって、簡易な構成によりクラック発生に起因した発熱による不具合を防止することができ、小型かつ低コストの半導体装置を実現に寄与できる。

また、本発明において、サーミス素子をトランジスタ素子のゲート電極又はベース電極と、ソース電極又はエミッタ電極との間に接続することで、サーミスタ素子の電気抵抗、即ち温度によってこのトランジスタ素子の動作を容易に制御することができる。

本発明の実施形態に係る半導体装置の概略構成を示す図である。本発明の実施形態に係る半導体デバイスの概略平面レイアウト及びその温度分布を示す図である。本発明の実施形態に係るトランジスタ素子の等価回路を示す図である。本発明の実施形態に係るサーミスタ素子が接続されたトランジスタ素子周辺領域の概略断面構造を示す図である。本発明の実施形態に係るサーミスタ素子の接続されていない通常領域におけるトランジスタ素子の概略断面構造を示す図である。従来技術に係る半導体装置の温度検出構成を示す図である。

以下、本発明を実施するための形態（以下、実施形態）について図面を参照して説明する。

図１は、本実施形態に係る半導体装置の一例として、パワー半導体デバイスを用いた半導体装置の概略モジュール構成を示す。半導体装置１００は、半導体デバイス１０と、この半導体デバイス１０を搭載する基板４０を備え、半導体デバイス１０は、一例としてシリコン基板に形成されたＩＧＢＴや、ＦＷＤ（Free Wheeling Diode）等のいわゆるパワー半導体デバイスである。基板４０は、例えばＡｌＮ等の熱伝導性に優れたセラミック材料からなる絶縁基板である。

絶縁基板４０の第１面側には、例えばＡｌなどが用いられ、半導体デバイス１０に応じた所定配線パターンを有する導電層３０が形成されている。半導体デバイス１０は、この導電層３０の形成された絶縁基板４０の第１面側に、はんだなどの接合用金属を用いて接合されている。

また、熱応力バランスをとるため、絶縁基板４０の第２面側にも、第１面側と同じ材料（例えばＡｌ）を用いた導電層３４が形成されている。さらに、より高い放熱性を得るため、絶縁基板４０の第２面側には、はんだなどの接合用金属により、放熱部材が接合されている。図１の例では、放熱部材は、ＣｕＭｏ合金等の高い熱伝導性を有する放熱板６０、放熱フィンを有する水冷式冷却器８０を備える。もちろん、放熱部材における冷却構造は図１の例には限定されず、放熱板だけでも良いし、冷却器は水冷式でなくても良い。

このような構成により、半導体デバイス１０で生じた熱は、金属接合部２０、金属層３０、基板４０、金属層３４、金属接合部５０を介して放熱板６０に伝達され、放熱板６０と、放熱板６０に接続されている水冷式冷却器８０によって放熱される。なお、図１の例において、放熱板６０と水冷式冷却器８０とは放熱グリス７０によって接合されている。

本実施形態では、半導体デバイス１０が、ＩＧＢＴ構造などのトランジスタ素子と、デバイス１０の周辺領域に設けられた温度に応じて電気抵抗の変化するサーミスタ素子と、を備え、サーミスタ素子がトランジスタ素子の制御電極（ゲート電極又はベース電極）に接続されている。以下、このサーミスタ素子及びトランジスタ素子について図２〜図５を参照して説明する。

図２は、本実施形態に係る半導体デバイス１０の平面レイアウトの概略（同図（ａ））と、この半導体デバイス中での温度分布（同図（ｂ））を示している。

本実施形態では、半導体デバイス１０の周辺領域、特に、図２（ａ）に示すように、概ね四角形の半導体デバイス１０のコーナー部分にサーミスタ素子１６０を設け、周辺領域での温度変化に応じて、サーミスタ素子１６０がトランジスタ素子の制御電極電圧を制御する。

半導体装置１００に冷熱温度サイクルによるストレスが印加されると、この半導体装置１００の周辺領域、とりわけコーナー領域において、図１に示すように、金属接合部２０、５０にクラックが生じやすい。ここで、冷熱温度サイクルは、例えば試験の条件としては、高温（例えば１００℃以上）／低温（例えば−４０℃）の２つの恒温槽を準備し、評価対象装置をこの２槽間に交互に行き来させる試験である。このため、この冷熱サイクル試験では、評価対象装置には、均一かつ異なる温度による温度サイクルストレスが印加されることとなる。半導体装置１００が実際に用いられる環境としては、外気温、室温度などの変動に相当し、例えば車両搭載用途であれば、車内など、非常に大きな温度差のサイクルストレスが印加されることとなる。

このような冷熱サイクル前後における半導体デバイスのチップ表面温度と、チップコーナーからの距離との関係は、図２（ｂ）に示すようになる。図２（ｂ）において実線は冷熱サイクル試験前、点線は試験後のチップ表面温度であり、半導体デバイス１０の中央領域では、冷熱サイクル前後のいずれでも半導体デバイス１０の動作による発熱によって表面温度が上昇している。一方、チップコーナー部の表面温度は、試験前と比較して試験後に大幅に上昇している。この温度の大幅な上昇は、冷熱サイクル試験によって、はんだ接合部のコーナー部においてクラックが発生し、接合部の熱抵抗が上昇することに起因する。そこで、本実施形態では、上述のように半導体デバイス１０の周辺領域にサーミスタ素子１６０を配置することで、このクラックの発生による急激な温度上昇を検知し、迅速かつ正確にトランジスタ素子の制御電極の電圧を制御する。

なお、図２（ａ）に示すように、半導体デバイス１０の中央領域は、通常動作素子の形成されたいわゆるアクティブ領域であり、その外側には通常動作に用いられない領域がある。サーミスタ素子１６０はこの不使用領域に配置することができる。また、サーミスタ素子が接続されるトランジスタ素子として、異常発熱時の動作制御用専用のトランジスタ素子を設ける場合でも、この専用トランジスタ素子は、アクティブ領域の外側のサーミスタ素子の近くに、アクティブ領域内のトランジスタ素子と概ね同一構造でかつ同時に形成することができる。このようなレイアウトとすることで、半導体デバイス１０の実効動作領域を狭めることなく、サーミスタ素子１６０半導体デバイス１０に内蔵して、半導体デバイス１０の動作を制御することができる。

図３は、上記図２（ａ）のＡ１−Ａ２線上に沿った各位置に形成されるトランジスタの等価回路の例を示しており、ここでは周辺領域及びそれ以外の領域においても、半導体デバイス１０の中のトランジスタ素子としてＩＧＢＴを用いている。

図３（ａ）に示すように、周辺領域のサーミスタ素子１６０は、例えば、異常発熱時の動作制御専用に設けられたトランジスタ素子１２０のゲート電極１２２と、エミッタ電極１２４との間に接続している。また、周辺以外の通常領域において、上記専用トランジスタとは独立してトランジスタ素子が設けられる場合、図３（ｂ）に示すように、このトランジスタ素子１２０ｃのゲート電極１２２ｃとエミッタ電極１２４ｃとの間にはサーミスタ素子１６０は接続されていない。

ここで、サーミスタ素子１６０として、所定温度以上となると電気抵抗が急激に減少する特性の素子を採用した場合には、クラック発生による異常発熱で所定温度以上となると、トランジスタ素子１２０のゲート電極１２２とエミッタ電極１２４との電位差が非常に小さくなる。したがって、図３（ａ）のように、ｎ導電型トランジスタを用いた場合、ゲート電極１２２の電圧がエミッタ電極１２４の電圧とほぼ等しくなり（ショート）、このトランジスタ素子１２０はオフ状態となって、コレクタ電極１２６からエミッタ電極１２４に流れる電流が遮断される。

前述のようにサーミスタ素子によりトランジスタ素子１２０への電流を制御することで、半導体デバイス１０内の動作を停止することができる。例えば、異常発熱時の動作制御専用のトランジスタ素子１２０を設ける場合、このトランジスタ素子１２０を半導体デバイス１０への電源供給経路や、内部の入力部トランジスタへの制御信号供給経路に接続しておくことで容易に自動停止させることができる。また、１つの半導体デバイス１０が、１つのＩＧＢＴなどによって形成される場合、このＩＧＢＴに含まれる複数のゲート電極の内の一部と、共通エミッタ電極との間に、サーミスタ素子１６０を接続すれば、サーミスタ素子１６０の電気抵抗に応じて半導体デバイス１０の動作を一括して停止することができる。なお、この場合の半導体デバイス１０の等価回路は図３（ａ）が相当する。以上のような回路構成を採用することで、非常に簡易な内蔵素子によって、異常温度発生時に自動的にこの半導体デバイス１０の動作を停止し、熱暴走などを確実に防止することができる。

所定温度以上で電気抵抗が減少するサーミスタ素子１６０としては、ＮＴＣ（Negative Temperature Coefficient Thermister）や、ＣＴＲ（Critical Temperature Coefficient Thermister）等を採用することができる。また、例えば、酸化バナジウムを用いた上記ＣＴＲは、温度に他する電気抵抗の変化が急峻であるため、所定温度以上になった場合のトランジスタの急速電流遮断を実現することが容易となる。

次に、図４、図５を更に参照して、本実施形態に係る半導体デバイスの構造について説明する。図４は、サーミスタ素子１６０の接続されたトランジスタ素子１２０の概略断面構造、図５は、サーミスタ素子１６０を設けない通常領域のトランジスタ素子１２０ｃの略断面構造を示す。

図４及び図５の例では、トランジスタ素子として採用するＩＧＢＴは、ＦＳ（フィールドストップ）構造及びトレンチ構造を用いた低電力損失型トランジスタである。具体的には、ｎ型層（ｎ−ドリフト層）１１０の表面領域にｐ型層１１４を有し、このｐ型層１１４の形成領域内に選択的にトレンチ構造が形成され、トレンチ内に、ゲート電極１２２及びゲート電極１２２を周囲から絶縁するゲート絶縁膜１３０が形成されている。

図５に示すように通常のトランジスタ素子１２０ｃでは、各ゲート電極１２２ｃの周辺において、ｐ型層１１４の表面部分にｎ＋層１１２が形成され、ゲート電極１２２を覆って絶縁層１３２が形成されている。さらに、絶縁層１３２を覆ってエミッタ電極１２４ｃが形成され、この単一のエミッタ電極１２４ｃに覆われた領域が、概ね単一のトランジスタ素子を構成し、電流増幅率の大きいトランジスタが構成されている。

ｎ型層１１０の裏面付近は、ｎ＋型層（ＦＳ層）１１６と、ｐ＋層１１８が順に形成され、このｐ＋型層１１８の上にコレクタ電極１２６（各トランジスタで共通）が形成されている。

ここで、図４に示すように、周辺領域の特定トランジスタ素子１２０では、その基本構造は、上記図５と同様であるが、サーミスタ素子１６０と接続されるゲート電極１２２の周囲にはｎ＋層１１２が形成されておらず、また、ゲート電極１２２の上には、配線層１３４が形成されている。絶縁層１３２の上には、周辺領域においてサーミスタ素子１６０を構成するサーミスタ層が形成されている。上記配線層１３４の更に上層には、配線層１３６（例えば、エミッタ電極と同一材料層）が形成され、ゲート電極１２２は、この配線層１３４、１３６を介して、周辺領域にてサーミスタ素子１６０と電気的に接続されている。また、サーミスタ素子１６０の端部の上にはエミッタ電極１２４がコンタクトするように形成されている。

上述のように、１つの半導体デバイス１０内に１つのＩＧＢＴが形成されている場合には、図４においてサーミスタ素子１６０に接続されたエミッタ電極１２４は、右側の通常構造のエミッタ電極１２４ｎと接続される。また、図４においてトレンチ内に形成されている各ゲート電極１２２、１２２ｎも互いに電気的に接続される。したがって、サーミスタ素子１６０の電気抵抗が低下してゲート電極１２２とエミッタ電極１２４との電圧が動作閾値より小さくなると、図４に示すようなゲート電極及びエミッタ電極を共通とするトランジスタ素子、つまり半導体デバイス１０の動作が停止する。

ここで、パワー半導体デバイスのトランジスタ素子としては、上記図４、図５に示す構成には限られないが、一例として上記のようなＩＧＢＴが採用可能である。さらに、上述したように、半導体デバイス１０の周辺領域に異常時の動作制御用として専用のトランジスタ素子１２０を形成してそのゲート電極１２２とエミッタ電極１２４との間にサーミスタ素子１６０を接続しても良い。または、図５のような共通のエミッタ電極１２４ｃとコレクタ電極に対応する複数のゲート電極１２２ｃと並列接続された制御用ゲート電極１２２を設け、この制御用ゲート電極１２２に、サーミスタ素子１６０を介してエミッタ電極１２４を接続しても良い。

なお、図４には示していないが、ゲート電極１２２とエミッタ電極１２４との間には、図３（ａ）に示すように、複数のサーミスタ素子を並列して接続することで、異常温度の検出精度の向上を図ることができる。これは例えば、図２（ａ）のように、半導体デバイス１０の各コーナー部に設けられたサーミスタ素子１６０でも良いし、各コーナー部にそれぞれ複数設けたサーミスタ素子１６０であってもよい。

本実施形態に係るパワー半導体デバイス１０は、例えば、ハイブリット自動車や電気自動車などに利用されるモータ用のインバータ回路素子などに採用することができる。また、本実施形態のように、サーミスタ素子１６０がゲート電極１２２に接続されたトランジスタ１２０は、例えば上記各インバータ回路素子等の通常動作トランジスタへの電源供給路やそれらのトランジスタへの制御信号入力経路などに配置しておくことで、異常高温時に確実に半導体デバイス１０の動作を停止することができる。

また、サーミスタ素子１６０として、周辺領域での検出温度よりも更に閾値温度の高い素子を採用し、このような高温検出用のサーミスタ素子１６０を半導体デバイス１０の中央部に設け、中央領域でのクラック発生による異常高温についてもこれを検出して半導体デバイス１０の動作を停止させても良い。

なお、以上の説明においては、半導体デバイス１０として図４及び図５に示すような縦型構造のＩＧＢＴを利用したパワー半導体デバイスを例に説明したが、この素子の周辺部にはＦＬＲ（電界制限リング）やリサーフ層等を更に設けて耐圧保持を図った構成でもよい。また、ＩＧＢＴであっても、他の縦型構造、横型構造などでもよい。また、パワー半導体デバイスには限られず、より低電力のＭＯＳトランジスタなどが集積されたＬＳＩなどの半導体デバイス１０にも適用することができる。

また、半導体デバイス１０に形成されるトランジスタ素子が、バイポーラトランジスタの場合、サーミスタ素子１６０は、バイポーラトランジスタのベース電極（制御電極）とエミッタ電極（第１電極））との間に接続する。ＭＯＳトランジスタの場合には、ゲート電極（制御電極）とソース電極（第１電極）との間に接続する。上述のようなＩＧＢＴの場合には、ゲート電極（制御電極）とエミッタ電極（第１電極）との間に接続することとなる。

１０半導体デバイス、１２トランジスタ素子（ＩＧＢＴ）、１４制御電極（ゲート電極、ベース電極）、２０，３０，５０接合用金属、３０配線層、４０絶縁基板、６０放熱板、７０放熱グリス、８０水冷式冷却器、１００半導体装置、１２０トランジスタ素子、１２２ゲート電極、１２４エミッタ電極、１２６コレクタ電極、１６０サーミスタ素子。

Claims

半導体デバイスと、該半導体デバイスを搭載する基板を備える半導体装置であって、
前記半導体デバイスは、金属接合部によって前記基板に接合されており、
前記半導体デバイスは、
トランジスタ素子と、
前記半導体デバイスの周辺領域に設けられ温度に応じて電気抵抗の変化するサーミスタ素子であって、前記金属接合部のクラック発生による温度上昇により電気抵抗が変化するサーミスタ素子と、
を備え、
前記トランジスタ素子の制御電極に、前記サーミスタ素子が接続されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記サーミスタ素子は、温度上昇に応じて電気抵抗が低下する特性を備えることを特徴とする半導体装置。
請求項１又は請求項２に記載の半導体装置において、
前記サーミスタ素子は、前記トランジスタ素子のゲート電極又はベース電極と、ソース電極又はエミッタ電極との間に接続されていることを特徴とする半導体装置。
請求項１〜請求項３のいずれか一項に記載の半導体装置において、
前記半導体デバイスは、絶縁ゲートバイポーラ素子を備え、前記サーミスタ素子は、該絶縁ゲートバイポーラ素子の絶縁ゲート電極とエミッタ電極との間に接続されていることを特徴とする半導体装置。
請求項１〜請求項４のいずれか一項に記載の半導体装置において、
所定温度以上になると前記サーミスタ素子によって、前記トランジスタ素子の制御電極の電圧が、該トランジスタ素子の非動作電圧に制御されることを特徴とする半導体装置。
請求項１〜請求項５のいずれか一項に記載の半導体装置において、
前記半導体デバイスおよび前記金属接合部は四角形状であり、前記サーミスタ素子は、前記半導体デバイスの周辺領域のコーナー部に設けられ、前記金属接合部のコーナー部におけるクラック発生による温度上昇により電気抵抗が変化する半導体装置。