JP6250691B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体デバイスを有する半導体装置に関する。
パワー半導体は、ＴJ（“junction temperature”）とも表される半導体ジャンクションの臨界温度から、寿命の顕著な低下（“derating”）および性能（“performance”）の顕著な低下を示す。典型的なパワー半導体には、たとえば、特にいわゆるハイパワーＬＥＤ等の発光ダイオード（ＬＥＤｓ）、たとえばハイパワーグラフィックチップ，パワーアンプ（“power amplifier”）等の集積回路（ＩＣ），およびたとえばパワーＭＯＳＦＥＴおよびＩＧＢＴのようなパワートランジスタがある。ハイパワーＬＥＤでは典型的に１０５℃のＴJ温度で、ＩＧＢＴでは典型的に１７５℃のＴJ温度で、ディレーティング（Derating）が始まる。特にＬＥＤ（複数）では、このパワー半導体の寿命自体が短くなるという虞だけでなく、たとえば用いられている発光材料−シリコン層が劣化し、これによってＬＥＤの発光スペクトルに好ましくない変化を生ずる虞がある。
従来のシステム対策においては、このパワー半導体の動作中の温度は、しばしば充分正確には知られておらず、したがってその出力は１つの安全値に制限されなければならず、この安全値は、通常利用可能な最大出力の８５〜９０％である。ディレーティングの虞の無いさらなる出力増大は、熱的に最適化された担体および温度監視を必要とする。
たとえばＬＥＤ（複数）の場合、光出力、具体的には達成可能な最大光出力（ルーメン／Ｗ）の規格化においては、効率的な温度管理は常に重要な役割を担う。担体システム（Traegersystem）のモデル化の精度は限界があるため、ＬＥＤ（複数）の温度は、８５〜９０℃に低下されなければならず、こうしてこれらのＬＥＤは、そのディレーティングの観点から到達可能な最大温度１０５℃での最大出力で駆動することはできない。これより１０℃温度が低下する毎に約５％の性能損失が生じる。
公知の技術での対策においては、たとえばパワー半導体と温度センサとが隣り合って１つのセラミック担体上またはシリコン担体上に取り付けられ、ここで１つ以上のパワー半導体が担体の１つの平面上に戴置され、この担体上には温度センサも配設されている。ここでこれらのパワー半導体は、それぞれ個別の担体（レベル１担体、“Level-1-Traeger”）を備えてよく、この個別の担体と共にこれらのパワー半導体は、共通な担体（レベル２担体、“Level-2-Traeger”）上に取り付けることができる。この共通な担体の上方で、さらなる組み込みがヒートシンク上で行われる。こうして多数の、はんだ接続部のような境界面には熱抵抗および伝導率があり、これらはほとんど比較的正確には記述できないものである。１つ以上のパワー半導体の近傍で温度センサが測定する温度は、個々の部品の間の熱抵抗および伝導率および、たとえば共通担体およびヒートシンクにおけるこれらの個々の部品の熱伝導によって決定され、これによってある程度は単に間接的な測定となる。１つ以上のパワー半導体を有する共通担体上への温度センサの追加的な配設によって、追加的にさらに大きな必要スペース、およびこれによりさらに大きなサイズを甘受することになる。
パワー半導体からヒートシンクへのできるかぎり良好な熱伝導を達成するために、たとえばこれらの間に配設されている部品および材料、たとえば担体基板（Traegerkoerpern）の形態の材料をできるかぎり削減し、あるいはパワー半導体をヒートシンクに直接取り付けることさえ試みられている。
特定の実施形態の少なくとも１つの課題は、動作中に熱を発生する半導体素子の温度の測定を可能にする半導体装置を提供することである。
この課題は独立請求項に記載の発明によって解決される。本発明の有利な実施形態および変形実施例は、従属請求項に記載されており、さらに以下の明細書および図面で説明される。
少なくとも１つの実施形態によれば、半導体装置は１つの半導体デバイスを備える。この半導体デバイスは、たとえば１つのパワー半導体デバイスであってよい。このパワー半導体デバイスは、目標とする動作においては十分な冷却無しには、この半導体デバイスが損傷され得る温度に達し得る半導体デバイスであってよい。たとえばこの半導体デバイスは、発光ダイオードや，グラフィックチップ，オペアンプチップ（Verstaerkerchip）およびトランジスタのような集積回路から選択されたものであってよい。特にこの半導体素子は、たとえばハイパワーＬＥＤ，ハイパワーグラフィックチップ，パワーアンプ，パワーＭＯＳＦＥＴ，またはＩＧＢＴであってよい。
さらに本発明による半導体装置は、担体基板を備え、この担体基板上に半導体デバイスが搭載される。特にこの担体基板は、半導体デバイスとは別に製造された担体基板であり、この担体基板上に完成された半導体デバイスが取り付けあるいは搭載される。この担体基板は、この担体基板の中に一体化された温度センサを備える。特にこの担体基板は、この担体基板に一体化されたサーミスタセンサパターンを備え、このサーミスタセンサパターンは、抵抗値変化によって温度測定を可能とするように設けられまた構成されている。このサーミスタセンサパターンは、とりわけ好ましくはＮＴＣサーミスタ材料によって形成されてよく、たとえば１つ以上の層のサーミスタデバイスとして形成されていてよく、このサーミスタデバイスは適合したコンタクト部を介して抵抗測定をすることができる。特にこのサーミスタセンサパターンは、適合したＮＴＣセラミック材料を含んでよい。ここで代替としてこのサーミスタセンサパターンは、ＰＴＣ材料、たとえばＰＴＣセラミックを含んでよい。セラミックのＮＴＣサーミスタおよびＰＴＣサーミスタの材料および基本的構造は、当業者には既知であり、したがってここではこれ以上説明しない。
この担体基板はさらに１つのセラミック体を備え、このセラミック体は、上記の担体基板に一体化されているサーミスタセンサパターンと直に接続されている。ここでこのセラミック体は、適合した担体特性と強度を考慮し、またできるかぎり大きな熱伝導率を考慮して形成することができる。たとえばこのセラミック体は、酸化アルミニウムおよび／または窒化アルミニウムを含んでよい。このセラミック体はたとえば上記の担体基板に一体化されているサーミスタセンサパターン用の担体材料として形成されていてよい。換言すれば、このサーミスタセンサパターンはセラミック体上に取り付けられていてよい。このセラミック体およびサーミスタセンサパターンは、たとえば１つの共通な処理においてモノリシックに製造されていてよい。
少なくとも実施形態によれば、上記のセラミック体は上記のサーミスタセンサパターンより大きな電気抵抗を有している。具体的には、このセラミック体は、たとえば５００００Ω・ｃｍより大きい電気抵抗を有し得る。上記の一体化されたサーミスタセンサパターンは、５０００Ω・ｃｍより小さい電気抵抗を有してよく、好ましくは２０００Ω・ｃｍより小さい電気抵抗、とりわけ好ましくは１０００Ω・ｃｍより小さい電気抵抗を有してよい。特に表示する以外は、以下では「電気抵抗」は比電気抵抗（spezifische elektrische Widerstand）を意味する。たとえば、上記のセラミック体は、上記のサーミスタセンサパターンに比べ電気的には絶縁され得る。
さらに本発明による半導体装置は、その上に担体基板が搭載されるヒートシンクを備える。このヒートシンクは、具体的には金属のヒートシンクとして形成されていてよい。金属のヒートシンクとは、ここでは実質的に金属体から成るヒートシンクであり、その上にたとえば電気的な絶縁のために部分領域または大面積で電気絶縁層が取り付けられていてよく、および／または、この半導体装置および／またはこの半導体装置の電気的接続領域の電気的接続のために、導電路および／または接続端子が取り付けられていてよい。
特にここで記載する半導体装置は、動作中における上記の半導体素子と上記のサーミスタセンサパターンの間の、パワーに依存した温度差が３Ｋ／Ｗより小さくなるように形成されている。このような半導体素子とサーミスタセンサパターンの間の小さな温度差は、具体的にはセラミック体のための１つ以上の以下の構成によって達成することができる。
ここで記載する半導体装置では、サーミスタセンサパターンは、サーミスタセンサパターンであり、特に半導体デバイスとヒートシンクとの間の熱放散路に、すなわち動作中にこの半導体装置に形成される温度勾配に沿って配設されている。この際この熱放散路は、具体的にはヒートシンク上の担体基板および半導体デバイスの配設方向に相当している。換言すればここに記載するサーミスタセンサパターンの特別な構造によってこの半導体デバイスの動作中に生成され、担体基板を通ってヒートシンクの方向に放散される熱が強制的にこのサーミスタセンサパターンによって伝導される。これによって一般的なパワー半導体システムでの場合よりもより直接的なこの半導体デバイスの温度の温度測定が達成される。一般的なパワー半導体システムでは、温度センサは、１つの共通基体上にパワー半導体の近傍に配設されている。さらにこのサーミスタセンサパターンの担体基板への組込みによって、小さな部品サイズあるいは部品高が達成され得る。特にモバイルアプリケーション、たとえばスマートフォンやデジタルカメラの組込みＬＥＤのカメラフラッシュの場合、ここで記載する半導体装置は、ＬＥＤおよびディスクリートな温度センサを有する一般的な構造と比較して小さな部品高および／または小さな部品面積によって、必要スペースはより小さくなる。
もう１つの実施形態によれば、このサーミスタセンサパターンはヒートシンクから見て上記のセラミック体の上方、すなわち上記のセラミック体と上記の半導体デバイスとの間に配設されている。これによってこのサーミスタセンサパターンを、熱を発生する半導体素子の極めて近傍に配設することが達成され、これによってできるかぎり直接的にこの半導体デバイスの温度を測定可能とすることができる。
さらにこのサーミスタセンサパターンは、ヒートシンクから見て上記のセラミック体の下側、すなわち上記のセラミック体の、半導体デバイスに向いていない面上に配設することも可能である。これによってたとえばこの半導体デバイスを、ヒートシンクから見て上記の担体基板の上面で接続パターンによって電気的に接続することが達成可能であり、一方上記のサーミスタセンサパターンをこの担体基板の下側に、この半導体デバイスから分離されて電気的に接続されることができる。
さらにこの担体基板は複数のサーミスタセンサパターンを、たとえばヒートシンクから見て上記のセラミック体の上面および下面に備えることも可能である。
できるかぎり良好な熱放散を可能とするため、この担体基板はたとえば追加的に金属層または金属シートを備えてよく、この金属層または金属シートは、上記のセラミック体の、サーミスタセンサパターンに向いていない面上に配設されていてよい。
以上に加えて、この担体基板は熱的ビア（複数）を備えてもよく、この熱的ビアは、上記のセラミック体を貫通する、たとえばこのセラミック体における金属で充填された穴によって形成することができる。この熱的ビアは、特に上記のサーミスタセンサパターンと熱的に接続されていてよい。この熱的ビアによって、上記のセラミック体を貫通して効果的な熱放散を実現することができる。
もう１つの実施形態によれば、上記の担体基板は、ヒートシンク上に直に搭載されている。このためこのヒートシンクは、たとえば１つの接続パッドを備えてよく、この接続パッド上に上記の担体基板が接着またははんだ付けされている。さらにこの担体基板は、このヒートシンク上で、適合した結合材料、たとえばはんだまたは接着剤の上に直に搭載されていてよい。この担体基板とヒートシンクとの間でできるかぎり直に熱的接触することにより、半導体デバイスからのできるかぎり大きな熱放散を達成することができる。
さらにこのヒートシンク上に複数の担体基板が配設されていてよく、これらの担体基板はそれぞれその上に搭載された半導体デバイスを備える。このヒートシンクは、このため適宜複数の接続パッドを備えてよい。これらの担体基板の互いの電気的絶縁のために、このヒートシンクはまた１つの金属体とこの担体基板との間に１つの絶縁体層を備える。「絶縁する」（“isolierend”），「絶縁」（“Isolation”），「絶縁体」（“Isolator”）は、他に別に明確に示す以外は、電気的な絶縁特性を表している。
もう１つの実施形態によれば、上記の担体基板はそのヒートシンクに向いていない面、上記の半導体デバイスも取り付けられている面上に、１つの接続パターンを備え、この接続パターンを用いてこの半導体デバイスが上記の担体基板上に搭載されている。この接続パターンは、同時にこの半導体デバイスの電気的接続部に用いることができる。さらにこの担体基板はワイヤリング（Umverdrahtung）のための金属パターンと、この半導体デバイスの外部との接続部、すなわちたとえば外部の電流源および／または電圧源への接続部を備えてよく、これらはこの半導体デバイスの取り付けのための接続パターンを用いて電気的に導通して接続されている。この金属パターンを介して、たとえばこの半導体デバイスの電気的接続を、ワイヤ接続（複数）、たとえばボンディングワイヤ（複数）を用いて行うことができる。さらに上記ヒートシンクは、導電路（複数）および／または電気的接続部位（複数）の形態での金属パターン（複数）を備えてよく、これらは上記の担体基板の金属パターンと、たとえばワイヤ接続部を介して接続されている。
もう１つの実施形態によれば、上記の担体基板は上記のサーミスタセンサパターンと上記の半導体デバイスとの間に１つの絶縁体層を備える。この絶縁体層はたとえば接続パターンおよび／またはワイヤリングのための金属パターン用の担体層として形成されていてよく、また特に上記の半導体デバイスを上記のサーミスタセンサパターンから電気的に絶縁するために形成されていてよい。この半導体デバイスが発光ダイオードとして形成されている場合は、この絶縁体層は、とりわけ好ましくは反射性で、たとえば白く形成されていてよい。たとえばこの絶縁体層は、酸化アルミニウム，酸化チタン，または二酸化ケイ素のようなセラミック材料，またはプラスチック材料で形成されていてよい。
もう１つの実施形態によれば、上記のヒートシンク上には追加的に１つのディスクリートな保護デバイスが配設される。ここで「ディスクリート」（“Diskret”）とは、この保護デバイスが上記の担体基板の中に一体化されておらず、この担体基板およびその上に配設されている半導体デバイスとは分離されて上記のヒートシンク上に搭載されており、またそこで電気的に接続されていることを意味している。このディスクリートな保護デバイスは、たとえば１つのＥＳＤ保護デバイスであってよい。
本温度センサシステムのさらなる有利点および有利な実施形態および変形実施例を、図に記載された実施形態を参照して、以下に示す。
１つの実施例による、半導体デバイスの概略図である。 もう１つの実施例による、半導体デバイスの概略図である。 もう１つの実施例による、半導体デバイスの概略図である。 もう１つの実施例による、半導体デバイスの概略図である。 もう１つの実施例による、半導体デバイスの概略図である。
これらの実施例及び図において、同等の、または同等に機能する要素にはそれぞれ同じ参照符号が付されている。これらの図示された要素およびこれらの大きさの関係はそれぞれ、正確な寸法を示すものでなく、むしろたとえば層，部品，デバイスおよび領域などの個々の要素をより見易くするため、および／またはより理解し易くするために誇張した厚さまたは大きさの寸法で示してある。
図１に１つの半導体装置の１つの実施例を示すが、この半導体装置は１つのヒートシンク上に重なった１つの担体基板１４およびこの担体基板上の１つの半導体装置７を備える。この半導体試験装置７は、具体的にはパワー半導体デバイス、たとえば発光ダイオード，グラフィックチップ，アンプチップ(Verstaerkerchip)，およびトランジスタから選択されたものであってよい。たとえばこの半導体素子７は、いわゆるハイパワーＬＥＤ、あるいはパワーＭＯＳＦＥＴまたはＩＧＢＴのようなパワートランジスタであってよい。
担体基板１４は、セラミック体４、および温度センサとしてこの担体基板１４に一体化されたサーミスタセンサパターン３を備える。このサーミスタセンサパターン３は、セラミック体４と直に接続されており、ヒートシンク１から見てセラミック体上に配設されている。このセラミック体４およびこのサーミスタセンサパターン３は、たとえば一緒に製造されていてよく、かつモノリシックなセラミック部を形成してよい。
半導体装置の動作中に半導体デバイス７は熱を発生し、この熱はこの半導体デバイス７とヒートシンク１との間の温度勾配を生成し、またこの熱は担体基板１４を通ってヒートシンク１に放散される。担体基板１４のサーミスタセンサパターン３は、こうしてこの温度勾配に対応した、半導体デバイス７とヒートシンク１との間の、矢印１５で示されている熱放散路に配設されている。以上によりこの半導体装置は、コンパクトな寸法により小さなサイズとなっている。これは温度測定のために、上記の担体基板および／または半導体デバイス７の近傍に配設される、別の温度センサ素子が必要でないからである。さらにこの担体基板１４に一体化されたサーミスタセンサパターン３によって、温度センサをこの半導体デバイス７の直ぐ近くに配設することができ、これによってこの半導体デバイスの温度を直に測定することが可能である。
以上により、またさらに以下の図に示す特徴と合わせて、ここで記載する半導体装置では、この半導体装置が動作中に、半導体デバイス７とサーミスタセンサパターン３との間の温度差が３Ｋ／Ｗ未満となるようにすることが可能である。
担体基板１４のセラミック体４は、このサーミスタセンサパターン３より大きな電気抵抗を備える。具体的にはこのセラミック体は、たとえば５００００Ω・ｃｍより大きな電気抵抗を有し、一方担体基板１４に一体化されているサーミスタセンサパターン３は、５０００Ω・ｃｍより小さな電気抵抗を有し、好ましくは２０００Ω・ｃｍより小さな電気抵抗を有し、とりわけ好ましくは１０００Ω・ｃｍより小さな電気抵抗を有する。
このサーミスタセンサパターン３は、特にＮＴＣサーミスタ、すなわちいわゆる高温導電体として形成されており、この高温導電体は温度上昇の際に電気抵抗が低下する。このサーミスタセンサパターンは、特にセラミックのＮＴＣサーミスタ材料をベースにして形成されており、このサーミスタセンサパターンの抵抗を外部から測定できるように、適合した電気接続部を有する単層または多層で実装されていてよい。
セラミック体４は、一方では担体基板１４の機械的強度のために用いられており、他方では半導体デバイス７からヒートシンク１へのできるかぎり大きな熱放散のために用いられる。このためこのセラミック体４は、好ましくは大きな熱伝導率を有するセラミック材料、たとえば酸化アルミニウムまたは窒化アルミニウムを含む。
ヒートシンク１は、好ましくはここでは、また以下の実施例では金属ヒートシンクとして形成されている。これはこのヒートシンク１がその熱的特性に関して実質的に１つの金属体から成っており、この金属体はたとえば適合した表面パターン、たとえば畝または襞のようなものを備えてよい。さらにこのヒートシンク１は、必要な場合は、１つ以上の絶縁体層および／または、電気的および／または機械的な接続領域を備えてよい。
電気接続パターンおよび、電気的および／または機械的結合層は、見易くするために図１の実施例には示されていないが、これ以降の図を参照して詳細に説明する。
図１に示す半導体装置の実施例に基づいてシミュレーションが行われた。このシミュレーションでは、公知のＬＥＤモジュールの構造から、半導体デバイス７，担体基板１４，およびヒートシンク１における温度分布および温度差がシミュレートされた。これによって上記の一体化されたサーミスタセンサパターン３は、動作中において、半導体デバイス７に対する温度差がたとえば２Ｋ／Ｗ未満であり、一方従来技術で一般的な、この半導体デバイス７の近傍の位置での参照温度センサは、１０Ｋ／Ｗより大きな温度差を示した。以上よりここに記載する、担体基板１４における半導体デバイス７からヒートシンク１への熱放散路に沿った、サーミスタセンサパターンの一体化配置は、この半導体デバイス７の温度の極めて正確な測定が可能であることが明らかである。
以下の図に示す実施例は、図１を参照して説明した実施例の変形例および発展例を示す。したがって以下の説明は、概ね図１の実施例に対する差および変更に限定している。
図２には１つの半導体装置の実施例が示されており、この半導体装置では、既に図１で示したように、ヒートシンク１から見て、担体基板１４に一体化されたサーミスタセンサパターン３がセラミック体４上に配設されている。こうしてこのセラミックセンサパターン３は、半導体デバイス７と担体基板１４のセラミック体４との間に存在する。ヒートシンク１へのできるかぎり大きな熱放散を可能とするため、この担体基板１４は、さらにサーミスタセンサパターン３に向いていないセラミック体４の面に金属シート１２を備える。ここに示す実施例では、この金属シートは具体的には銅シートである。担体基板１４は、たとえばはんだ付けまたは接着によって、ヒートシンク１の１つの接続パッド２上に搭載されている。
セラミック体４は、サーミスタセンサパターン３の金属シート１２に対する電気的絶縁のために、具体的には大きな電気抵抗を有する材料から形成されており、好ましくは絶縁破壊電圧は３ｋＶより大きくなっている。
半導体デバイス７の電気的接続のために、担体基板１４は１つの接続パターン６を備え、この接続パターンを介してこの半導体デバイス７は、担体基板１４上に搭載されている。たとえばこの半導体デバイス７は、この接続パターン６上にはんだ付けされていてよい。さらに加えて、この担体基板の１つの接続パターンへの電気的接続は、１つのワイヤ接続たとえば１つのボンディングワイヤを介して生成されることも可能である。接続パターン６の電気的接続のために、担体基板１４はさらにワイヤリングのための１つの金属パターン８を備え、これによりこの半導体デバイス７の特に外部からの電気的接続にも用いられる。ここで示す実施例においては、半導体装置はこのためにボンディングワイヤ（複数）の形態でのワイヤ接続（複数）１３を備え、これらのボンディングワイヤはヒートシンク１上の適合した接続パッド（複数）への電気的接続を生成する。これらの接続パッドは、たとえばこのヒートシンク１上の１つの絶縁体層によって、互いに電気的に絶縁することができ、外部の電流源および／または電圧源への接続のためのさらなる接続可能性を備えることができる。金属パターン８は、さらにサーミスタセンサパターン３の電気的接続のためにも形成されていてよい。
半導体デバイス７とサーミスタセンサパターン３との間の電気的接続を防ぐために、担体基板１４はこの半導体デバイス７とサーミスタセンサパターン３との間にさらに絶縁体層５を備え、この絶縁体層は、たとえば酸化チタン，酸化アルミニウム，または二酸化ケイ素等の絶縁セラミックを含むかあるいはこれから成っていてよい。この半導体デバイス７がたとえば発光ダイオードとして形成されていると、絶縁体層５は好ましくは反射性であり、この観点からたとえば白く形成されていてよい。セラミック材料の代替としてたとえば適合したプラスチック材料が用いられてもよい。
半導体デバイス７の上に、特にたとえば担体基板１４の上にもカバーが配設されていてよく、このカバーは半導体デバイス７および担体基板１４の保護に用いることができる。たとえばこのカバーは、プラスチック充填材（Kunststoffverguss）によって形成されていてよい。半導体デバイス７が発光ダイオードとして形成されている場合、このカバーは、たとえばシリコーンを含むかまたはシリコーンから成る光学的な充填材として形成されていてよく、たとえばこの半導体デバイス７の上のレンズの形態で配設されていてよい。さらにこの場合このカバーは、たとえば蛍光物質を含んでよい。
担体基板１４を、サーミスタセンサパターン３の形態で一体化された温度センサを有する半導体デバイス７のいわゆるチップキャリアとして形成することにより、こうして図１を参照して説明した正確な温度測定およびコンパクトな構造を達成することができる。この担体基板１４をヒートシンク１上に直に取り付けることによって、これに加えて半導体デバイス７からの効果的な熱放散を達成することができる。
図３には半導体装置のもう１つの実施例が示されており、この半導体装置では上記の実施例と比べ、一体化されたサーミスタセンサパターン３が、半導体デバイス７に向いていないセラミック体４の面上に配設されている。これによってたとえば半導体デバイス７およびこのサーミスタセンサ素子３の電気的接続部を、担体基板１４の２つの異なる面上で形成することができる。たとえばサーミスタセンサパターン３は、接続パッド２の上に直に電気的に接続可能とすることもできる。この半導体デバイス７とサーミスタセンサパターン３との間の温度差が動作中においては３Ｋ／Ｗ未満となることを可能とするために、セラミック体４は、その厚さおよび材料を考慮して、特に担体基板１４が必要な機械的強度を備えかつ同時に半導体デバイス７から一体化されたサーミスタセンサパターン３への大きな熱伝導を可能とするように選択することができる。このため特に上記の材料はセラミック体４に適している。
さらに図５に示されているように、図２および３の実施例を組み合わせることが可能であり、ここで２つのサーミスタセンサパターン３が担体基板１４に一体化されており、これらのサーミスタセンサパターンは、セラミック体４の異なる面上に、かつこのセラミック体４と直に接続されている。
図４には半導体デバイスのもう１つの実施例が示されており、この半導体デバイスでは、このセラミック体４を通る熱伝導を大きくするためにこのセラミック体にビア（複数）１１が設けられており、これらのビアはこのセラミック体４を貫通しており、かつ上記の一体化されたサーミスタセンサパターン３と熱的に接続されている。これらの熱的ビア１１は、たとえば金属が充填された穴で形成することができる。担体基板１４およびサーミスタセンサパターン３の構成によっては、ヒートシンク１から見て担体基板１４の下面をこのサーミスタセンサパターン３から絶縁するために、この熱的ビアとサーミスタセンサパターン３との間に絶縁体層が配設されていてよい。
図５にはもう１つの実施例が示されており、この実施例は担体基板１４を考慮すれば、図２および３に示す実施例の組み合わせとなっている。さらに図５の半導体装置は、上述の実施例と比べ、それぞれのその上に搭載された半導体デバイス７を有する複数の担体基板１４を備えている。これらの担体基板１４は、上記の実施例による図５に示されたものとは異なって形成されていてよい。これらの半導体デバイス７は、同じ構成であってよく、または異なった構成であってよい。
たとえばこれらの複数の半導体デバイス７は、複数のＬＥＤ，特にハイパワーＬＥＤであってよく、したがって図５の実施例による半導体装置は、フラッシュライトまたはヘッドランプモジュールとして形成されていてよい。さらにこれらの異なる担体基板１４上の半導体デバイス７は、異なって実装することができ、こうして様々な機能を半導体装置に提供することができる。
半導体デバイス７および担体基板１４それぞれの互いに電気的な絶縁を達成するために、ヒートシンク１は１つの絶縁体層９を備え、この絶縁体層上で担体基板１４が接続パッド２の上に搭載されている。
さらにこの半導体装置は、１つのディスクリートな保護デバイス１０をヒートシンク１上に備える。すなわち担体基板１４に一体化されておらず、これらの担体基板から分離されて、ヒートシンク１上に搭載された１つの電子デバイスを備える。この保護デバイス１０は、たとえばＥＳＤ保護デバイスとして形成されていてよく、半導体装置を電気放電からの保護することができる。
さらなる実施形態（複数）によれば、上記の図に示した実施例は、たとえこれらの特徴の組合せが顕わに記載されていなくとも互いに組み合わせらることができる。さらに上記の図に示した実施例は、発明の概要に記載された実施例による他のまたは代替的な特徴を備えてよい。
本発明は、実施例を参照した上記の記載によってこれらに限定されない。むしろ本発明はいかなる特徴およびいかなる特徴の組み合わせ、とりわけ請求項における特徴のあらゆる組み合わせを含んでいる。また、特徴またはこれらの組み合わせ自体が請求項または実施例に顕わに示されていない場合も含んでいる。
１ ： ヒートシンク
２ ： 接続パッド
３ ： サーミスタセンサパターン
４ ： セラミック体
５ ： 絶縁体層
６ ： 接続パターン
７ ： 半導体デバイス
８ ： 金属パターン
９ ： 絶縁体層
１０ ： ディスクリートな保護デバイス
１１ ： 熱的ビア
１２ ： 金属シート
１３ ： ワイヤ接続
１４ ： 担体基板
１５ ： 熱放散路

Claims (15)

  1. １つの半導体デバイス（７）と、
    １つの担体基板（１４）であって、当該担体基板上に前記半導体デバイス（７）が取り付けられており、当該担体基板（１４）は、１つのセラミック体（４）と、当該セラミック体（４）と直に接続されている、前記担体基板に一体化された１つのサーミスタセンサパターン（３）とを備え、前記セラミック体（４）及び前記サーミスタセンサパターン（３）が、一緒に製造されており、かつモノリシックなセラミック部を形成している、担体基板と、
    その上に前記担体基板が取り付けられている１つのヒートシンク（１）と、
    を備えることを特徴とする半導体装置。
  2. 動作中においては前記半導体デバイス（７）と前記サーミスタセンサパターン（３）との間の温度差が３Ｋ／Ｗより小さいことを特徴とする、請求項１に記載の半導体装置。
  3. 前記サーミスタセンサパターン（３）は、前記半導体デバイス（７）と前記ヒートシンク（１）との間の熱放散路（１５）に配設されていることを特徴とする、請求項１または２に記載の半導体装置。
  4. 前記セラミック体（４）は、５００００Ω・ｃｍより大きな比電気抵抗を有することを特徴とする、請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記一体化されたサーミスタセンサパターン（３）は、５０００Ω・ｃｍより小さな比電気抵抗を有することを特徴とする、請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記一体化されたサーミスタセンサパターン（３）は、ＮＴＣサーミスタとして形成されていることを特徴とする、請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記ヒートシンク（１）は、金属ヒートシンクとして形成されていることを特徴とする、請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記担体基板（１４）は、前記ヒートシンク（１）上に直に取り付けられていることを特徴とする、請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記担体基板（１４）は、１つの接続パターン（６）を備え、当該接続パターンを介して前記半導体デバイス（７）が、前記担体基板（１４）上に取り付けられていることを特徴とする、請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記担体基板（１４）は、ワイヤリングのためかつ前記半導体デバイス（７）の電気的接続のための金属パターン（８）を備えることを特徴とする、請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記担体基板（１４）は、前記サーミスタセンサパターン（３）と前記半導体デバイス（７）との間に１つの絶縁体層（５）を備えることを特徴とする、請求項１乃至１０のいずれか１項に記載の半導体装置。
  12. 前記担体基板（１４）は、熱的ビア（１１）を備え、当該熱的ビアは、前記セラミック体（４）を貫通して、前記一体化されたサーミスタセンサパターンと接続していることを特徴とする、請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記ヒートシンク（１）上に、それぞれその上に１つの半導体デバイス（７）が搭載されている複数の担体基板（１４）が取り付けられていることを特徴とする、請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記ヒートシンク（1）上には、さらに１つのディスクリートな保護デバイス（１０）が配設されていることを特徴とする、請求項１乃至１３のいずれか１項に記載の半導体装置。
  15. 前記半導体デバイス（７）は、発光ダイオード，グラフィックチップ，パワーチップ，およびトランジスタから選択された１つのパワー半導体デバイスであることを特徴とする、請求項１乃至１４のいずれか１項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20146041A (fi) * 2014-11-27 2016-05-28 Lappeenrannan Teknillinen Yliopisto Elektroninen laite
DE102015121982A1 (de) * 2015-12-16 2017-06-22 Epcos Ag NTC-Keramik, elektronisches Bauelement zur Einschaltstrombegrenzung und Verfahren zur Herstellung eines elektronischen Bauelements
EP3264455B1 (en) * 2016-06-30 2021-05-26 Nxp B.V. A flip chip circuit
DE102016122014A1 (de) * 2016-11-16 2018-05-17 Epcos Ag Leistungsmodul mit verringerter Defektanfälligkeit und Verwendung desselben
US11525739B2 (en) 2018-05-08 2022-12-13 Texas Instruments Incorporated Thermistor die-based thermal probe
DE102018219957A1 (de) * 2018-11-21 2020-05-28 Conti Temic Microelectronic Gmbh Leistungselektronikanordnung mit einem Temperatursensor
JP7054429B2 (ja) * 2019-03-13 2022-04-14 日亜化学工業株式会社 発光装置、発光モジュール及びその製造方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4981633A (en) * 1988-04-29 1991-01-01 Alfred University Process for preparing a PTC thermistor
JPH08335747A (ja) 1995-06-07 1996-12-17 Anritsu Corp 発光素子モジュール及びその製造方法
JPH10247752A (ja) * 1997-03-05 1998-09-14 S I I R D Center:Kk 熱電変換素子およびその製造方法
JP3686783B2 (ja) * 1999-05-28 2005-08-24 京セラ株式会社 半導体レーザ素子搭載用サブキャリアおよび半導体レーザモジュール
JP4587503B2 (ja) * 1999-09-30 2010-11-24 京セラ株式会社 半導体レーザ素子搭載用基板および半導体レーザモジュール
JP2002048655A (ja) 2000-05-24 2002-02-15 Ngk Spark Plug Co Ltd 温度センサ及びその製造管理方法
JP3929705B2 (ja) * 2001-02-05 2007-06-13 ユーディナデバイス株式会社 半導体装置及びチップキャリア
JP2002237645A (ja) * 2001-02-09 2002-08-23 Canon Inc 発光素子キャリア、発光素子モジュール、発光素子、および発光素子駆動方式
JP2004186309A (ja) 2002-12-02 2004-07-02 Nichia Chem Ind Ltd 金属パッケージを備えた半導体発光装置
US20040222210A1 (en) * 2003-05-08 2004-11-11 Hongy Lin Multi-zone ceramic heating system and method of manufacture thereof
EP1642346A1 (en) 2003-06-30 2006-04-05 Koninklijke Philips Electronics N.V. Light-emitting diode thermal management system
DE10356367B4 (de) * 2003-11-28 2009-06-10 Georg Bernitz Verfahren zur Herstellung eines Bauelements und Bauelement
DE602005025285D1 (de) * 2004-06-28 2011-01-27 Tdk Corp Bei niedriger Temperatur simultan gebrannte Keramik und mehrschichtige Leiterplatte
US20060138443A1 (en) * 2004-12-23 2006-06-29 Iii-N Technology, Inc. Encapsulation and packaging of ultraviolet and deep-ultraviolet light emitting diodes
US9070850B2 (en) * 2007-10-31 2015-06-30 Cree, Inc. Light emitting diode package and method for fabricating same
JP2006286786A (ja) 2005-03-31 2006-10-19 Anritsu Corp 半導体装置
US20060267614A1 (en) * 2005-05-24 2006-11-30 Youn-Seob Lee Ceramic heater
DE102006000935B4 (de) * 2006-01-05 2016-03-10 Epcos Ag Monolithisches keramisches Bauelement und Verfahren zur Herstellung
JP4867511B2 (ja) 2006-07-19 2012-02-01 Ｔｄｋ株式会社 バリスタ及び発光装置
JP2008172113A (ja) * 2007-01-15 2008-07-24 Ngk Spark Plug Co Ltd 配線基板
US7942556B2 (en) * 2007-06-18 2011-05-17 Xicato, Inc. Solid state illumination device
CN101392896A (zh) * 2007-09-21 2009-03-25 富士迈半导体精密工业（上海）有限公司 发光二极管
DE102008024479A1 (de) * 2008-05-21 2009-12-03 Epcos Ag Elektrische Bauelementanordnung
DE102008024480A1 (de) 2008-05-21 2009-12-03 Epcos Ag Elektrische Bauelementanordnung
KR100999760B1 (ko) * 2008-09-26 2010-12-08 엘지이노텍 주식회사 발광소자 패키지 및 그 제조방법
CN101499511B (zh) * 2009-02-18 2011-03-16 旭丽电子(广州)有限公司 具温度感测组件的发光二极管芯片及其制造方法
TWI447892B (zh) * 2009-04-20 2014-08-01 Ind Tech Res Inst 發光裝置與其製造方法
JP5206770B2 (ja) * 2010-02-19 2013-06-12 旭硝子株式会社 発光素子搭載用基板および発光装置
CN102340233B (zh) * 2010-07-15 2014-05-07 台达电子工业股份有限公司 功率模块
US9548286B2 (en) * 2010-08-09 2017-01-17 Micron Technology, Inc. Solid state lights with thermal control elements
KR20130128383A (ko) * 2010-09-13 2013-11-26 피에스티 센서스 (피티와이) 리미티드 프린팅된 온도 센서
KR101752829B1 (ko) * 2010-11-26 2017-06-30 삼성전자주식회사 반도체 장치
JP2012204783A (ja) 2011-03-28 2012-10-22 Stanley Electric Co Ltd 発光ダイオード装置
DE202011108919U1 (de) 2011-12-09 2012-01-30 Osram Ag Beleuchtungseinrichtung
KR102063817B1 (ko) * 2013-03-04 2020-01-08 삼성전자주식회사 반도체 패키지를 포함하는 반도체 장치의 표면 온도 제어 방법

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