JPH05121736A - 過温度遮断回路を内蔵した半導体装置 - Google Patents
過温度遮断回路を内蔵した半導体装置Info
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- JPH05121736A JPH05121736A JP28102991A JP28102991A JPH05121736A JP H05121736 A JPH05121736 A JP H05121736A JP 28102991 A JP28102991 A JP 28102991A JP 28102991 A JP28102991 A JP 28102991A JP H05121736 A JPH05121736 A JP H05121736A
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Abstract
(57)【要約】
【目的】本発明は、高感度な過温度遮断動作を実現でき
る過温度遮断回路を提供することにある。 【構成】正の温度係数Ｒ１の抵抗は基板内の抵抗により
構成され、負の温度係数Ｒ２は基板上に絶縁膜を介して
形成された多結晶シリコンにより構成される。Ｒ１，Ｒ
２の分圧電圧はチップ温度上昇により大幅に変化し、パ
ワーMOSFETQ１のドレイン電流が遮断される。 【効果】本発明によれば正及び負の温度係数を持つ抵抗
素子を用いて過温度遮断回路を構成することにより、温
度変動に対し高感度な過温度遮断動作を実現することが
できる。
る過温度遮断回路を提供することにある。 【構成】正の温度係数Ｒ１の抵抗は基板内の抵抗により
構成され、負の温度係数Ｒ２は基板上に絶縁膜を介して
形成された多結晶シリコンにより構成される。Ｒ１，Ｒ
２の分圧電圧はチップ温度上昇により大幅に変化し、パ
ワーMOSFETQ１のドレイン電流が遮断される。 【効果】本発明によれば正及び負の温度係数を持つ抵抗
素子を用いて過温度遮断回路を構成することにより、温
度変動に対し高感度な過温度遮断動作を実現することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に過温度遮断回路を内蔵した電力用絶縁ゲート、特にパ
ワーＭＯＳＦＥＴへの適用に関する。
に過温度遮断回路を内蔵した電力用絶縁ゲート、特にパ
ワーＭＯＳＦＥＴへの適用に関する。
【０００２】
【従来の技術】過温度遮断回路内蔵パワーＭＯＳＦＥＴ
(ＴＥＭＰＦＥＴ)については、ザ エレクトロケミカル
ソサイアティ スプリング ミーティングのイクステ
ンディド アブストラクトＶＯＬ.８９−１(１９８９年
５月）第４１３項から第４１４項(The Electrochemical
Society,EXTENDED ABSTRACTS,SPRINGMEETING,VOL.８９
−１ May(１９８９)，pp ４１３〜４１４)において述べ
られている。ここではパワーＭＯＳＦＥＴのゲート−ソ
ース間に内蔵された過温度遮断回路は、プルダウン用Ｍ
ＯＳＦＥＴとその前段に接続された負の温度係数を有す
る抵抗素子により構成されている。その動作について以
下に簡単に説明する。プルダウン用ＭＯＳＦＥＴのゲー
ト−ソース間電圧は負の温度係数を有する抵抗素子の分
圧により与えられ、ある温度に達するとプルダウン用Ｍ
ＯＳＦＥＴが動作し、パワーＭＯＳＦＥＴのゲート電圧
を短絡し、ドレイン電流を遮断する。
(ＴＥＭＰＦＥＴ)については、ザ エレクトロケミカル
ソサイアティ スプリング ミーティングのイクステ
ンディド アブストラクトＶＯＬ.８９−１(１９８９年
５月）第４１３項から第４１４項(The Electrochemical
Society,EXTENDED ABSTRACTS,SPRINGMEETING,VOL.８９
−１ May(１９８９)，pp ４１３〜４１４)において述べ
られている。ここではパワーＭＯＳＦＥＴのゲート−ソ
ース間に内蔵された過温度遮断回路は、プルダウン用Ｍ
ＯＳＦＥＴとその前段に接続された負の温度係数を有す
る抵抗素子により構成されている。その動作について以
下に簡単に説明する。プルダウン用ＭＯＳＦＥＴのゲー
ト−ソース間電圧は負の温度係数を有する抵抗素子の分
圧により与えられ、ある温度に達するとプルダウン用Ｍ
ＯＳＦＥＴが動作し、パワーＭＯＳＦＥＴのゲート電圧
を短絡し、ドレイン電流を遮断する。
【０００３】
【発明が解決しようとする課題】上記従来技術によれ
ば、温度係数が負である抵抗素子のみによって、プルダ
ウン用ＭＯＳＦＥＴのゲート電圧を与えているため、温
度変動に対し高感度な過温度遮断動作を実現するには、
温度係数の極めて大きな抵抗素子が必要となる。尚、温
度係数の極めて大きな抵抗素子を従来の半導体抵抗層で
形成することは難しい。
ば、温度係数が負である抵抗素子のみによって、プルダ
ウン用ＭＯＳＦＥＴのゲート電圧を与えているため、温
度変動に対し高感度な過温度遮断動作を実現するには、
温度係数の極めて大きな抵抗素子が必要となる。尚、温
度係数の極めて大きな抵抗素子を従来の半導体抵抗層で
形成することは難しい。
【０００４】従って、本発明の目的とするところは正及
び負の温度係数を有する抵抗素子の組合せを用いること
により、高感度な過温度遮断動作を実現することであ
る。
び負の温度係数を有する抵抗素子の組合せを用いること
により、高感度な過温度遮断動作を実現することであ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の一実施形態によれば第一導電形の半導体基
板（１０６）上の一部に第二導電形のベース領域（１０
７）を有し、該ベース領域（１０７）中に第一導電形の
ソース領域（１０８）を有し、上記ベース領域（１０
７）の周辺表面部分に存在する絶縁膜（１１６）を介
し、ゲート電極（１１４）を有する絶縁ゲート型トラン
ジスタにおいて、該トランジスタ動作時のチップ温度上
昇時に、導通電流の遮断が可能な負の温度係数を有する
抵抗体（１１２）と正の温度係数を有する抵抗体（１１
７）を用いた過温度遮断回路を内蔵したことを特徴とす
るものである（図１(ａ)および(ｂ)参照）。
め、本発明の一実施形態によれば第一導電形の半導体基
板（１０６）上の一部に第二導電形のベース領域（１０
７）を有し、該ベース領域（１０７）中に第一導電形の
ソース領域（１０８）を有し、上記ベース領域（１０
７）の周辺表面部分に存在する絶縁膜（１１６）を介
し、ゲート電極（１１４）を有する絶縁ゲート型トラン
ジスタにおいて、該トランジスタ動作時のチップ温度上
昇時に、導通電流の遮断が可能な負の温度係数を有する
抵抗体（１１２）と正の温度係数を有する抵抗体（１１
７）を用いた過温度遮断回路を内蔵したことを特徴とす
るものである（図１(ａ)および(ｂ)参照）。
【０００６】また、本発明の好適な実施形態によれば、
過温度遮断回路中に逆方向動作の可能なダイオード（７
０６）を組み込み、正の温度係数（７０４）と負の温度
係数（７０３）を持つ抵抗体によって与えられるバイア
ス電圧を利用することにより、温度上昇によってダイオ
ード（７０６）が逆方向動作を起こした場合のみに、過
温度遮断機能が働くことを特徴としたものである(図７
(ａ)および(ｂ)参照)。また、本発明の好適な実施形態
によれば、正の温度係数を持つ抵抗体(４２１)を基板中
に形成し、更にその絶縁膜上（４１１）に負の温度係数
を持つ抵抗体（４１４）を形成し、これら同一領域内に
形成した抵抗体（４１１，４１２）を用いて過温度遮断
回路を形成したことを特徴とするものである（図４(ａ)
および(ｂ)参照）。
過温度遮断回路中に逆方向動作の可能なダイオード（７
０６）を組み込み、正の温度係数（７０４）と負の温度
係数（７０３）を持つ抵抗体によって与えられるバイア
ス電圧を利用することにより、温度上昇によってダイオ
ード（７０６）が逆方向動作を起こした場合のみに、過
温度遮断機能が働くことを特徴としたものである(図７
(ａ)および(ｂ)参照)。また、本発明の好適な実施形態
によれば、正の温度係数を持つ抵抗体(４２１)を基板中
に形成し、更にその絶縁膜上（４１１）に負の温度係数
を持つ抵抗体（４１４）を形成し、これら同一領域内に
形成した抵抗体（４１１，４１２）を用いて過温度遮断
回路を形成したことを特徴とするものである（図４(ａ)
および(ｂ)参照）。
【０００７】
【作用】正及び負の温度係数を有する抵抗素子により、
プルダウン用ＭＯＳＦＥＴのゲート−ソース間電圧を分
圧することにより、その電圧変動幅を大きくすることが
できる。これにより温度変動に対し、パワーＭＯＳＦＥ
Ｔの高感度な過温度遮断動作を実現できる。正の温度係
数を持つシリコン抵抗に関しては、負の温度係数を持つ
多結晶シリコン抵抗と同一平面上に形成することによ
り、抵抗領域形成に伴うチップ面積の増大を最小限と
し、更にパワーＭＯＳＦＥＴと同一プロセスで容易に実
現することが出来る。
プルダウン用ＭＯＳＦＥＴのゲート−ソース間電圧を分
圧することにより、その電圧変動幅を大きくすることが
できる。これにより温度変動に対し、パワーＭＯＳＦＥ
Ｔの高感度な過温度遮断動作を実現できる。正の温度係
数を持つシリコン抵抗に関しては、負の温度係数を持つ
多結晶シリコン抵抗と同一平面上に形成することによ
り、抵抗領域形成に伴うチップ面積の増大を最小限と
し、更にパワーＭＯＳＦＥＴと同一プロセスで容易に実
現することが出来る。
【０００８】
【実施例】図１(ａ)，(ｂ)に本発明の第１の実施例を示
す過温度遮断回路付きパワーＭＯＳＦＥＴの回路図とそ
の断面構造を示す。図１(ａ)の回路においては、101,１
０２は抵抗素子であり、１０３は定格電圧６０Ｖ，定格
電流３０ＡのＮチャネル形パワーＭＯＳＦＥＴである。
本実施例において１０１は多結晶シリコン、１０２は単
結晶シリコンによって構成された抵抗素子である。図１
(ｂ)に図１(ａ)の回路の素子断面構造を示す。図１(ａ)
の抵抗素子１０１(Ｒ１)，１０２(Ｒ２)は図１(ｂ)のｎ
型拡散抵抗１１７（正の温度係数）と多結晶シリコン抵
抗１１２（負の温度係数）とによって構成されている。
従って、チップ温度の異常な上昇に際しては、Ｎチャネ
ルパワーＭＯＳＦＥＴ(Ｑ１)のゲート電圧が低下して、
そのドレイン電流を減少させることができる。同図にて
１０４はドレイン電極、１０５はｎ型高濃度半導体基
板、１０６はｎ型低濃度半導体基板、１０７はｐ型ベー
ス領域、１０８はｎ型高濃度拡散領域、１０９は分離絶
縁膜、１１０はｎ型拡散抵抗取り出し電極、１１１は多
結晶シリコン抵抗取り出し電極、１１２は多結晶シリコ
ン抵抗、１１３はソース電極、１１４は多結晶シリコン
ゲート電極、１１５はリンガラス保護膜、１１６は膜厚
５０ｎｍのゲート絶縁膜、１１７はｎ型拡散抵抗であ
る。
す過温度遮断回路付きパワーＭＯＳＦＥＴの回路図とそ
の断面構造を示す。図１(ａ)の回路においては、101,１
０２は抵抗素子であり、１０３は定格電圧６０Ｖ，定格
電流３０ＡのＮチャネル形パワーＭＯＳＦＥＴである。
本実施例において１０１は多結晶シリコン、１０２は単
結晶シリコンによって構成された抵抗素子である。図１
(ｂ)に図１(ａ)の回路の素子断面構造を示す。図１(ａ)
の抵抗素子１０１(Ｒ１)，１０２(Ｒ２)は図１(ｂ)のｎ
型拡散抵抗１１７（正の温度係数）と多結晶シリコン抵
抗１１２（負の温度係数）とによって構成されている。
従って、チップ温度の異常な上昇に際しては、Ｎチャネ
ルパワーＭＯＳＦＥＴ(Ｑ１)のゲート電圧が低下して、
そのドレイン電流を減少させることができる。同図にて
１０４はドレイン電極、１０５はｎ型高濃度半導体基
板、１０６はｎ型低濃度半導体基板、１０７はｐ型ベー
ス領域、１０８はｎ型高濃度拡散領域、１０９は分離絶
縁膜、１１０はｎ型拡散抵抗取り出し電極、１１１は多
結晶シリコン抵抗取り出し電極、１１２は多結晶シリコ
ン抵抗、１１３はソース電極、１１４は多結晶シリコン
ゲート電極、１１５はリンガラス保護膜、１１６は膜厚
５０ｎｍのゲート絶縁膜、１１７はｎ型拡散抵抗であ
る。
【０００９】図２は正及び負の温度係数を持つ抵抗素子
の比抵抗値と温度係数に関する測定結果である。本図よ
り多結晶，単結晶シリコン抵抗の温度係数はその比抵抗
値によって決定されていることがわかる。
の比抵抗値と温度係数に関する測定結果である。本図よ
り多結晶，単結晶シリコン抵抗の温度係数はその比抵抗
値によって決定されていることがわかる。
【００１０】次に過温度遮断動作解析結果について説明
する。解析条件はドレイン電圧１０Ｖ，ゲート電圧１０
Ｖとし、ドレイン電流遮断特性について解析した。図３
(ａ)に抵抗素子Ｒ１，Ｒ２の温度特性、図３(ｂ)には温
度変動によるドレイン電流の遮断特性を示してある。始
めに図３(ａ)に示す抵抗素子Ｒ１の温度特性は単結晶シ
リコン抵抗を示してある。一般に単結晶シリコン抵抗の
温度係数は大きく、その温度特性は拡散層中のキャリヤ
移動度μによって決定される。単結晶シリコンにおいて
移動度μは温度上昇により減少するため、正の温度係数
を示しその値は１〜５.０×１０-3／℃ 程度である。図
３(ａ)中に示す抵抗素子Ｒ１の温度特性は、充分実現可
能である。更に、図３(ａ)中に示す多結晶シリコン抵抗
Ｒ２について述べる。多結晶シリコン抵抗の温度特性は
グレイン境界付近に生じた空乏領域が、キャリヤに対す
る障壁として働き、この障壁の高さが温度によって著し
く変化するために特性変動を生じる。またその温度特性
は比抵抗値によって決定され、その比抵抗値を適当な値
に設定すれば、所定の温度特性を得ることができる。図
３(ａ)に示す温度特性を実現する比抵抗値の算出を行な
う。図３(ａ)より拡散抵抗Ｒ１に関しては、Ｔ＝２５℃
で３５００Ω, Ｔ＝１７０℃で５０００Ωである。この
とき抵抗素子Ｒ１の温度係数をαとすると、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成立ち、（１）式と図３(ａ)より ５０００＝３５００(１＋α〔１７０−２５〕) となり α＝０.００２９５５＝２９５５(ppm／℃） …(２) となる。図２より、（２）で算出した温度係数は、拡散
抵抗の比抵抗値ρを０.２(Ω−cm）に設定すれば実現で
きる。
する。解析条件はドレイン電圧１０Ｖ，ゲート電圧１０
Ｖとし、ドレイン電流遮断特性について解析した。図３
(ａ)に抵抗素子Ｒ１，Ｒ２の温度特性、図３(ｂ)には温
度変動によるドレイン電流の遮断特性を示してある。始
めに図３(ａ)に示す抵抗素子Ｒ１の温度特性は単結晶シ
リコン抵抗を示してある。一般に単結晶シリコン抵抗の
温度係数は大きく、その温度特性は拡散層中のキャリヤ
移動度μによって決定される。単結晶シリコンにおいて
移動度μは温度上昇により減少するため、正の温度係数
を示しその値は１〜５.０×１０-3／℃ 程度である。図
３(ａ)中に示す抵抗素子Ｒ１の温度特性は、充分実現可
能である。更に、図３(ａ)中に示す多結晶シリコン抵抗
Ｒ２について述べる。多結晶シリコン抵抗の温度特性は
グレイン境界付近に生じた空乏領域が、キャリヤに対す
る障壁として働き、この障壁の高さが温度によって著し
く変化するために特性変動を生じる。またその温度特性
は比抵抗値によって決定され、その比抵抗値を適当な値
に設定すれば、所定の温度特性を得ることができる。図
３(ａ)に示す温度特性を実現する比抵抗値の算出を行な
う。図３(ａ)より拡散抵抗Ｒ１に関しては、Ｔ＝２５℃
で３５００Ω, Ｔ＝１７０℃で５０００Ωである。この
とき抵抗素子Ｒ１の温度係数をαとすると、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成立ち、（１）式と図３(ａ)より ５０００＝３５００(１＋α〔１７０−２５〕) となり α＝０.００２９５５＝２９５５(ppm／℃） …(２) となる。図２より、（２）で算出した温度係数は、拡散
抵抗の比抵抗値ρを０.２(Ω−cm）に設定すれば実現で
きる。
【００１１】同様に多結晶シリコン抵抗Ｒ２に関して
も、その温度特性は比抵抗値によって決められている。
拡散抵抗Ｒ１の場合と同様、温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成り立ち、図３(ａ)よりＲ２はＴ＝２５℃のとき１５
００Ω，Ｔ＝１７０℃のとき４００Ωである。よって
（１）式と図３(ａ)より ４００＝１５００(１＋α〔１７０−２５〕） となり α＝−０.００２７５８＝−２７５８(ppm／℃） …(２) となる。図２より、（２）で算出した温度係数は、多結
晶シリコン抵抗の比抵抗値ρを０.２(Ω−cm）に設定す
れば実現することができる。この算出した比抵抗値は、
不純物濃度或いは抵抗素子の厚み，深さ等の制御といっ
た製造条件の設定によって実現することができる。図３
(ｂ)に本実施例による温度上昇によるドレイン電流の遮
断特性解析結果を示す。本実施例によれば室温２５℃に
おいて約１.２Ａ のドレイン電流が観測されているが、
その後約１７０℃まで温度上昇するとドレイン電流はほ
ぼ完全に遮断されることが確認される。本実施例によれ
ば温度上昇に伴い、ドレイン電流を減少させることがで
きることがわかる。
も、その温度特性は比抵抗値によって決められている。
拡散抵抗Ｒ１の場合と同様、温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成り立ち、図３(ａ)よりＲ２はＴ＝２５℃のとき１５
００Ω，Ｔ＝１７０℃のとき４００Ωである。よって
（１）式と図３(ａ)より ４００＝１５００(１＋α〔１７０−２５〕） となり α＝−０.００２７５８＝−２７５８(ppm／℃） …(２) となる。図２より、（２）で算出した温度係数は、多結
晶シリコン抵抗の比抵抗値ρを０.２(Ω−cm）に設定す
れば実現することができる。この算出した比抵抗値は、
不純物濃度或いは抵抗素子の厚み，深さ等の制御といっ
た製造条件の設定によって実現することができる。図３
(ｂ)に本実施例による温度上昇によるドレイン電流の遮
断特性解析結果を示す。本実施例によれば室温２５℃に
おいて約１.２Ａ のドレイン電流が観測されているが、
その後約１７０℃まで温度上昇するとドレイン電流はほ
ぼ完全に遮断されることが確認される。本実施例によれ
ば温度上昇に伴い、ドレイン電流を減少させることがで
きることがわかる。
【００１２】図４(ａ), (ｂ)に本発明の第２の実施例を
示す過温度遮断回路付きパワーＭＯＳＦＥＴの回路図と
その断面構造を示す。図４(ａ)において４０５は定格電
圧６０Ｖ，定格電流３０Ａ，ｎチャネル型パワーＭＯＳ
ＦＥＴである。本実施例によれば過温度遮断回路は抵抗
素子は４０１，４０２，４０３と、ｎチャネル型ＭＯＳ
ＦＥＴ４０４により構成されている。抵抗素子４０２は
負の温度係数を有する多結晶シリコン、４０１，４０３
は正の温度係数を有する単結晶シリコンによって構成さ
れた抵抗素子であり、その温度係数は相互に異なってい
る。図４(ａ)にて示すｎチャネル型ＭＯＳＦＥＴ４０４
(Ｑ１)のゲート電圧には、パワーＭＯＳＦＥＴ４０５の
ゲート電圧ＶＧが抵抗素子４０２，４０３によって分圧
された電圧が加えられており、室温２５℃においては過
温度遮断回路は４０５(Ｑ２）をオフしないものとす
る。
示す過温度遮断回路付きパワーＭＯＳＦＥＴの回路図と
その断面構造を示す。図４(ａ)において４０５は定格電
圧６０Ｖ，定格電流３０Ａ，ｎチャネル型パワーＭＯＳ
ＦＥＴである。本実施例によれば過温度遮断回路は抵抗
素子は４０１，４０２，４０３と、ｎチャネル型ＭＯＳ
ＦＥＴ４０４により構成されている。抵抗素子４０２は
負の温度係数を有する多結晶シリコン、４０１，４０３
は正の温度係数を有する単結晶シリコンによって構成さ
れた抵抗素子であり、その温度係数は相互に異なってい
る。図４(ａ)にて示すｎチャネル型ＭＯＳＦＥＴ４０４
(Ｑ１)のゲート電圧には、パワーＭＯＳＦＥＴ４０５の
ゲート電圧ＶＧが抵抗素子４０２，４０３によって分圧
された電圧が加えられており、室温２５℃においては過
温度遮断回路は４０５(Ｑ２）をオフしないものとす
る。
【００１３】図４(ｂ)は図４(ａ)に示した本発明の第２
の実施例を示す過温度遮断回路付きパワーＭＯＳＦＥＴ
の回路を実現するための断面構造を示したものである。
本図に於いて４０６はドレイン電極、４０７はｎ型高濃
度ドレイン半導体基板、408は比抵抗０.８(Ω−cm），
深さ１０μｍのｎ型低濃度ドレイン半導体基板、409は
深さ３μｍのＰ型ベース領域、４１０は深さ１μｍのｎ
型高濃度ソース拡散領域、４１１は分離絶縁膜、４１
２，４１３はｎチャネル型ＭＯＳＦＥＴ４０４(Ｑ１)の
ソース及びドレイン電極である。４１４は絶縁膜上に堆
積された多結晶シリコン抵抗、４１５はアルミニウムか
ら成るソース電極、４１６は膜厚５０ｎｍのゲート絶縁
膜、４１７は多結晶シリコンから成るゲート電極、４１
８はリンガラス保護膜、４１９は多結晶シリコン抵抗の
取り出し電極、４２０は多結晶シリコンから成るパワー
ＭＯＳＦＥＴのゲート電極、４２１は基板中に形成した
ｎ型拡散抵抗、４２２はｎ型拡散抵抗の取り出し電極で
ある。本実施例においてはｎチャネル型ＭＯＳＦＥＴ４
０４(Ｑ１)もシリコン基板中に形成されているが、酸化
膜上に堆積した多結晶シリコン中においても実現可能で
あるとする。
の実施例を示す過温度遮断回路付きパワーＭＯＳＦＥＴ
の回路を実現するための断面構造を示したものである。
本図に於いて４０６はドレイン電極、４０７はｎ型高濃
度ドレイン半導体基板、408は比抵抗０.８(Ω−cm），
深さ１０μｍのｎ型低濃度ドレイン半導体基板、409は
深さ３μｍのＰ型ベース領域、４１０は深さ１μｍのｎ
型高濃度ソース拡散領域、４１１は分離絶縁膜、４１
２，４１３はｎチャネル型ＭＯＳＦＥＴ４０４(Ｑ１)の
ソース及びドレイン電極である。４１４は絶縁膜上に堆
積された多結晶シリコン抵抗、４１５はアルミニウムか
ら成るソース電極、４１６は膜厚５０ｎｍのゲート絶縁
膜、４１７は多結晶シリコンから成るゲート電極、４１
８はリンガラス保護膜、４１９は多結晶シリコン抵抗の
取り出し電極、４２０は多結晶シリコンから成るパワー
ＭＯＳＦＥＴのゲート電極、４２１は基板中に形成した
ｎ型拡散抵抗、４２２はｎ型拡散抵抗の取り出し電極で
ある。本実施例においてはｎチャネル型ＭＯＳＦＥＴ４
０４(Ｑ１)もシリコン基板中に形成されているが、酸化
膜上に堆積した多結晶シリコン中においても実現可能で
あるとする。
【００１４】図５(ａ)，(ｂ)に本発明の第３の実施例を
示す過温度遮断回路付きＩＧＢＴ（絶縁ゲート型バイポ
−ラトランジスタ）の回路図とその断面構造を示す。図
５(ａ)において５０５は定格電圧１０００Ｖ，定格電流
６０ＡのＩＧＢＴ（絶縁ゲート型バイポ−ラトランジス
タ）である。本実施例によれば図３(ａ)，(ｂ)に示すパ
ワーＭＯＳＦＥＴの場合と同様に、過温度遮断回路は抵
抗素子は５０１，５０２，５０３と、ｎチャネル型ＭＯ
ＳＦＥＴ５０４(Ｑ１)により構成されている。抵抗素子
５０２は多結晶シリコン抵抗、５０１，５０３は拡散抵
抗によって構成されている。抵抗素子５０１(ＲＬ)は温
度変動に係わらず、ほぼ一定の抵抗値であり、抵抗素子
５０２(Ｒ１)に関しては、負の温度係数，抵抗素子５０
３(Ｒ２)には正の温度係数が与えられている。
示す過温度遮断回路付きＩＧＢＴ（絶縁ゲート型バイポ
−ラトランジスタ）の回路図とその断面構造を示す。図
５(ａ)において５０５は定格電圧１０００Ｖ，定格電流
６０ＡのＩＧＢＴ（絶縁ゲート型バイポ−ラトランジス
タ）である。本実施例によれば図３(ａ)，(ｂ)に示すパ
ワーＭＯＳＦＥＴの場合と同様に、過温度遮断回路は抵
抗素子は５０１，５０２，５０３と、ｎチャネル型ＭＯ
ＳＦＥＴ５０４(Ｑ１)により構成されている。抵抗素子
５０２は多結晶シリコン抵抗、５０１，５０３は拡散抵
抗によって構成されている。抵抗素子５０１(ＲＬ)は温
度変動に係わらず、ほぼ一定の抵抗値であり、抵抗素子
５０２(Ｒ１)に関しては、負の温度係数，抵抗素子５０
３(Ｒ２)には正の温度係数が与えられている。
【００１５】図５(ｂ)は本発明の第２の実施例を示す過
温度遮断回路付きＩＧＢＴ（絶縁ゲート型バイポ−ラト
ランジスタ）の断面構造を示したものである。本図に於
いて５０６はＩＧＢＴ５０５(Ｑ２)のコレクタ電極、５
０７はｎ型高濃度半導体基板、５０８はｎ型低濃度領
域、５０９は深さ３μｍのｐ型ベース領域、５１０は深
さ１μｍのｎ型高濃度拡散領域、５１１は分離絶縁膜、
５１２，５１３はｎチャネル型ＭＯＳＦＥＴ５０４(Ｑ
１)のソース及びドレイン電極である。５１４は絶縁膜
上に堆積された多結晶シリコンであり、図５(ａ)におい
て抵抗素子５０２に相当している。４１５はアルミニウ
ムから成るソース電極、５１６は膜厚５０ｎｍのゲート
絶縁膜、５１７は多結晶シリコンから成るゲート電極、
５１８はリンガラス保護膜、５１９は多結晶シリコン抵
抗の取り出し電極、５２０はｐ型半導体高濃度基板、５
２１は抵抗素子５０１，５０３に相当するｎ型拡散抵
抗、５２２はｎ型拡散抵抗の取り出し電極である。
温度遮断回路付きＩＧＢＴ（絶縁ゲート型バイポ−ラト
ランジスタ）の断面構造を示したものである。本図に於
いて５０６はＩＧＢＴ５０５(Ｑ２)のコレクタ電極、５
０７はｎ型高濃度半導体基板、５０８はｎ型低濃度領
域、５０９は深さ３μｍのｐ型ベース領域、５１０は深
さ１μｍのｎ型高濃度拡散領域、５１１は分離絶縁膜、
５１２，５１３はｎチャネル型ＭＯＳＦＥＴ５０４(Ｑ
１)のソース及びドレイン電極である。５１４は絶縁膜
上に堆積された多結晶シリコンであり、図５(ａ)におい
て抵抗素子５０２に相当している。４１５はアルミニウ
ムから成るソース電極、５１６は膜厚５０ｎｍのゲート
絶縁膜、５１７は多結晶シリコンから成るゲート電極、
５１８はリンガラス保護膜、５１９は多結晶シリコン抵
抗の取り出し電極、５２０はｐ型半導体高濃度基板、５
２１は抵抗素子５０１，５０３に相当するｎ型拡散抵
抗、５２２はｎ型拡散抵抗の取り出し電極である。
【００１６】図６(ａ)に図４(ａ)，(ｂ)に示した本発明
の第２の実施例を示す過温度遮断回路付きパワーＭＯＳ
ＦＥＴに用いた抵抗素子Ｒ１，Ｒ２の温度特性を示す。
同図に示す温度特性を実現する比抵抗値の算出を行な
う。図６(ａ)より拡散抵抗Ｒ２に関しては、Ｔ＝２５℃
で１０００Ω，Ｔ＝１７０℃で１７００Ωである。この
とき抵抗素子Ｒ２の温度係数をαとすると、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成立ち、（１）式と図６(ａ)より １７００＝１０００(１＋α〔１７０−２５〕) となり α＝０.００４８２７＝４８２７(ppm／℃) …(２) となる。図２より、(２)で算出した温度係数は、拡散抵
抗の比抵抗値ρを０.４（Ω−cm）に設定すれば実現す
ることができる。
の第２の実施例を示す過温度遮断回路付きパワーＭＯＳ
ＦＥＴに用いた抵抗素子Ｒ１，Ｒ２の温度特性を示す。
同図に示す温度特性を実現する比抵抗値の算出を行な
う。図６(ａ)より拡散抵抗Ｒ２に関しては、Ｔ＝２５℃
で１０００Ω，Ｔ＝１７０℃で１７００Ωである。この
とき抵抗素子Ｒ２の温度係数をαとすると、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成立ち、（１）式と図６(ａ)より １７００＝１０００(１＋α〔１７０−２５〕) となり α＝０.００４８２７＝４８２７(ppm／℃) …(２) となる。図２より、(２)で算出した温度係数は、拡散抵
抗の比抵抗値ρを０.４（Ω−cm）に設定すれば実現す
ることができる。
【００１７】同様に多結晶シリコン抵抗Ｒ１に関して
も、その温度特性は比抵抗値によって決められている。
拡散抵抗Ｒ２の場合と同様、温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成り立ち、図６(ａ)よりＲ２はＴ＝２５℃のとき８０
００Ω，Ｔ＝１７０℃のとき５０００Ωである。よって
（１）式と図６(ａ)より ５０００＝８０００(１＋α〔１７０−２５〕) となり α＝−０.００２５８６＝−２５８６(ppm／℃) …(２) となる。図２より、（２）で算出した温度係数は、多結
晶シリコン抵抗の比抵抗値ρを０.２(Ω−cm）に設定す
れば実現することができる。この算出した比抵抗値は、
不純物濃度或いは抵抗素子の厚み，深さ等の制御といっ
た製造条件の設定によって実現することができる。
も、その温度特性は比抵抗値によって決められている。
拡散抵抗Ｒ２の場合と同様、温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成り立ち、図６(ａ)よりＲ２はＴ＝２５℃のとき８０
００Ω，Ｔ＝１７０℃のとき５０００Ωである。よって
（１）式と図６(ａ)より ５０００＝８０００(１＋α〔１７０−２５〕) となり α＝−０.００２５８６＝−２５８６(ppm／℃) …(２) となる。図２より、（２）で算出した温度係数は、多結
晶シリコン抵抗の比抵抗値ρを０.２(Ω−cm）に設定す
れば実現することができる。この算出した比抵抗値は、
不純物濃度或いは抵抗素子の厚み，深さ等の制御といっ
た製造条件の設定によって実現することができる。
【００１８】図６(ｂ)は本発明の第２の実施例によるド
レイン電流の遮断特性の解析結果を示す。解析条件はド
レイン電圧１０Ｖ，ゲート電圧１０Ｖとしてある。本実
施例によればパワーＭＯＳＦＥＴのゲート直列抵抗ＲＬ
が５００Ωの場合、室温２５℃において約５.０Ａ のド
レイン電流が観測されているが、その後約１７０℃まで
温度上昇するとドレイン電流は完全に遮断されることが
確認できる。本発明によれば温度上昇に伴い、ドレイン
電流を減少させる効果を有していることがわかる。
レイン電流の遮断特性の解析結果を示す。解析条件はド
レイン電圧１０Ｖ，ゲート電圧１０Ｖとしてある。本実
施例によればパワーＭＯＳＦＥＴのゲート直列抵抗ＲＬ
が５００Ωの場合、室温２５℃において約５.０Ａ のド
レイン電流が観測されているが、その後約１７０℃まで
温度上昇するとドレイン電流は完全に遮断されることが
確認できる。本発明によれば温度上昇に伴い、ドレイン
電流を減少させる効果を有していることがわかる。
【００１９】図７(ａ)に本発明の第４の実施例を示す過
温度遮断回路内蔵のパワーMOSFETの回路図を示す。本図
において７０１(Ｑ１)は定格電圧６０Ｖ，定格電流３０
Ａのｎチャネル型パワーＭＯＳＦＥＴである。本実施例
にて過温度遮断回路はゲート直列抵抗７０２，ゲート−
ソース間抵抗７０３，７０４，７０５，ダイオード７０
６，ｎチャネル型ＭＯＳＦＥＴ７０７により構成されて
いる。ゲート直列抵抗７０３，抵抗素子７０５，ダイオ
ード７０６に関しては、絶縁膜上に堆積した多結晶シリ
コンにより形成されている。抵抗素子７０２，７０４，
７０５は基板中に生成した拡散抵抗である。ｎチャネル
型ＭＯＳＦＥＴ７０７(Ｑ１)に関しては、シリコン基板
中に形成してあるが、絶縁膜上に堆積された多結晶シリ
コン中にも形成可能である。次に遮断動作解析結果につ
いて説明する。本実施例において抵抗素子７０５，７０
２については温度変動に係わらず一定の抵抗値であると
する。多結晶ダイオード７０６の降伏電圧は約７Ｖであ
るとする。ダイオード７０６には、パワーＭＯＳＦＥＴ
７０１のゲート電圧ＶＧが、相反する温度係数を有する
抵抗素子７０３，７０４によって分圧され、その電圧値
がダイオード７０６の逆方向電圧として加えられてい
る。この逆方向電圧は室温（２５℃）においては、降伏
電圧よりも低く、電流は何ら発生していない。しかし、
チップ温度上昇により、抵抗素子７０３は低抵抗化、抵
抗素子７０４は高抵抗化し、ある温度に達するとダイオ
ード７０６は降伏し、ｎチャネル型ＭＯＳＦＥＴ７０７
(Ｑ１)のゲート−ソース間に電圧が加わる。本方式によ
ればダイオード７０６が降伏する温度に達するまで、プ
ルダウン用ＭＯＳＦＥＴ(７０７，Ｑ１)は動作しないの
で、急峻な遮断特性を実現することができる。
温度遮断回路内蔵のパワーMOSFETの回路図を示す。本図
において７０１(Ｑ１)は定格電圧６０Ｖ，定格電流３０
Ａのｎチャネル型パワーＭＯＳＦＥＴである。本実施例
にて過温度遮断回路はゲート直列抵抗７０２，ゲート−
ソース間抵抗７０３，７０４，７０５，ダイオード７０
６，ｎチャネル型ＭＯＳＦＥＴ７０７により構成されて
いる。ゲート直列抵抗７０３，抵抗素子７０５，ダイオ
ード７０６に関しては、絶縁膜上に堆積した多結晶シリ
コンにより形成されている。抵抗素子７０２，７０４，
７０５は基板中に生成した拡散抵抗である。ｎチャネル
型ＭＯＳＦＥＴ７０７(Ｑ１)に関しては、シリコン基板
中に形成してあるが、絶縁膜上に堆積された多結晶シリ
コン中にも形成可能である。次に遮断動作解析結果につ
いて説明する。本実施例において抵抗素子７０５，７０
２については温度変動に係わらず一定の抵抗値であると
する。多結晶ダイオード７０６の降伏電圧は約７Ｖであ
るとする。ダイオード７０６には、パワーＭＯＳＦＥＴ
７０１のゲート電圧ＶＧが、相反する温度係数を有する
抵抗素子７０３，７０４によって分圧され、その電圧値
がダイオード７０６の逆方向電圧として加えられてい
る。この逆方向電圧は室温（２５℃）においては、降伏
電圧よりも低く、電流は何ら発生していない。しかし、
チップ温度上昇により、抵抗素子７０３は低抵抗化、抵
抗素子７０４は高抵抗化し、ある温度に達するとダイオ
ード７０６は降伏し、ｎチャネル型ＭＯＳＦＥＴ７０７
(Ｑ１)のゲート−ソース間に電圧が加わる。本方式によ
ればダイオード７０６が降伏する温度に達するまで、プ
ルダウン用ＭＯＳＦＥＴ(７０７，Ｑ１)は動作しないの
で、急峻な遮断特性を実現することができる。
【００２０】図７(ｂ)に本発明の第４の実施例に示す過
温度遮断回路中に組み込んだ抵抗素子Ｒ１(７０３)，Ｒ
２(７０４)の温度特性を示す。Ｒ２は基板中に生成した
拡散抵抗の温度特性を示してある。拡散抵抗の温度係数
をαとすれば、図７(ｂ)よりＴ＝２５℃のとき３０００
Ω，Ｔ＝１７０℃のとき５２００Ωである。よって、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) 式より ５２００＝３０００(１＋α〔１７０−２５〕) より α＝０.００５０５７＝５０５７(ppm／℃) …(２) である。図２より、（２）で算出した温度係数は、比抵
抗値ρを０.４(Ω−cm）に設定すれば実現することがで
きる。
温度遮断回路中に組み込んだ抵抗素子Ｒ１(７０３)，Ｒ
２(７０４)の温度特性を示す。Ｒ２は基板中に生成した
拡散抵抗の温度特性を示してある。拡散抵抗の温度係数
をαとすれば、図７(ｂ)よりＴ＝２５℃のとき３０００
Ω，Ｔ＝１７０℃のとき５２００Ωである。よって、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) 式より ５２００＝３０００(１＋α〔１７０−２５〕) より α＝０.００５０５７＝５０５７(ppm／℃) …(２) である。図２より、（２）で算出した温度係数は、比抵
抗値ρを０.４(Ω−cm）に設定すれば実現することがで
きる。
【００２１】同様に多結晶シリコン抵抗Ｒ１に関して
も、その温度特性は比抵抗値によって決められている。
拡散抵抗Ｒ２の場合と同様、温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成り立ち、図７(ｂ)より多結晶シリコン抵抗Ｒ２はＴ
＝２５℃のとき１０００Ω，Ｔ＝１７０℃のとき４００
Ωである。よって ４００＝１０００(１＋α〔１７０−２５〕) より α＝−０.００４１３７＝−４１３７(ppm／℃） …(２) となる。図２より、（２）で算出した温度係数は、比抵
抗値ρを０.５(Ω−cm）に設定すれば実現することがで
きる。この比抵抗値は、不純物濃度或いは抵抗素子の厚
み，深さ等の制御といった製造条件の設定によって実現
することができる。
も、その温度特性は比抵抗値によって決められている。
拡散抵抗Ｒ２の場合と同様、温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) が成り立ち、図７(ｂ)より多結晶シリコン抵抗Ｒ２はＴ
＝２５℃のとき１０００Ω，Ｔ＝１７０℃のとき４００
Ωである。よって ４００＝１０００(１＋α〔１７０−２５〕) より α＝−０.００４１３７＝−４１３７(ppm／℃） …(２) となる。図２より、（２）で算出した温度係数は、比抵
抗値ρを０.５(Ω−cm）に設定すれば実現することがで
きる。この比抵抗値は、不純物濃度或いは抵抗素子の厚
み，深さ等の制御といった製造条件の設定によって実現
することができる。
【００２２】図８に本発明の第３の実施例によるドレイ
ン電流の遮断特性の解析結果を示す。解析条件はドレイ
ン電圧１０Ｖ，ゲート電圧１０Ｖとしてある。パワーMO
SFETのゲート直列抵抗ＲＬがそれぞれ６００Ωと８００
Ωの場合について行った。本解析結果によれば、ドレイ
ン電流の遮断特性は約６０℃位から観測され、ダイオー
ド７０６が降伏する温度に達するまで、プルダウン用Ｍ
ＯＳＦＥＴ707(Ｑ１)は動作していないことが確認でき
る。
ン電流の遮断特性の解析結果を示す。解析条件はドレイ
ン電圧１０Ｖ，ゲート電圧１０Ｖとしてある。パワーMO
SFETのゲート直列抵抗ＲＬがそれぞれ６００Ωと８００
Ωの場合について行った。本解析結果によれば、ドレイ
ン電流の遮断特性は約６０℃位から観測され、ダイオー
ド７０６が降伏する温度に達するまで、プルダウン用Ｍ
ＯＳＦＥＴ707(Ｑ１)は動作していないことが確認でき
る。
【００２３】図９(ａ)に本発明の第４の実施例を示す過
温度遮断回路内蔵パワーMOSFETの回路図を示す。本図に
おいて９０１は定格電圧６０Ｖ，定格電流３０Ａのｎチ
ャネル型パワーＭＯＳＦＥＴである。９０２，９０３，
９０４，９０５，９０６は抵抗素子、９０７はｎチャネ
ル型ＭＯＳＦＥＴ、９０８はｎチャネル型MOSFET、９０
９はｐチャネル型ＭＯＳＦＥＴであり９０８，９０９に
よりＣＭＯＳが構成されている。９１０はプルダウン用
ＭＯＳＦＥＴである。９１１は降伏電圧５Ｖのツエナー
ダイオードである。本実施例によれば抵抗素子９０２，
９０３，905,９０６は酸化膜上に堆積した多結晶シリコ
ンにより構成するものとし、抵抗素子９０３(Ｒ１)に関
しては負の温度係数を与える。また、同図中に示す抵抗
素子９０４(Ｒ２)に関しては、基板中に生成した拡散抵
抗によって構成する。ｎチャネル型ＭＯＳＦＥＴ９０
７，９１０に関しては基板中に生成しているものとする
が、酸化膜上に堆積した多結晶シリコン中に形成したも
のを用いても構わないものとする。またｎチャネル型Ｍ
ＯＳＦＥＴ９０８，ｐチャネル型ＭＯＳＦＥＴ９０９に
よって構成されたＣＭＯＳ構造は横型パワーＭＯＳＦＥ
Ｔ或は縦型パワーＭＯＳＦＥＴとも共存可能であるもの
とする。
温度遮断回路内蔵パワーMOSFETの回路図を示す。本図に
おいて９０１は定格電圧６０Ｖ，定格電流３０Ａのｎチ
ャネル型パワーＭＯＳＦＥＴである。９０２，９０３，
９０４，９０５，９０６は抵抗素子、９０７はｎチャネ
ル型ＭＯＳＦＥＴ、９０８はｎチャネル型MOSFET、９０
９はｐチャネル型ＭＯＳＦＥＴであり９０８，９０９に
よりＣＭＯＳが構成されている。９１０はプルダウン用
ＭＯＳＦＥＴである。９１１は降伏電圧５Ｖのツエナー
ダイオードである。本実施例によれば抵抗素子９０２，
９０３，905,９０６は酸化膜上に堆積した多結晶シリコ
ンにより構成するものとし、抵抗素子９０３(Ｒ１)に関
しては負の温度係数を与える。また、同図中に示す抵抗
素子９０４(Ｒ２)に関しては、基板中に生成した拡散抵
抗によって構成する。ｎチャネル型ＭＯＳＦＥＴ９０
７，９１０に関しては基板中に生成しているものとする
が、酸化膜上に堆積した多結晶シリコン中に形成したも
のを用いても構わないものとする。またｎチャネル型Ｍ
ＯＳＦＥＴ９０８，ｐチャネル型ＭＯＳＦＥＴ９０９に
よって構成されたＣＭＯＳ構造は横型パワーＭＯＳＦＥ
Ｔ或は縦型パワーＭＯＳＦＥＴとも共存可能であるもの
とする。
【００２４】図９(ｂ)に本発明の第４の実施例に示すパ
ワーＭＯＳＦＥＴに用いた抵抗素子Ｒ１，Ｒ２の温度特
性を示す。Ｒ１(９０３)は酸化膜上に堆積した多結晶シ
リコン抵抗の温度特性を示している。多結晶シリコン抵
抗の温度特性はその比抵抗値の設定によって決められ
る。本図よりＲ１(９０３)に関しては、Ｔ＝２５℃にて
Ｒ１＝１００００Ωであり、Ｔ＝１７０℃にてＲ１＝８
０００Ωである。よって温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) 式と図９(ｂ)より ８０００＝１００００(１＋α〔１７０−２５〕） となり α＝−０.００１３８０＝−１３８０(ppm／℃） …(２) となる。図２より(２）で算出した温度係数αは、比抵
抗値ρを０.０５(Ω−cm)に設定することにより実現す
ることができる。次に単結晶シリコンによって構成し
た、抵抗素子Ｒ２(９０４)の温度特性について説明す
る。図９(ｂ)に示す様に、本抵抗素子はＴ＝２５℃にて
Ｒ１＝１５００Ωであり、Ｔ＝１７０℃にてＲ１＝２６
００Ωである。よって温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) 式と図９(ｂ)より ２６００＝１５００(１＋α〔１７０−２５〕） α＝０.００５０５７＝５０５７(ppm／℃) …(２) である。図２より、（２）で算出した温度係数は、比抵
抗値ρを０.４(Ω−cm）に設定することによって実現す
ることができる。この比抵抗値は不純物濃度或は抵抗素
子の厚み，深さ等の制御により容易に実現することがで
きる。
ワーＭＯＳＦＥＴに用いた抵抗素子Ｒ１，Ｒ２の温度特
性を示す。Ｒ１(９０３)は酸化膜上に堆積した多結晶シ
リコン抵抗の温度特性を示している。多結晶シリコン抵
抗の温度特性はその比抵抗値の設定によって決められ
る。本図よりＲ１(９０３)に関しては、Ｔ＝２５℃にて
Ｒ１＝１００００Ωであり、Ｔ＝１７０℃にてＲ１＝８
０００Ωである。よって温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) 式と図９(ｂ)より ８０００＝１００００(１＋α〔１７０−２５〕） となり α＝−０.００１３８０＝−１３８０(ppm／℃） …(２) となる。図２より(２）で算出した温度係数αは、比抵
抗値ρを０.０５(Ω−cm)に設定することにより実現す
ることができる。次に単結晶シリコンによって構成し
た、抵抗素子Ｒ２(９０４)の温度特性について説明す
る。図９(ｂ)に示す様に、本抵抗素子はＴ＝２５℃にて
Ｒ１＝１５００Ωであり、Ｔ＝１７０℃にてＲ１＝２６
００Ωである。よって温度係数をαとすれば、 Ｒ170＝Ｒ25(１＋αΔＴ) …(１) 式と図９(ｂ)より ２６００＝１５００(１＋α〔１７０−２５〕） α＝０.００５０５７＝５０５７(ppm／℃) …(２) である。図２より、（２）で算出した温度係数は、比抵
抗値ρを０.４(Ω−cm）に設定することによって実現す
ることができる。この比抵抗値は不純物濃度或は抵抗素
子の厚み，深さ等の制御により容易に実現することがで
きる。
【００２５】図１０に本発明の第４の実施例によるドレ
イン電流の遮断特性の解析結果を示す。本発明によれば
プルダウン用ＭＯＳＦＥＴがＣＭＯＳ駆動されることに
より、ある特定の温度に達した場合にのみ、急峻な遮断
特性を実現することができる。
イン電流の遮断特性の解析結果を示す。本発明によれば
プルダウン用ＭＯＳＦＥＴがＣＭＯＳ駆動されることに
より、ある特定の温度に達した場合にのみ、急峻な遮断
特性を実現することができる。
【００２６】
【発明の効果】本発明によれば正及び負の温度係数を有
する抵抗素子を用いた過温度遮断回路をパワーＭＯＳＦ
ＥＴに内蔵することにより、高感度な過温度遮断動作を
実現することができる。
する抵抗素子を用いた過温度遮断回路をパワーＭＯＳＦ
ＥＴに内蔵することにより、高感度な過温度遮断動作を
実現することができる。
【図１】本発明の第一の実施例を示す過温度遮断回路内
蔵パワーＭＯＳＦＥＴの回路図と素子断面図である。
蔵パワーＭＯＳＦＥＴの回路図と素子断面図である。
【図２】単結晶及び多結晶シリコン抵抗の比抵抗値と温
度係数の関係を示す図である。
度係数の関係を示す図である。
【図３】図１の回路の抵抗素子の温度特性とドレイン電
流遮断特性を示す図である。
流遮断特性を示す図である。
【図４】本発明の第二の実施例を示す過温度遮断回路内
蔵パワーＭＯＳＦＥＴの回路図と素子断面図である。
蔵パワーＭＯＳＦＥＴの回路図と素子断面図である。
【図５】本発明の第三の実施例を示す過温度遮断回路内
蔵ＩＧＢＴの回路図と素子断面図である。
蔵ＩＧＢＴの回路図と素子断面図である。
【図６】図４の回路の抵抗素子の温度特性とドレイン電
流遮断特性を示す図である。
流遮断特性を示す図である。
【図７】本発明の第四の実施例を示す過温度遮断回路内
蔵パワーＭＯＳＦＥＴの回路図と抵抗素子の温度特性を
示す図である。
蔵パワーＭＯＳＦＥＴの回路図と抵抗素子の温度特性を
示す図である。
【図８】図５の回路のドレイン電流遮断特性を示す図で
ある。
ある。
【図９】本発明の第五の実施例を示す過温度遮断回路内
蔵パワーＭＯＳＦＥＴの回路図と抵抗素子の温度特性を
示す図である。
蔵パワーＭＯＳＦＥＴの回路図と抵抗素子の温度特性を
示す図である。
【図１０】図７の回路のドレイン電流遮断特性を示す図
である。
である。
１０１，１０２…抵抗素子、１０３…６０Ｖ級ｎチャネ
ル型パワーMOSFET、１０４…ドレイン電極、１０５…ｎ
型高濃度半導体基板、１０６…ｎ型低濃度半導体基板、
１０７…ｐ型ベース領域、１０８…ｎ型高濃度拡散領
域、１０９…分離絶縁膜、１１０…ｎ型拡散抵抗取り出
し電極、１１１…多結晶シリコン抵抗取り出し電極、１
１２…多結晶シリコン抵抗、１１３…ソース電極、１１
４…ゲート電極、１１５…リンガラス保護膜、１１６…
膜厚５０ｎｍのゲート絶縁膜、４０１，４０２，４０３
…抵抗素子、４０４…ｎチャネル型ＭＯＳＦＥＴ、405
…６０Ｖ級ｎチャネル型パワーＭＯＳＦＥＴ、４０６…
ドレイン電極、４０７…ｎ型高濃度半導体基板、４０８
…ｎ型低濃度半導体基板、４０９…ｐ型ベース領域、４
１０…ｎ型高濃度拡散領域、４１１…分離絶縁膜、４１
２，４１３…ｎチャネル型ＭＯＳＦＥＴのソース及びド
レイン電極、４１４…多結晶シリコン抵抗、４１５…ソ
ース電極、４１６…膜厚５０ｎｍゲート絶縁膜、４１７
…多結晶シリコンゲート電極、４１８…リンガラス保護
膜、４１９…多結晶シリコン抵抗取り出し電極、４２０
…多結晶シリコンゲート電極、４２１…ｎ型拡散抵抗、
422…ｎ型拡散抵抗取り出し電極、５０１，５０２，５
０３…抵抗素子、５０４…ｎチャネル型ＭＯＳＦＥＴ、
５０５…１０００Ｖ級ＩＧＢＴ、５０６…ドレイン電
極、５０７…ｎ型高濃度半導体基板、５０８…ｎ型低濃
半導体基板、５０９…ｐ型ベース領域、５１０…ｎ型高
濃度拡散領域、５１１…分離絶縁膜、５１２，５１３…
ｎチャネル型ＭＯＳＦＥＴのソース及びドレイン電極、
５１４…多結晶シリコン抵抗、５１５…ソース電極、５
１６…ゲート絶縁膜、５１７…多結晶シリコンゲート電
極、５１８…リンガラス保護膜、５１９…多結晶シリコ
ン抵抗取り出し電極、５２０…ｐ型半導体高濃度基板、
５２１…ｎ型拡散抵抗、５２２…ｎ型拡散抵抗取り出し
電極、７０１…６０Ｖ級ｎチャネル型パワーＭＯＳＦＥ
Ｔ、７０２，７０３，７０４，７０５…抵抗素子、７０
６…多結晶シリコンダイオード、７０７…ｎチャネル型
ＭＯＳＦＥＴ、９０１…６０Ｖ級ｎチャネル型パワーＭ
ＯＳＦＥＴ、９０２，９０３，９０４，９０５，９０６
…抵抗素子、９０７，９０８，９１０…ｎチャネル型Ｍ
ＯＳＦＥＴ、９０９…ｐチャネル型MOSFET、９１１…ツ
エナーダイオード。
ル型パワーMOSFET、１０４…ドレイン電極、１０５…ｎ
型高濃度半導体基板、１０６…ｎ型低濃度半導体基板、
１０７…ｐ型ベース領域、１０８…ｎ型高濃度拡散領
域、１０９…分離絶縁膜、１１０…ｎ型拡散抵抗取り出
し電極、１１１…多結晶シリコン抵抗取り出し電極、１
１２…多結晶シリコン抵抗、１１３…ソース電極、１１
４…ゲート電極、１１５…リンガラス保護膜、１１６…
膜厚５０ｎｍのゲート絶縁膜、４０１，４０２，４０３
…抵抗素子、４０４…ｎチャネル型ＭＯＳＦＥＴ、405
…６０Ｖ級ｎチャネル型パワーＭＯＳＦＥＴ、４０６…
ドレイン電極、４０７…ｎ型高濃度半導体基板、４０８
…ｎ型低濃度半導体基板、４０９…ｐ型ベース領域、４
１０…ｎ型高濃度拡散領域、４１１…分離絶縁膜、４１
２，４１３…ｎチャネル型ＭＯＳＦＥＴのソース及びド
レイン電極、４１４…多結晶シリコン抵抗、４１５…ソ
ース電極、４１６…膜厚５０ｎｍゲート絶縁膜、４１７
…多結晶シリコンゲート電極、４１８…リンガラス保護
膜、４１９…多結晶シリコン抵抗取り出し電極、４２０
…多結晶シリコンゲート電極、４２１…ｎ型拡散抵抗、
422…ｎ型拡散抵抗取り出し電極、５０１，５０２，５
０３…抵抗素子、５０４…ｎチャネル型ＭＯＳＦＥＴ、
５０５…１０００Ｖ級ＩＧＢＴ、５０６…ドレイン電
極、５０７…ｎ型高濃度半導体基板、５０８…ｎ型低濃
半導体基板、５０９…ｐ型ベース領域、５１０…ｎ型高
濃度拡散領域、５１１…分離絶縁膜、５１２，５１３…
ｎチャネル型ＭＯＳＦＥＴのソース及びドレイン電極、
５１４…多結晶シリコン抵抗、５１５…ソース電極、５
１６…ゲート絶縁膜、５１７…多結晶シリコンゲート電
極、５１８…リンガラス保護膜、５１９…多結晶シリコ
ン抵抗取り出し電極、５２０…ｐ型半導体高濃度基板、
５２１…ｎ型拡散抵抗、５２２…ｎ型拡散抵抗取り出し
電極、７０１…６０Ｖ級ｎチャネル型パワーＭＯＳＦＥ
Ｔ、７０２，７０３，７０４，７０５…抵抗素子、７０
６…多結晶シリコンダイオード、７０７…ｎチャネル型
ＭＯＳＦＥＴ、９０１…６０Ｖ級ｎチャネル型パワーＭ
ＯＳＦＥＴ、９０２，９０３，９０４，９０５，９０６
…抵抗素子、９０７，９０８，９１０…ｎチャネル型Ｍ
ＯＳＦＥＴ、９０９…ｐチャネル型MOSFET、９１１…ツ
エナーダイオード。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角田 英樹 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 吉田 功 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大高 成雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内 (72)発明者 坂本 光造 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 島本 裕巳 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (4)
- 【請求項１】第一導電形の半導体基板上の一部に第二導
電形のベース領域を有し、該ベース領域中に第一導電形
のソース領域を有し、上記ベース領域の周辺表面部分に
存在する絶縁膜を介し、ゲート電極を有する絶縁ゲート
型トランジスタにおいて、該トランジスタ動作時のチッ
プ温度上昇時に、導通電流の遮断が可能な負の温度係数
を有する抵抗体と正の温度係数を有する抵抗体を用いた
過温度遮断回路を内蔵したことを特徴とする半導体装
置。 - 【請求項２】過温度遮断回路中に逆方向動作の可能なダ
イオードを組み込み、正の温度係数と負の温度係数を持
つ抵抗体によって与えられるバイアス電圧を利用するこ
とにより、温度上昇によってダイオードが逆方向動作を
起こした場合に、過温度遮断機能が働くことを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】正の温度係数を持つ抵抗体を基板中に形成
し、更にその絶縁膜上に負の温度係数を持つ抵抗体を形
成し、これら同一領域内に形成した抵抗体を用いて過温
度遮断回路を形成したことを特徴とする請求項１記載の
半導体装置。 - 【請求項４】抵抗体とトランジスタ，ダイオードによっ
て構成された過温度遮断回路を同一チップ内に形成した
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28102991A JPH05121736A (ja) | 1991-10-28 | 1991-10-28 | 過温度遮断回路を内蔵した半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28102991A JPH05121736A (ja) | 1991-10-28 | 1991-10-28 | 過温度遮断回路を内蔵した半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05121736A true JPH05121736A (ja) | 1993-05-18 |
Family
ID=17633301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28102991A Withdrawn JPH05121736A (ja) | 1991-10-28 | 1991-10-28 | 過温度遮断回路を内蔵した半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05121736A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010258233A (ja) * | 2009-04-24 | 2010-11-11 | Toyota Motor Corp | 半導体装置 |
| US8487330B2 (en) | 2007-12-07 | 2013-07-16 | Kabushiki Kaisha Toshiba | Phosphor and LED light-emitting device using the same |
| JP2014229653A (ja) * | 2013-05-20 | 2014-12-08 | 株式会社デンソー | 半導体装置 |
-
1991
- 1991-10-28 JP JP28102991A patent/JPH05121736A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8487330B2 (en) | 2007-12-07 | 2013-07-16 | Kabushiki Kaisha Toshiba | Phosphor and LED light-emitting device using the same |
| JP2010258233A (ja) * | 2009-04-24 | 2010-11-11 | Toyota Motor Corp | 半導体装置 |
| JP2014229653A (ja) * | 2013-05-20 | 2014-12-08 | 株式会社デンソー | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990107 |