JP5261982B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は半導体装置及び半導体装置の製造方法に関し、特に、パワー半導体素子を搭載した半導体装置及びその製造方法に関する。
インバータ装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して半導体装置（汎用モジュール）が使用されている。
例えば、半導体装置として、所定の厚みを有した金属ベース板を基体とし、金属ベース板上にパワー半導体素子を搭載したパッケージ型タイプのものが開示されている（例えば、特許文献１参照）。図１１は金属ベース板を基体とする半導体装置の模式図である。
この半導体装置１００は、数ミリ厚の金属ベース板１０１を基体とし、金属ベース板１０１上には、半田層１０２を介して金属箔１０３が接合されている。そして、金属箔１０３上には、絶縁板１０４が接合され、絶縁板１０４上には、金属箔１０５，１０６が接合されている。さらに、金属箔１０５，１０６上に、半田層１０７，１０８を介して、半導体素子１０９，１１０が接合されている。ここで、半導体素子１０９，１１０は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子、ＦＷＤ（Free Wheeling Diode）素子等が該当する。さらに、半導体素子１０９，１１０上には、半田層１１１，１１２を介して、ヒートスプレッダ１１３，１１４が接合されている。そして、金属ベース板１０１の上端縁からは、半導体素子１０９，１１０等を取り囲むように、成形された樹脂ケース１１５が固着されている。また、樹脂ケース１１５の孔部１１７内には、補強用の金属リング１１８が設けられている。
また、図示はしないが、半導体素子１０９，１１０の周囲には、金属ワイヤ、リードフレーム等が配設され、例えば、半導体素子１０９，１１０の電極と絶縁板１０４上に形成された回路パターン、もしくは、半導体素子１０９，１１０の電極間同士が電気的に接合されている。
さらに、樹脂ケース１１５内部には、金属ワイヤ等の接触防止や、半導体素子１０９，１１０等を水分、湿気、塵から保護するために、シリコーン系材料で構成されたゲル１１６が封止されている。
また、最近では、金属ベース板１０１を基体としない、小型サイズの半導体装置が開示されている（例えば、非特許文献１参照）。
図１２は金属ベース板を使用しない半導体装置の模式図である。
この半導体装置２００は、絶縁板１０４と、絶縁板１０４の下面に形成された金属箔１０３と、絶縁板１０４の上面に形成された金属箔１０５，１０６を基体としている。そして、金属箔１０５，１０６上に、半田層１０７，１０８を介して、半導体素子１０９，１１０が接合されている。
そして、半導体装置２００では、絶縁板１０４の上端縁から、半導体素子１０９，１１０等を取り囲むように、成形された樹脂ケース１１５が固着されている。また、樹脂ケース１１５内には、同様に、シリコーン系材料で構成されたゲル１１６が封止されている。
このような半導体装置２００によれば、肉厚の厚い金属ベース板を基体としないので、半導体装置の軽量化、小型化、さらには、低コスト化を図ることができる。
また、半導体装置１００，２００内に搭載する半導体素子１０９，１１０自体については、近年、ターンオフ損失を低減させた、薄型の半導体素子が用いられている（例えば、非特許文献２参照）。
例えば、従前においては、エピタキシャルシリコン基板を用いて作製した、肉厚が３５０μｍ程度のＰＴ（Punch Through）型半導体素子を用いるのが主流であったが、最近では、ＦＺ（Floating Zone）基板を用いて作製した、肉厚が１００μｍ程度のＮＰＴ（None Punch Through）型半導体素子を用いるのが一般的になりつつある。
特開２００３−２８９１３０号公報 小松、早乙女、井川、"小容量ＩＧＢＴモジュール"富士時報Ｖｏｌ．７８、Ｎｏ．４、２００５、Ｐ．２６０〜２６３ 宮下、"ＵシリーズＩＧＢＴモジュール"富士時報Ｖｏｌ．７７、Ｎｏ．５、２００４、Ｐ．３１３〜３１６
しかしながら、上記のような半導体装置１００，２００を繰り返し作動させると、搭載した半導体素子１０９，１１０の肉厚が１００μｍ以上であることから、半導体素子１０９，１１０の発熱と放熱により、半導体素子１０９，１１０が大きく伸縮する。その結果、半導体素子１０９，１１０と、半導体素子１０９，１１０下の半田層１０７，１０８との間に過剰な応力が繰り返し発生する。
このような半導体装置１００，２００を長期間にわたり作動させると、半導体素子１０９，１１０と半田層１０７，１０８との間の密着力が応力に耐えることができず、半導体素子１０９，１１０と半田層１０７，１０８との界面に剥離、断線が生じ、半導体装置としての信頼性が低下するという問題点があった。
本発明はこのような点に鑑みてなされたものであり、長時間使用しても、信頼性に優れた半導体装置及びそのような半導体装置の製造方法を提供することを目的とする。
本発明では上記課題を解決するために、絶縁板と、前記絶縁板の第１の主面に接合された第１の金属箔と、前記絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、前記第２の金属箔上に半田層を介して接合された、肉厚が８５μｍ以上で１００μｍより薄い、少なくとも一つの半導体素子と、を備えたことを特徴とする半導体装置が提供される。
このような半導体装置では、絶縁板の第１の主面に、第１の金属箔が接合され、絶縁板の第２の主面に、少なくとも一つの第２の金属箔が接合され、第２の金属箔上に半田層を介して、肉厚が８５μｍ以上で１００μｍより薄い、少なくとも一つの半導体素子が接合される。
また、本発明では、絶縁板と、前記絶縁板の第１の主面に接合された第１の金属箔と、前記絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、を備えた基板を準備する工程と、前記第２の金属箔の上面の外周部に、溶融状態の半田の濡れを抑制する濡れ抑制層を選択的に配置する工程と、前記第２の金属箔の金属面が表出した部分に半田材を塗布する工程と、前記半田材上に、肉厚が８５μｍ以上で１００μｍより薄い、半導体素子を載置する工程と、前記半田材の加熱処理を行い、前記半導体素子と前記第２の金属箔とを半田層を介して接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法では、絶縁板と、絶縁板の第１の主面に接合された第１の金属箔と、絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、を備えた基板が準備され、第２の金属箔の上面の外周部に、溶融状態の半田の濡れを抑制する濡れ抑制層が選択的に配置され、第２の金属箔の金属面が表出した部分に半田材が塗布され、半田材上に、肉厚が８５μｍ以上で１００μｍより薄い、半導体素子が載置され、半田材の加熱処理を行うことにより、半導体素子と第２の金属箔とが半田層を介して接合される。
また、本発明では、絶縁板と、前記絶縁板の第１の主面に接合された第１の金属箔と、前記絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、を備えた基板を準備する工程と、前記第２の金属箔上に画定された素子搭載領域に、前記素子搭載領域の中心部に対し点対称になるように、半田材を選択的に配置する工程と、前記半田材上に、肉厚が８５μｍ以上で１００μｍより薄い、半導体素子を載置する工程と、前記半田材の加熱処理を行い、前記半導体素子と前記第２の金属箔とを半田層を介して接合する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法では、絶縁板と、絶縁板の第１の主面に接合された第１の金属箔と、絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、を備えた基板が準備され、第２の金属箔上に画定された素子搭載領域に、素子搭載領域の中心部に対し点対称になるように、半田材が選択的に配置され、半田材上に、肉厚が８５μｍ以上で１００μｍより薄い、半導体素子が載置され、半田材の加熱処理を行うことにより、半導体素子と第２の金属箔とが半田層を介して接合される。
本発明では、半導体装置において、絶縁板の第１の主面に、第１の金属箔を接合し、絶縁板の第２の主面に、少なくとも一つの第２の金属箔を接合し、第２の金属箔上に半田層を介して、肉厚が８５μｍ以上で１００μｍより薄い、少なくとも一つの半導体素子を接合するようにした。
また、本発明では、半導体装置の製造方法において、絶縁板と、絶縁板の第１の主面に接合された第１の金属箔と、絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、を備えた基板を準備し、第２の金属箔の上面の外周部に、溶融状態の半田の濡れを抑制する濡れ抑制層を選択的に配置し、第２の金属箔の金属面が表出した部分に半田材を塗布し、半田材上に、肉厚が８５μｍ以上で１００μｍより薄い、半導体素子を載置し、半田材の加熱処理を行うことにより、半導体素子と第２の金属箔とを半田層を介して接合させるようにした。
また、本発明では、半導体装置の製造方法において、絶縁板と、絶縁板の第１の主面に接合された第１の金属箔と、絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、を備えた基板を準備し、第２の金属箔上に画定された素子搭載領域に、素子搭載領域の中心部に対し点対称になるように、半田材を選択的に配置し、半田材上に、肉厚が８５μｍ以上で１００μｍより薄い、半導体素子を載置し、半田材の加熱処理を行うことにより、半導体素子と第２の金属箔とを半田層を介して接合させるようにした。
これにより、長時間使用しても、信頼性に優れた半導体装置及び半導体装置の製造方法が実現する。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
最初に、第１の実施の形態から説明する。
＜第１の実施の形態＞
図１は半導体装置の要部断面模式図である。
図示する半導体装置１は、基板１０上に、複数の半導体素子２０，２１が実装された構造を備えている。そして、半導体装置１は、樹脂ケース（不図示）によりパッケージングされ、汎用ＩＧＢＴモジュールとして機能する。
基板１０は、絶縁板１０ａと、絶縁板１０ａの下面にＤＣＢ（Direct Copper Bonding）法で形成された金属箔１０ｂと、絶縁板１０ａの上面に同じくＤＣＢ法で形成された、複数の金属箔１０ｃ，１０ｄを備えている。
さらに、金属箔１０ｃ，１０ｄ上には、錫（Ｓｎ）−銀（Ａｇ）系の鉛フリーの半田層１１ａ，１１ｂを介して、それぞれの金属箔１０ｃ，１０ｄ上に、少なくとも一つの半導体素子２０，２１の主電極側（例えば、コレクト電極）が接合されている。
ここで、絶縁板１０ａは、例えば、アルミナ（Ａｌ2Ｏ3）焼結体のセラミックで構成され、金属箔１０ｂ，１０ｃ，１０ｄは、銅（Ｃｕ）を主成分とする金属で構成されている。また、半導体素子２０，２１は、例えば、ＩＧＢＴ素子、ＦＷＤ素子、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のパワー半導体素子が該当する。そして、半導体素子２０，２１の縦方向の厚みは、半導体素子２０，２１の上下の主面間において、５０μｍ以上の厚みを有し、１００μｍより薄い構造となっている。また、絶縁板１０ａの厚みは、０．３〜０．７ｍｍであり、金属箔１０ｂ，１０ｃ，１０ｄの厚みは、例えば、０．２〜０．６ｍｍである。なお、半田層１１ａ，１１ｂの厚みは、８０〜１３０μｍである。
また、図１には、図示されていないが、絶縁板１０ａ上には、金属箔１０ｃ，１０ｄのほか、複数の金属箔、電極端子等が配設されている。さらに、基板１０上には、半導体素子２０，２１以外の複数の半導体素子（例えば、ＩＧＢＴ素子、ＦＷＤ素子、パワーＭＯＳＦＥＴ等）が搭載されている。また、半導体素子２０，２１の周囲には、金属ワイヤ、リードフレーム等が配設され、例えば、半導体素子２０，２１の主電極（エミッタ電極）、あるいは制御電極（ゲート電極）と各金属箔、もしくは、半導体素子２０，２１の電極間同士が金属ワイヤによって電気的に接合されている。
さらに、半導体装置１には、半導体素子２０，２１等を取り囲むように、例えば、ＰＰＳ（ポリ・フェニレン・サルファイド）製の樹脂ケース（図示しない）が備えられている。そして、この樹脂ケースの内面には、半導体素子２０，２１等の保護を目的として、例えば、シリコーンを主成分とするゲル、またはエポキシ樹脂で構成された封止材３０が充填されている。
なお、図１においては、特に、図示されていないが、基板１０より広面積の金属ベース板（板厚：数ミリ）を基体として、金属箔１０ｂの下に半田層を介して接合させてもよい。
このような肉厚の薄い半導体素子２０，２１を搭載した半導体装置１は、大きく信頼性が向上する。次に、その信頼性について詳細に説明する。
先ず、半導体装置１の信頼性を説明する前に、半導体素子２０，２１と半田層１１ａ，１１ｂとの間に働く応力をＦＥＭ（Finite Element Method）解析により求めたので、その結果から説明する。
ここでは、その応力を算出するために、図１の金属箔１０ｃ，１０ｄに相当する金属箔上に、厚さ１００μｍの半田層（錫−銀系半田）を介して、半導体素子（例えば、ＩＧＢＴ素子）を接合させたモデルを想定し、当該半導体素子と当該半田層との間に発生する応力を算出した。
図２は半導体素子の厚みと応力との関係を説明する図である。
ここで、横軸には、半導体素子の厚み（μｍ）が示され、縦軸には、半導体素子と半田層との間に発生する応力（相対値）が示されている。
図示するように、半導体素子と、半導体素子の下に位置する半田層との間に発生する応力は、半導体素子の厚みが薄いほど、減少する傾向にある。
例えば、半導体素子の厚みが３５０μｍでの応力を１００とした場合、肉厚が１５０μｍの半導体素子を搭載した場合は、応力が８５であり、１００μｍの半導体素子を搭載した場合は、応力が７５である。さらに、８０μｍの半導体素子を搭載した場合は、応力が７０にまで減少する。そして、５０μｍの半導体素子を搭載した場合は、５５にまで減少し、この図の中では、最低値を示している。即ち、半導体素子の肉厚が薄くなるほど、半導体素子と、半導体素子の下に位置する半田層との間に発生する応力が低減することが分かった。
次に、このような肉厚の薄い半導体素子を搭載した半導体装置の信頼性について説明する。
ここでは、一例として、肉厚が３５０μｍの半導体素子と、肉厚が８５μｍの半導体素子を半導体装置に搭載した場合、パワーサイクル耐量がどのように変化するかの確認を行った。その結果を次に説明する。
図３は半導体素子の厚みとパワーサイクル耐量との関係を説明する図である。
ここで、図（Ａ）には、パワーサイクル耐量の結果が示され、図（Ｂ）にはパワーサイクル試験の方法の概略図が示されている。
図（Ａ）においては、横軸に、サイクル試験における温度範囲ΔＴ（Ｋ）が示され、縦軸に、パワーサイクル耐量（相対値）が示されている。
また、パワーサイクル試験は、図（Ｂ）に示すように、２秒間で、初期温度（室温２５℃）から＋ΔＴまで、半導体素子及びその下に位置する半田層を加熱し、１８秒間で、半導体素子並びに半田層を再び初期温度にまで冷却するサイクル試験を繰り返し行うものである。
なお、図（Ａ）に示すパワーサイクル耐量の結果については、肉厚が３５０μｍの半導体素子を用いた場合のΔＴ＝１２５（Ｋ）におけるパワーサイクル耐量を１とし、この値からの各パワーサイクル耐量の相対値が示されている。
図示するように、肉厚が８５μｍの半導体素子を用いた場合は、肉厚が３５０μｍの半導体素子搭載時に比べ、ΔＴ＝１００〜１２５（Ｋ）において、パワーサイクル耐量が４〜１０倍に向上している。
例えば、ΔＴ＝１００（Ｋ）においては、肉厚が３５０μｍの半導体素子を用いた場合のパワーサイクル耐量は、５であるのに対し、肉厚が８５μｍの半導体素子を用いた場合のパワーサイクル耐量は、２０である。
即ち、肉厚が８５μｍの半導体素子を用いた場合は、肉厚が３５０μｍの半導体素子を用いた場合に比べ、パワーサイクル耐量が４倍になる。
また、ΔＴ＝１２５（Ｋ）においては、肉厚が３５０μｍの半導体素子を用いた場合のパワーサイクル耐量は、１であるのに対し、肉厚が８５μｍの半導体素子を用いた場合のパワーサイクル耐量は、１０である。
即ち、肉厚が８５μｍの半導体素子を用いた場合は、肉厚が３５０μｍの半導体素子を用いた場合に比べ、パワーサイクル耐量が１０倍になる。
従って、肉厚が１００μｍより薄い半導体素子を半導体装置内に搭載した場合、半導体装置としての信頼性がより向上することが分かった。
このように、半導体装置１は、絶縁板１０ａと、絶縁板１０ａの下面に接合された金属箔１０ｂと、絶縁板１０ａの上面に接合された金属箔１０ｃ，１０ｄと、を有し、さらに、金属箔１０ｃ，１０ｄ上に半田層１１ａ，１１ｂを介して接合された、肉厚が５０μｍ以上で１００μｍより薄い、半導体素子２０，２１と、が備えられている。
このような半導体装置１によれば、半導体装置１を繰り返し作動させても、搭載した半導体素子２０，２１が薄型であることから、半導体素子２０，２１が発熱ないし放熱しても、半導体素子２０，２１が大きく伸縮することはない。従って、半導体素子２０，２１と、半導体素子２０，２１下の半田層１１ａ，１１ｂとの間に過剰な応力が繰り返し発生することはない。その結果、半導体装置１を長時間使用しても、半導体素子２０，２１と半田層１１ａ，１１ｂとの界面に剥離、断線が生じ難くなり、半導体装置１は、高信頼性を有する。
ところで、半導体装置１を構成する半導体素子２０，２１と、金属箔１０ｃ，１０ｄとを半田層１１ａ，１１ｂを介して接合させるには、加熱処理により行う。
具体的には、金属箔１０ｃ，１０ｄ上に、予めペースト状の半田材を塗布し、半導体素子２０，２１を当該半田材上に載置した後、加熱処理を行って、半導体素子２０，２１と金属箔１０ｃ，１０ｄとを半田接合させる（図示しない）。
このような半導体装置１では、加熱炉内で半田材が溶融すると、半導体素子２０，２１が金属箔１０ｃ，１０ｄに対してセルフアライメント（自己整合）される。
しかしながら、半導体素子２０，２１が薄型ゆえ、半導体素子２０，２１の重量が軽量であるために、半田材の溶融時に半導体素子２０，２１が移動してしまい、所望の接合位置からずれてしまう場合がある。
何故なら、半導体素子２０，２１の重量が軽量なほど、半導体素子２０，２１の位置は、溶融状態にある半田材の流動性に依存するからである。特に、ペースト状の半田材を金属箔１０ｃ，１０ｄ上に、ベタ塗りで塗布して、半田付けを行うと、このような所望の接合位置からのずれ（以下、位置ずれという）がより顕著に誘発される。
この現象をより深く、理解するために、例えば、金属箔１０ｃ並びに半導体素子２０の部材の例で説明する。
図４は位置ずれを説明する図である。
先ず、図（Ａ）には、ペースト状の半田材４０が金属箔１０ｃ上に塗布され、さらに半田材４０上に、半導体素子２０が載置された状態が示されている。上述したように、従来の方式では、半導体素子２０と金属箔１０ｃとの間隙にペースト状の半田材４０が略四角状に所謂ベタ塗り状態で塗布される。
次に、この状態で、加熱炉内で半田材４０を加熱し、溶融させると、半田成分と共に、フラックス成分が溶融する。そして、フラックス成分によって金属箔１０ｃが濡れた部分が還元され、続いて、還元された部分に半田成分が濡れ拡がる。
例えば、図（Ａ）の状態から、加熱炉内で半田材４０を溶融させると、半田材４０は、半導体素子２０と金属箔１０ｃとの間隙に止まらず、金属箔１０ｃの外周端に向かい濡れ拡がる。
そして、図（Ｂ）には、溶融させた半田材４０を固化させ、半導体素子２０と金属箔１０ｃとを半田層４１を介して接合させた状態が示されている。
この図に示すように、ベタ塗り状態の半田材４０が濡れ拡がるときは、金属箔１０ｃ上面において、均等に拡がるのではなく、金属箔１０ｃの外周端に向かい、不均一に拡がる。その結果、半田材４０が固化後、半導体素子２０の自転もしくは移動が生じる。
このような現象のプロセスを補説すると、例えば、以下に説明するプロセスにより、位置ずれが誘発されると推測される。
例えば、ベタ塗り状態の半田材４０上に半導体素子２０を載置すると、半導体素子２０の主面は、完全に金属箔１０ｃと平行にならず、若干、傾いた状態になる。このままの状態で、半田材４０を溶融させると、半田材４０が方向性を有して濡れ拡がる確率が高くなる。あるいは、基板１０自体が若干、変形している場合も同様な現象が起こる。
従って、上記理由により、半田材４０が外周方向に不均一に濡れ拡がり、そのまま固化すると、図（Ｂ）に示すような外延並びに厚みが不均一な半田層４１が形成する。その結果、半導体素子２０の自転もしくは移動が生じ、半導体素子２０の金属箔１０ｃに対する位置ずれが誘発される。
このように、ペースト状の半田材４０が金属箔１０ｃ上にて、ベタ塗りされると、このような位置ずれが誘発され易くなる。
しかし、このような位置ずれが生じると、半導体素子２０，２１の電極配線工程において、所定の箇所にワイヤボンディングできないなどの配線不良等の不具合が生じ、半導体装置としての信頼性が低下する。
従って、薄型の半導体素子を搭載する半導体装置ほど、可能な限り、位置ずれを抑制する必要がある。
そこで、以下の実施の形態においては、薄型かつ軽量の半導体素子２０，２１を半導体装置１内に搭載しても、位置ずれの少ない半導体装置１の構成並びに半導体装置１の製造方法について説明する。
なお、以下の実施の形態においては、図１の半導体装置１と同一の部材には、同一の符号を付し、その説明については、省略する。また、以下の各実施の形態においては、金属箔１０ｃ、半田層１１ａ並びに半導体素子２０の部材を例に説明する。従って、半導体装置１全体の説明については、それぞれの実施の形態において省略されている。
＜第２の実施の形態＞
この実施の形態においては、図１に示す半導体素子２０と金属箔１０ｃとの接合に関し、半田層１１ａを、錫−銀系半田とは、別の成分の半田材により構成することを特徴とする。
例えば、金属箔１０ｃに対する半田材の濡れ性が錫−銀系半田より低い半田材を用いて、半田層１１ａを構成する。より具体的には、錫−アンチモン（Ｓｂ）系半田を用いて、半田層１１ａを構成する。
このような半田材を用いれば、加熱炉内で半田材が溶融しても、金属箔１０ｃ上における半田材の流動性が抑制される。即ち、金属箔１０ｃに対する半田材の濡れ性が低いので、半田材が溶融しても、半田材は原形を留め、半田材が半導体素子２０と金属箔１０ｃとの間隙から不均一に濡れ拡がることがない。その結果、半導体素子２０の金属箔１０ｃに対するセルフアライメントがより向上し、半導体装置としての信頼性が向上する。
＜第３の実施の形態＞
この実施の形態においては、図１に示す半導体素子２０と金属箔１０ｃとの接合に関し、金属箔１０ｃの上面の外周部に、予め、溶融状態の半田材の濡れを抑制する濡れ抑制層を選択的に配置し、金属面が表出した金属箔１０ｃ上に半田材を塗布して、半導体素子２０と金属箔１０ｃとを接合することを特徴とする。
例えば、図５は第３の実施の形態における半導体装置の製造フロー図である。
この図に示すように、先ず、絶縁板１０ａと、絶縁板１０ａの下面に接合された金属箔１０ｂと、絶縁板１０ａの上面に接合された、金属箔１０ｃ，１０ｄと、を備えた基板１０を準備する（ステップＳ１Ａ）。
次に、例えば、金属箔１０ｃの上面の外周部に、溶融状態の半田の濡れを抑制する濡れ抑制層を選択的に配置する（ステップＳ２Ａ）。
次に、金属箔１０ｃの金属面が表出した部分に半田材を塗布する（ステップＳ３Ａ）。
次に、半田材上に、肉厚が５０μｍ以上で１００μｍより薄い、半導体素子２０を載置する（ステップＳ４Ａ）。
そして、半田材の加熱処理を行い（ステップＳ５Ａ）、半導体素子２０と金属箔１０ｃとを半田層１１ａを介して接合させる（ステップＳ６Ａ）。
このような製造フローにより、半導体素子２０と金属箔１０ｃとを接合する。
なお、この実施の形態の具体例については、２つの実施の形態があり、それぞれを以下に説明する。また、それぞれの実施の形態の説明では、ステップＳ２Ａ〜ステップＳ６Ａを中心に詳細に説明する。
＜第３の実施の形態（その１）＞
この実施の形態においては、図１に示す半導体素子２０と金属箔１０ｃとの接合に関し、金属箔１０ｃの上面に、濡れ抑制層として、予めレジストパターンを形成し、金属面が表出した金属箔１０ｃ上に半田材を塗布して、半導体素子２０と金属箔１０ｃとを接合することを特徴とする。この接合法を図を用いて詳細に説明する。
図６は半導体素子と金属箔との半田接合を説明する図である。
先ず、図（Ａ）に示すように、金属箔１０ｃ上面の外周上に、金属箔１０ｃ上面の内域を囲むように、レジストパターン５０を選択的に配置する。上述したように、このレジストパターン５０が濡れ抑制層として機能する。
ここで、レジストパターン５０の選択的な配置は、例えば、フォトリソグラフィにより行う。そして、金属面が表出した金属箔１０ｃ上に、ペースト状の半田材１２（例えば、錫−銀系半田、錫−アンチモン系半田）を印刷法により塗布する。さらに、半田材１２上に半導体素子２０を載置する。
次に、加熱炉にて半田材１２を加熱し、溶融させる（図示しない）。そして、半田材１２を冷却し、図（Ｂ）に示すように、半導体素子２０と金属箔１０ｃとを半田層１１ａを介して接合させる。
このような方法によれば、加熱炉内で半田材１２が溶融しても、半田材１２の流動性がレジストパターン５０の存在により抑制される。即ち、金属箔１０ｃ上面の外周上に、ダム状のレジストパターン５０が形成されているので、半田材１２が溶融しても、半田材１２は原形を留め、半田材１２が金属箔１０ｃ上で、不均一に濡れ拡がることがない。従って、半田接合時における金属箔１０ｃ上の半導体素子２０の移動もしくは回転が生じ難くなる。その結果、半導体素子２０の金属箔１０ｃに対するセルフアライメントがより向上し、半導体装置としての信頼性が向上する。
なお、金属箔１０ｃ上に、選択的に配置したレジストパターン５０については、半導体素子２０と金属箔１０ｃとを半田層１１ａを介して接合させた後、有機溶剤により除去する。
＜第３の実施の形態（その２）＞
この実施の形態においては、図１に示す半導体素子２０と金属箔１０ｃとの接合に関し、金属箔１０ｃの上面に、濡れ抑制層として、予め酸化膜をパターン形成し、金属面が表出した金属箔１０ｃ上面に半田材を塗布して、半導体素子２０と金属箔１０ｃとを接合することを特徴とする。この接合法を図を用いて詳細に説明する。
図７は半導体素子と金属箔との半田接合を説明する図である。
先ず、図（Ａ）に示すように、金属箔１０ｃ上面の外周上に、金属箔１０ｃ上面の内域を囲むように、選択的に酸化膜１０ｃｓ（ＣｕＯ）を形成する。上述したように、この酸化膜１０ｃｓが濡れ抑制層として機能する。
ここで、酸化膜１０ｃｓは次のように形成する。
例えば、フォトリソグラフィにより、金属箔１０ｃ上面の外周が表出するように、レジストパターンを金属箔１０ｃの内域（半田材１２の塗布領域）に形成させた後、当該レジストパターンをマスクとして、金属箔１０ｃ上面の熱酸化処理、酸素プラズマ処理を行う（図示しない）。そして、レジストパターンを除去し、酸化膜１０ｃｓのみを金属箔１０ｃ上面の外周に選択的に形成する。
あるいは、レーザーレジスト法にて、金属箔１０ｃ上面の外周に直接、酸化膜１０ｃｓを形成する。
そして、金属面が表出した金属箔１０ｃ上面に、ペースト状の半田材１２（例えば、錫−銀系半田、錫−アンチモン系半田）を印刷法により塗布し、さらに、半田材１２上に半導体素子２０を載置する。
次に、加熱炉にて半田材１２を加熱し、溶融させる（図示しない）。ここで、半田材１２の酸化膜１０ｃｓに対する濡れ性は、金属表面に対する半田材１２の濡れ性より低いことが知られている。そして、半田材１２を冷却し、図（Ｂ）に示すように、半導体素子２０と金属箔１０ｃとを半田層１１ａを介して接合させる。
このような方法によれば、加熱炉内で半田材１２が溶融しても、半田材１２の流動性が酸化膜１０ｃｓの存在により抑制される。即ち、金属箔１０ｃ上面の外周上に、酸化膜１０ｃｓが形成しているので、半田接合時において半田材１２が溶融しても、半田材１２は原形を留め、半田材１２が不均一に濡れ拡がることがない。従って、半田接合時における金属箔１０ｃ上の半導体素子２０の移動もしくは回転は生じ難くなる。その結果、半導体素子２０の金属箔１０ｃに対するセルフアライメントがより向上し、半導体装置としての信頼性が向上する。
＜第４の実施の形態＞
この実施の形態においては、図１に示す半導体素子２０と金属箔１０ｃとの接合に関し、金属箔１０ｃ上に画定された、半導体素子２０の搭載領域に、予め、その搭載領域の中心部に対して点対称となるような半田材をパターニング形成させ、半導体素子２０と金属箔１０ｃとを接合することを特徴とする。
例えば、図８は第４の実施の形態における半導体装置の製造フロー図である。
この図に示すように、先ず、絶縁板１０ａと、絶縁板１０ａの下面に接合された金属箔１０ｂと、絶縁板１０ａの上面に接合された、金属箔１０ｃ，１０ｄと、を備えた基板１０を準備する（ステップＳ１Ｂ）。
次に、例えば、金属箔１０ｃ上に画定された素子搭載領域に、素子搭載領域の中心部に対し点対称になるように、半田材を選択的に配置する（ステップＳ２Ｂ）。
次に、選択的に配置した半田材上に、肉厚が５０μｍ以上で１００μｍより薄い、半導体素子２０を載置する（ステップＳ３Ｂ）。
そして、半田材の加熱処理を行い（ステップＳ４Ｂ）、半導体素子２０と金属箔１０ｃとを半田層１１ａを介して接合させる（ステップＳ５Ｂ）。
このような製造フローにより、半導体素子２０と金属箔１０ｃとを接合する。
なお、この実施の形態の具体例については、２つの実施の形態があり、それぞれを以下に説明する。また、それぞれの実施の形態の説明では、ステップＳ２Ｂ〜ステップＳ５Ｂを中心に詳細に説明する。
＜第４の実施の形態（その１）＞
この実施の形態においては、図１に示す半導体素子２０と金属箔１０ｃとの接合に関し、金属箔１０ｃの上面に、予め選択的に配置された半田材を形成し、半導体素子２０と金属箔１０ｃとを接合することを特徴とする。この接合法を図を用いて詳細に説明する。
図９は半導体素子と金属箔との半田接合を説明する図である。
先ず、図（Ａ）に示すように、ペースト状の半田材１２ａ，１２ｂ，１２ｃ，１２ｄ（例えば、錫−銀系半田、錫−アンチモン系半田）を印刷法により金属箔１０ｃ上に選択的に配置する。なお、図（Ａ）の上面図においては、半田材１２ａ，１２ｂ，１２ｃ，１２ｄのパターニングされた後の状態を説明するために、半導体素子２０の外枠のみが破線で示され（図中に示す矩形状の破線枠ａ）、半田材１２ａ，１２ｂ，１２ｃ，１２ｄの透視図が示されている。また、矩形状の破線枠ａ内は、金属箔１０ｃ上に画定された半導体素子２０の搭載領域である。
ここで、半田材１２ａ，１２ｂ，１２ｃ，１２ｄは、半導体素子２０の搭載領域の四隅に、均等な形状、面積並びに量で、半導体素子２０の搭載領域の中心部に対し、点対称となるように分割配置されている。また、この図では、一例として、外延が円形状の半田材１２ａ，１２ｂ，１２ｃ，１２ｄが金属箔１０ｃ上に配置されている。
そして、半田材１２ａ，１２ｂ，１２ｃ，１２ｄを選択的に配置した後に、半導体素子２０を半田材１２ａ，１２ｂ，１２ｃ，１２ｄ上に載置する。
この状態では、半田材１２ａ，１２ｂ，１２ｃ，１２ｄの表面張力により、半導体素子２０が金属箔１０ｃ上で保持されている。
次に、加熱炉にて半田材１２ａ，１２ｂ，１２ｃ，１２ｄを加熱する（図示しない）。すると、半田材１２ａ，１２ｂ，１２ｃ，１２ｄは、各々が配置された位置を基点として、溶融する。上述したように、半田材１２ａ，１２ｂ，１２ｃ，１２ｄは、均等な形状、面積並びに量で構成されている。従って、半田材１２ａ，１２ｂ，１２ｃ，１２ｄが溶融すると、半田材１２ａ，１２ｂ，１２ｃ，１２ｄは、半導体素子２０と金属箔１０ｃとの間隙において、毛細管現象により、同速度で濡れ拡がる。
図（Ｂ）には、溶融した半田材１２ａ，１２ｂ，１２ｃ，１２ｄを冷却させ、半導体素子２０と金属箔１０ｃとを半田層１１ａを介して接合させた状態が示されている。
上述したように、半田材１２ａ，１２ｂ，１２ｃ，１２ｄを溶融させると、半導体素子２０と金属箔１０ｃとの間隙において濡れ拡がることから、同成分である半田材１２ａ，１２ｂ，１２ｃ，１２ｄ同士は最終的に連結し合う。そして、冷却後において、半導体素子２０と金属箔１０ｃとの間隙に、均一な厚みの半田層１１ａが形成する。
また、溶融した半田材１２ａ，１２ｂ，１２ｃ，１２ｄは、半導体素子２０と金属箔１０ｃとの間隙において、各基点から、同速度で濡れ拡がることから、金属箔１０ｃ上における半導体素子２０の移動もしくは回転は生じ難くなる。その結果、半導体素子２０の金属箔１０ｃに対するセルフアライメントがより向上し、半導体装置としての信頼性が向上する。
＜第４の実施の形態（その２）＞
この実施の形態においては、図１に示す半導体素子２０と金属箔１０ｃとの接合に関し、金属箔１０ｃの上面に、予め選択的に配置された半田材を形成し、半導体素子２０と金属箔１０ｃとを接合することを特徴とする。この接合法を図を用いて詳細に説明する。
図１０は半導体素子と金属箔との半田接合を説明する図である。
先ず、図（Ａ）に示すように、ペースト状の半田材１２ｅ（例えば、錫−銀系半田、錫−アンチモン系半田）を印刷法により金属箔１０ｃ上に選択的に配置する。なお、図（Ａ）の上面図においては、半田材１２ｅがパターニングされた後の状態を説明するために、半導体素子２０の外枠のみが破線で示され（図中に示す矩形状の破線枠ａ）、半田材１２ｅの透視図が示されている。また、矩形状の破線枠ａ内は、金属箔１０ｃ上に画定された半導体素子２０の搭載領域である。
ここで、半田材１２ｅは、４つの辺を有した十字状に形成され、半導体素子２０の搭載領域の中心部に対し、点対称となるように配置されている。そして、各辺は均等な幅、厚みを有している。
そして、半田材１２ｅを選択的に配置した後に、半導体素子２０を半田材１２ｅ上に載置する。
この状態では、半田材１２ｅの表面張力により、半導体素子２０が金属箔１０ｃ上で保持されている。
次に、加熱炉にて半田材１２ｅを加熱する（図示しない）。すると、半田材１２ｅの４つの辺は、各々が配置された位置を基点として、溶融する。上述したように、十字状の半田材１２ｅは、均等な幅、厚みで構成されている。従って、半田材１２ｅが溶融すると、半田材１２ｅの各辺は、半導体素子２０と金属箔１０ｃとの間隙において、毛細管現象により、同速度で濡れ拡がる。
図（Ｂ）には、溶融した半田材１２ｅを冷却させ、半導体素子２０と金属箔１０ｃとを半田層１１ａを介して接合させた状態が示されている。
上述したように、半田材１２ｅを溶融させると、半導体素子２０と金属箔１０ｃとの間隙において濡れ拡がることから、冷却後において、半導体素子２０と金属箔１０ｃとの間隙に、均一な厚みの半田層１１ａが形成する。
また、溶融した半田材１２ｅの各辺は、半導体素子２０と金属箔１０ｃとの間隙において、各基点から、同速度で濡れ拡がることから、金属箔１０ｃ上における半導体素子２０の移動もしくは回転は生じ難くなる。その結果、半導体素子２０の金属箔１０ｃに対するセルフアライメントがより向上し、半導体装置としての信頼性が向上する。
なお、第２乃至第４の実施の形態においては、図１に示す金属箔１０ｃ、半田層１１ａ並びに半導体素子２０を例に説明してきたが、第２乃至第４の実施の形態に係る部材は、当然に、これらの金属箔１０ｃ、半田層１１ａ並びに半導体素子２０のみに限られるものではない。即ち、第２乃至第４の実施の形態に係る部材は、絶縁板１０ａ上に接合された他の金属箔、当該金属箔上の半田層、そして、当該半田層を介して金属箔に接合された他の半導体素子についても、当然に転用可能である。
なお、上記の実施形態において、半導体装置１は半導体素子２０，２１上にヒートスプレッダを備えた構成としてもよい。
半導体装置の要部断面模式図である。 半導体素子の厚みと応力との関係を説明する図である。 半導体素子の厚みとパワーサイクル耐量との関係を説明する図である。 位置ずれを説明する図である。 第３の実施の形態における半導体装置の製造フロー図である。 半導体素子と金属箔との半田接合を説明する図である（その１）。 半導体素子と金属箔との半田接合を説明する図である（その２）。 第４の実施の形態における半導体装置の製造フロー図である。 半導体素子と金属箔との半田接合を説明する図である（その３）。 半導体素子と金属箔との半田接合を説明する図である（その４）。 金属ベース板を基体とする半導体装置の模式図である。 金属ベース板を使用しない半導体装置の模式図である。
符号の説明
１ 半導体装置
１０ 基板
１０ａ 絶縁板
１０ｂ，１０ｃ，１０ｄ 金属箔
１０ｃｓ 酸化膜
１１ａ，１１ｂ，４１ 半田層
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，４０ 半田材
２０，２１ 半導体素子
３０ 封止材
５０ レジストパターン
ａ 破線枠

Claims (10)

  1. 絶縁板と、
    前記絶縁板の第１の主面に接合された第１の金属箔と、
    前記絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、
    前記第２の金属箔上に半田層を介して接合された、肉厚が８５μｍ以上で１００μｍより薄い、少なくとも一つの半導体素子と、
    を備えたことを特徴とする半導体装置。
  2. 前記半田層の材質が錫（Ｓｎ）−銀（Ａｇ）系半田または錫（Ｓｎ）−アンチモン（Ｓｂ）系半田であることを特徴とする請求項１記載の半導体装置。
  3. 前記第２の金属箔の上面の外周部に、選択的に酸化膜が形成されていることを特徴とする請求項１記載の半導体装置。
  4. 絶縁板と、前記絶縁板の第１の主面に接合された第１の金属箔と、前記絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、を備えた基板を準備する工程と、
    前記第２の金属箔の上面の外周部に、溶融状態の半田の濡れを抑制する濡れ抑制層を選択的に配置する工程と、
    前記第２の金属箔の金属面が表出した部分に半田材を塗布する工程と、
    前記半田材上に、肉厚が８５μｍ以上で１００μｍより薄い、半導体素子を載置する工程と、
    前記半田材の加熱処理を行い、前記半導体素子と前記第２の金属箔とを半田層を介して接合する工程と、
    を有することを特徴とする半導体装置の製造方法。
  5. 前記濡れ抑制層がレジストパターンであることを特徴とする請求項４記載の半導体装置の製造方法。
  6. 前記濡れ抑制層が酸化膜であることを特徴とする請求項４記載の半導体装置の製造方法。
  7. 絶縁板と、前記絶縁板の第１の主面に接合された第１の金属箔と、前記絶縁板の第２の主面に接合された少なくとも一つの第２の金属箔と、を備えた基板を準備する工程と、
    前記第２の金属箔上に画定された素子搭載領域に、前記素子搭載領域の中心部に対し点対称になるように、半田材を選択的に配置する工程と、
    前記半田材上に、肉厚が８５μｍ以上で１００μｍより薄い、半導体素子を載置する工程と、
    前記半田材の加熱処理を行い、前記半導体素子と前記第２の金属箔とを半田層を介して接合する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記素子搭載領域の角において、前記半田材を前記第２の金属箔上に分割配置し、前記素子搭載領域の中心部に対し点対称になるように、前記半田材を選択的に配置することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記第２の金属箔上に配置した、前記半田材の外延が円形状であることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記第２の金属箔上に選択的に配置した、前記半田材が前記第２の金属箔上で十字状にパターニングされていることを特徴とする請求項７記載の半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5526993B2 (ja) * 2010-05-06 2014-06-18 株式会社デンソー はんだ供給装置
JP5834461B2 (ja) * 2011-04-14 2015-12-24 日本電気株式会社 半導体レーザモジュール及びその製造方法
CN103035520A (zh) * 2012-08-13 2013-04-10 上海华虹Nec电子有限公司 Igbt器件的制作方法
JP2015144188A (ja) * 2014-01-31 2015-08-06 株式会社東芝 半導体装置及びその製造方法
JP2016149516A (ja) * 2015-02-05 2016-08-18 株式会社東芝 半導体装置
CN108257876A (zh) * 2018-01-11 2018-07-06 苏州久奥新材料有限公司 一种活性金属钎焊氮化物陶瓷基板及其图形化方法
JP2023061445A (ja) * 2021-10-20 2023-05-02 富士電機株式会社 半導体装置及びその製造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61107751A (ja) * 1984-10-30 1986-05-26 Nec Kansai Ltd 樹脂モ−ルド型半導体装置
JPH02121341A (ja) * 1988-10-31 1990-05-09 Nec Corp 半導体装置の製造方法
JPH04252040A (ja) * 1991-01-11 1992-09-08 Kawasaki Steel Corp 接着剤塗布装置およびダイボンディング方法
JPH0536740A (ja) * 1991-08-01 1993-02-12 Mitsubishi Electric Corp 半導体装置
JPH06283560A (ja) * 1993-03-25 1994-10-07 Nichiden Mach Ltd 接合材供給方法及び装置
JPH06326141A (ja) * 1993-05-17 1994-11-25 Mitsubishi Electric Corp 半導体チップ接合用基材および半導体チップ接合用半田材および半導体チップ接合用半田材の製造方法
EP0661748A1 (en) * 1993-12-28 1995-07-05 Hitachi, Ltd. Semiconductor device
JP3269745B2 (ja) * 1995-01-17 2002-04-02 株式会社日立製作所 モジュール型半導体装置
EP0789397B1 (en) 1996-02-07 2004-05-06 Hitachi, Ltd. Circuit board and semiconductor device using the circuit board
DE19700963C2 (de) 1997-01-14 2000-12-21 Telefunken Microelectron Verfahren zur Herstellung eines Leistungsmoduls mit einer aktive Halbleiterbauelemente und passive Halbleiterbauelemente aufweisenden Schaltungsanordnung
JP2001298033A (ja) * 2000-04-12 2001-10-26 Hitachi Ltd 半導体装置
JP2002273567A (ja) * 2001-03-16 2002-09-25 Nidec Tosok Corp スパンカツール
JP2002305304A (ja) * 2001-04-05 2002-10-18 Toshiba Corp 電力用半導体装置
JP2003069019A (ja) * 2001-08-29 2003-03-07 Toshiba Corp 半導体装置およびその製造方法
JP2003174114A (ja) * 2001-12-07 2003-06-20 Fuji Electric Co Ltd 半導体回路基板および半導体装置
JP2004119944A (ja) * 2002-09-30 2004-04-15 Toyota Industries Corp 半導体モジュールおよび実装基板
JP3852698B2 (ja) 2003-04-10 2006-12-06 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
DE10355925B4 (de) * 2003-11-29 2006-07-06 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul und Verfahren seiner Herstellung
JP4302607B2 (ja) 2004-01-30 2009-07-29 株式会社デンソー 半導体装置
JP3798003B2 (ja) * 2004-02-05 2006-07-19 沖電気工業株式会社 ダイスボンド装置及びダイスボンド方法
JP2005332958A (ja) * 2004-05-19 2005-12-02 Matsushita Electric Ind Co Ltd パワーアンプモジュール
JP2006073655A (ja) * 2004-08-31 2006-03-16 Toshiba Corp 半導体モジュール
JP4478618B2 (ja) * 2005-06-28 2010-06-09 本田技研工業株式会社 パワー半導体モジュール
CN101296570A (zh) * 2007-04-25 2008-10-29 富葵精密组件(深圳)有限公司 电路板及其制作方法

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