JP7351134B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
一般的なパワー半導体装置は、絶縁ゲート型バイポーラトランジスタ(IGBT)やMOS電界効果トランジスタ(MOSFET)等の半導体素子を有する半導体チップ、プリント回路基板(PCB)、絶縁回路基板、及び放熱ベース等を備える。半導体チップ、絶縁回路基板、及び放熱ベースそれぞれの間の接合には、はんだ材や焼結材等が用いられる。近年、パワー半導体装置は、小型軽量化とともに高機能化の要求から、回路の高集積化が伸展している。更に、高温動作が可能な炭化ケイ素(SiC)等の半導体素子を用いる半導体装置への適用に向けた開発が進められ、半導体装置の高温動作環境下での高い信頼性が求められている。
半導体装置の接合材料には、これまで錫アンチモン(SnSb)系、錫銀(SnAg)系等のはんだ材料が多く採用されている。しかし、半導体装置の動作温度がはんだ材料の融点に近くなり、信頼性の低下が懸念される。そのため、高温動作化に対応できる接合材料として、銀(Ag)や銅(Cu)等の金属粒子の焼結作用を利用した焼結金属層の適用が検討されている。
焼結材による焼結接合では、過熱しながら加圧して焼結反応を起こさせ、部材間の接合を行う。機械特性、電気特性及び熱特性等が均一な焼結金属層を得るために、均一な加圧が必要となる。そのため、従来は、絶縁回路基板と放熱ベースとの間、及び半導体チップと絶縁回路基板との間のそれぞれの接合は別々に加圧して行われる。例えば、放熱ベースの上面に塗布した焼結材の上に被接合部材である絶縁回路基板を乗せ、絶縁回路基板の上から直接圧力を加えて接合する。接合した絶縁回路基板の配線層に塗布した焼結材の上に被接合部材である半導体チップを乗せ、半導体チップの上から直接圧力を加えて接合する。厚さの異なる複数の半導体チップを接合する場合は、弾性体からなる緩衝材を挟んで加圧する。焼結材の加圧は、均一な荷重で焼結金属層の密度を高め、焼結材に含まれる空隙を低減して必要な機械特性、電気特性及び熱特性等を実現する。特許文献1には、半導体装置の焼結材等による構成要素間の接続において、変形可能な弾性体からなる加圧シートを用いて、構成要素の端部等での機械的応力による損傷を防止することが記載されている。
従来の接合法では、被接合部材を直接加圧するため、被接合部材の直下の焼結材には圧力が加わるが、被接合部材の外縁部の焼結材には圧力を加えることができない。そのため、被接合部材の直下の焼結金属層の密度は高めることができるが、被接合部材の外縁部では焼結金属層は粗密度となる。被接合部材の端部では、印加された圧力が無圧力の外縁部に逃げるため、被接合部材直下よりも低密度の焼結金属層となる。焼結金属層が高密度であれば機械特性、電気特性及び熱特性等の性能は向上するが、低密度になるに従い性能は低下する。機械特性が低いと焼結金属層に発生するクラックの起点となる。電気特性や熱特性のむらが生じることにより、半導体装置の性能が低下する。また、従来の接合法では、被接合部材はそれぞれ別々に加圧しなければならず、工程数が増加する。
セラミックや金属等の粉末からなる成形体を等方的に加圧して焼結体を得る方法が提案されている。特許文献2には、焼結成形体を流動性粉体からなる圧力媒体中に埋設し、焼結開始温度以上に昇温した後に成形体に等方的に圧力を加えて緻密で強度等の特性に優れた焼結体を得る方法が開示されている。特許文献3には、焼結成形体を流動性球状粉体からなる圧力媒体中に埋設し、斜面からなるプレス型を用いて圧力媒体を介して成形体に等方的に圧力を加えて焼結体を得る加圧装置が開示されている。特許文献4には、通常のプレス型を用いて、非圧縮性物質を弾性中空体の中に封入した擬似流体と潤滑剤とを充填したプレス容器内に成形体を埋設して、周囲から均一に加圧することが記載されている。特許文献5には、球状セラミックからなる圧力媒体の中に成形体を埋設し、加熱しながら圧力を加えて均一に圧縮された焼結体を得ることが記載されている。特許文献6には、セラミック粉末からなる圧力媒体の中に接合母材及び被接合母材を埋設し、加熱しながら圧力を加えて拡散接合を行うことが記載されている。しかし、被接合部材を加圧して燒結反応を起こす燒結接合では、被接合部材は塗布した焼結材の上に乗っているだけで固定されていない。そのため、等方的な加圧では、部材間の接合面に直交する上下方向だけでなく左右方向や斜め方向からも圧力が印加されることになる。そのため、被接合部材の位置ずれが発生する可能性がある。また、特許文献7には、プリント回路基板等の接続ピンの側面に、接続ピンの中心部側に向く傾斜面を設け、焼結材に対して側面側から中心部側に向かって加圧することが記載されている。この場合、傾斜面が設けられた接続ピンの側面の外縁部の焼結材は加圧されない。
国際公開第2017/137420号公報 特開平7-242910号公報 特開平7-247173号公報 特開平3-140401号公報 特開昭59-215402号公報 特開平6-142947号公報 特開2014-3182号公報
上記課題に鑑み、本発明は、接合層の密度差の発生を抑制することができ、高品質で高寿命化を実現することが可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
本発明の一態様は、(a)第1部材と、(b)第1部材に離間して配置された第2部材と、(c)第1部材および第2部材に直接接して挟まれた領域である接合部と、接合部を囲む外縁部とを有する焼結金属層と、を備える半導体装置であって、焼結金属層に含まれる空隙の体積密度を示す空隙率が、接合部と外縁部とで均一である半導体装置であることを要旨とする。
本発明の他の態様は、(a)第1部材および第2部材を準備するステップと、(b)第1部材および第2部材に直接接して挟まれた領域である接合部と、接合部を囲む外縁部とを有する焼結金属層を形成するステップと、(c)第1部材、第2部材および焼結金属層を圧力容器内に配置し、その後、少なくとも焼結金属層と接するように圧力容器内に球状粉体を充填するステップと、(d)焼結金属層を加熱しながら球状粉体を加圧するステップと、を含む半導体装置の製造方法であることを要旨とする。
本発明によれば、接合層の密度差の発生を抑制することができ、高品質で高寿命化を実現することが可能な半導体装置及び半導体装置の製造方法を提供できる。
本発明の第1実施形態に係る半導体装置の構造の一例を示す断面概略図である。 第1実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。 第1実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面概略図である。 第1実施形態に係る半導体装置の製造方法の図3に引き続く工程の一例を説明するための断面概略図である。 第1実施形態に係る半導体装置の製造方法の図4に引き続く工程の一例を説明するための断面概略図である。 第1実施形態に係る半導体装置の製造方法の図5に引き続く工程の一例を説明するための断面概略図である。 第1実施形態に係る半導体装置の製造方法の工程の他の例を説明するための断面概略図である。 第1実施形態に係る半導体装置の製造方法の加圧工程の一例を説明するための断面概略図である。 従来の半導体装置の製造方法の加圧工程の一例を説明するための断面概略図である。 球状粉体の流動性の指標を示す表である。 第1実施形態に係る半導体装置の焼結金属層の空隙率を示す断面概略図である。 従来の半導体装置の焼結金属層の空隙率を示す断面概略図である。 第1実施形態に係る半導体装置の構造の他の例を示す断面概略図である。 第1実施形態に係る半導体装置の構造の他の例を示す断面概略図である。 本発明の第2実施形態に係る半導体装置の構造の一例を示す断面概略図である。 第2実施形態に係る半導体装置の製造方法の一例を示すフローチャートである。 第2実施形態に係る半導体装置の製造方法の工程の一例を説明するための断面概略図である。 第2実施形態に係る半導体装置の製造方法の図17に引き続く工程の一例を説明するための断面概略図である。 第2実施形態に係る半導体装置の製造方法の図18に引き続く工程の一例を説明するための断面概略図である。 第2実施形態に係る半導体装置の製造方法の図19に引き続く工程の一例を説明するための断面概略図である。 第2実施形態に係る半導体装置の構造の他の例を示す断面概略図である。 第2実施形態に係る半導体装置の構造の他の例を示す断面概略図である。
以下、図面を参照して、本発明の第1及び第2実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の選択であって、本発明の技術的思想を限定するものではない。例えば、対象を90°回転して観察すれば上下は左右に変換して読まれ、180°回転して観察すれば上下は反転して読まれることは勿論である。同様に「表」「裏」の関係も180°回転すれば、反転した用語が定義される。
(第1実施形態)
<半導体装置>
本発明の第1実施形態に係る半導体装置は、図1に示すように、絶縁回路基板3、接合層としての焼結金属層2a、及び半導体チップ1a、1bを備える。絶縁回路基板3は、絶縁板31、絶縁板31の上面にパターニングされた配線層33a、33b、及び絶縁板31の下面に設けられた放熱層(金属板)32を有する。半導体チップ1a、1bの下面は、それぞれ焼結金属層2aを介して絶縁回路基板3の配線層33aに電気的に接続される。半導体チップ1aの上面は、ボンディングワイヤ等の配線材9aを介して絶縁回路基板3の配線層33bに電気的に接続される。半導体チップ1bの上面は、ボンディングワイヤ等の配線材9bを介して絶縁回路基板3の配線層33bに電気的に接続される。絶縁回路基板3の配線層33aは、上面が一端部において接合部材20を介して外部端子6に電気的に接続される。絶縁回路基板3の配線層33bは、上面が一端部においてはんだ等の接合部材20を介して外部端子6に電気的に接続される。絶縁回路基板3の放熱層32は、接合層としての焼結金属層2bを介して放熱ベース10に接続される。第1実施形態に係る半導体装置は、外部端子6が露出するように、外装ケース8に内蔵された封止樹脂7の内部に封止される。
半導体チップ1a、1bをなすパワー半導体素子としては、IGBTやMOSFET等の3端子素子、フリーフォイールダイオード(FWD)、ショットキーバリアダイオード(SBD)等の2端子素子等が含まれる。焼結金属層2a、2bの材料として、ナノメートルサイズの銀(Ag)やCu等のナノ粒子が用いられる。あるいは、焼結金属層2a、2bの材料として、ナノ粒子にマイクロメートルサイズの粉末を含む複合物であってもよい。配線材9a、9bとして、アルミニウム(Al)や金(Au)等のボンディングワイヤを例示しているが、銅(Cu)やアルミニウム(Al)等からなるリードフレーム、金属板、金属箔等を用いてもよい。絶縁回路基板3は、例えば、セラミック基板の表面に銅が共晶接合された直接銅接合(DCB)基板、セラミック基板の表面に活性金属ろう付け(AMB)法により金属が配置されたAMB基板等を採用可能である。セラミック基板の材料は、例えば、窒化ケイ素(Si34)、窒化アルミニウム(AlN)、アルミナ(Al23)等を採用可能である。なお、後述するように、Agナノ粒子等による接合を考慮して、絶縁回路基板3の配線層33a、33b及び放熱層32の表面にはAgやAu等のめっき層を設けることが望ましい。
第1実施形態に係る半導体装置では、半導体チップ1a、1bがそれぞれ、焼結金属層(第1焼結金属層)2aを介して絶縁回路基板3の配線層33aに電気的に接続される。また、絶縁回路基板3の放熱層32が焼結金属層(第2焼結金属層)2bを介して放熱ベース10に電気的に接続される。更に、外部端子6が絶縁回路基板3の配線層33aに接合部材20を介して電気的に接続される。後述するように、焼結金属層2a、2bは均一な密度を有するので、機械特性、電気特性及び熱特性が均一となるため、各部材間の接合品質のばらつきを抑制することができる。その結果、高品質で高寿命を有する半導体装置を実現することができる。なお、外部端子6は、発熱部である半導体チップ1a、1bとは離間して配置されているため、絶縁回路基板3の配線層33a、33cにはんだ等の接合部材20を介して電気的に接続される。しかし、接合部材20として、燒結金属を用いてもよい。
<半導体装置の製造方法>
次に、図2のフローチャートに沿って、図3~図6に示す工程断面図を参照しながら、第1実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる抵抗素子の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、放熱ベース10、絶縁回路基板3、及び半導体チップ1a、1bを準備する。部材間の接合材として、Agナノ粒子を溶剤中に分散させた金属粒子ペーストを用いる。ステップS100で、放熱ベース10の上面に、印刷法や分注法等によって、金属粒子ペースト層を100μm以上300μm以下程度の厚さで選択的に塗布する。金属粒子ペースト層の塗布領域は、平面視で、絶縁回路基板3の放熱層32に接する接合部と、この接合部を囲む外縁部とからなる。外縁部の幅は、例えば1mm程度である。ステップS101で、塗布した金属粒子ペースト層を、金属粒子の焼結が生じない100℃以上、150℃未満の温度範囲で乾燥させて溶剤を除去し、多孔質金属層2bを積層する。
ステップS102で、絶縁回路基板3の配線層33aの上面に、印刷法や分注法等によって、金属粒子ペースト層を100μm~300μm程度の厚さで選択的に塗布する。金属粒子ペースト層の塗布領域は、平面視で、半導体チップ1a、1bそれぞれの裏面に接する接合部と、これらの接合部のそれぞれを囲む外縁部とからなる。外縁部の幅は、例えば1mm程度である。ステップS103で、塗布した金属粒子ペースト層を、金属粒子の焼結が生じない100℃以上、150℃未満の温度範囲で乾燥させて溶剤を除去し、多孔質金属層2apを積層する。
ステップS104で、多孔質金属層2apが積層された絶縁回路基板3を、放熱ベース10の上面に積層された多孔質金属層2bpに放熱層32が接触するように配置する。ステップS105で、絶縁回路基板3の配線層33aに積層された多孔質金属層2apの上に半導体チップ1a、1bをそれぞれ搭載する。図3に示すように、放熱層32は多孔質金属層2bpの接合部と接しているだけで、物理的に接続されていない。多孔質金属層2bpの外縁部は放熱層32と接触せず外側にはみ出している。また、半導体チップ1a、1bはそれぞれ多孔質金属層2apの接合部と接しているだけで、物理的に接続されていない。多孔質金属層2apの外縁部は半導体チップ1a、1bのそれぞれとは接触せず外側にはみ出している。
放熱ベース10、絶縁回路基板3及び半導体チップ1a、1bを重ね合わせた接合対象部材を、図4に示すように、圧力容器11の中に配置する。ステップS106で、図5に示すように、圧力容器11内で、接合対象部材の上0mm~3mm程度の範囲で、接合対象部材の周囲に密に球状粉体層12を充填する。ステップS107で、図6に示すように、圧力容器11の上部から底面に向かって加圧板13によって球状粉体層12を10MPa以上、20MPa以下の圧力で加圧する。接合対象部材を加圧しながら、圧力容器11の下部に設けた加熱機構(図示省略)により150℃以上、400℃以下、好ましくは、200℃以上、250℃以下の温度で加熱する。その結果、半導体チップ1a、1bのそれぞれと絶縁回路基板3の配線層33aとが焼結金属層2aによって接合され、絶縁回路基板3の放熱層32と放熱ベース10とが焼結金属層2bによって接合される。焼結金属層2a、2bにおいて燒結反応が起こって燒結金属が圧縮され、燒結金属間の空隙が減少する。例えば、100μm程度の厚さで塗布した金属粒子ペースト層は、加圧により30μm程度に圧縮される。
ステップS108で、接合した対象部材を冷却した後、球状粉体層12を除去する。その後、ステップS109で、半導体チップ1a、1bの上面に設けられた表面電極(図示省略)が、ボンディングワイヤ等の配線材9a、9bによって絶縁回路基板3の配線層33bに電気的に接続される。ステップS110で、対象部材を外装ケース8の内部に配置して、封止樹脂7により封止する。このようにして、図1に示した第1実施形態に係る半導体装置が作製される。上記説明では、外部端子6の接合は省略したが、ステップS109で外部端子6と絶縁回路基板3の配線層33a、33bとをはんだ等の接合部材20によって接合すればよい。なお、外部端子6を燒結金属で接合する場合は、ステップS102で絶縁回路基板3の配線層33a、33bのそれぞれの端部に金属粒子ペーストを塗布し、ステップS105で半導体チップ1a、1bの搭載時に外部端子6を配置する。その後、ステップS107で燒結接合を同時に行う。
第1実施形態では、球状粉体層12を介して接合対象部材が加圧されるため、接合対象部材の外表面と焼結金属層2a、2bの全体とが均一に圧縮される。そのため、焼結金属層2a、2bのそれぞれが均一に加圧されて燒結金属内の空隙に起因する密度差を低減することができ、強度、抵抗値、熱伝導や熱伝達等の物性値の不均一を低減することができる。
また、焼結金属層2a、2bの品質を向上させるために、図7に示すように、充填した球状粉体層12の上に弾性体からなる加圧シート14を隙間なく被せ、その上に更に球状粉体層12aを、例えば5mm程度の厚さで充填してもよい。加圧シート14を介して加圧することにより、接合対象部材全体を圧力容器11の底面に押し当てる圧力を高め、加圧の方向性を付与することができる。加圧シート14として、FFKM、PPS、PSU、PES、PAR、PAI、TPI、PEI、PEEK、LCP等のエンジニアリングプラスチックが採用可能である。図7では、半導体チップ1a、1bの上面に接するように加圧シート14を用いているが、半導体チップ1a、1bと加圧シート14との間に、3mm以下程度の厚さで球状粉体層12を介在させてもよい。
球状粉体層12として、流動性を有し、加熱や加圧により変形や接合しない高強度、高融点の無機系材料や金属の球状材料が用いられる。具体的には、ジルコニア(ZrO2)、窒化珪素(Si34)、アルミナ(Al23)等のセラミック球、及び鋼鉄(Fe)球等が採用可能である。球状粉体層12の球状粉体の流動性は、図10に示すように、圧縮度、ハウスナ比(Hausner比)、及び安息角を指標にして表される。球状粉体層12の球状粉体の流動性は、図10の「やや良好」~「非常に良好」となる範囲、圧縮度が20%以下、Hausner比が1.25以下、安息角が40°以下が望ましい。球状粉末の直径は、多孔質金属層2ap、2bpの厚さの1/3以下程度が望ましい。燒結後の焼結金属層2a、2bは厚さが20μm~100μm程度である。したがって、球状粉体の直径として、6μm~30μm以下程度が望ましい。焼結金属層の厚さに対して球状粉体の直径が1/3より大きくなると、燒結金属層と球状粉体とでブリッジを形成して球状粉体の流動性が劣化し、焼結金属層に加圧ができなくなるためである。
図8は、第1実施形態に係る燒結方法による球状粉体層12の焼結金属層2に対する加圧方向のイメージ図である。比較のために、図9には球状粉体を用いない従来の燒結方法による焼結金属層2に対する加圧方向のイメージを示す。第1実施形態に係る燒結方法では、図8の領域Aに示すように、絶縁回路基板3の放熱層32に接する接合部には放熱層32から直接圧力がかかる。放熱層32から外にはみ出た外縁部、及び焼結金属層2がない放熱ベース10の上面には、それぞれ球状粉体層12の球状粉末を介して圧力がかかる。そのため、焼結金属層2にかかる圧力の逃げるところが無くなり、焼結金属層2の加圧が均一になる。その結果、燒結金属の密度が焼結金属層2で全体的に高くなる。一方、従来の燒結方法では、図9に示すように、絶縁回路基板3の放熱層32に接する接合部の中央領域Bでは厚さ方向に垂直に圧力がかかり、燒結金属の密度は高くなる。しかし、放熱層32の外にはみ出した焼結金属層2の外縁部の領域Dでは、無加圧となり焼結金属層2の燒結金属の密度は加圧前の状態で粗密度のままである。そして、放熱層32の端部に接する領域Cでは、無加圧の外縁部の領域Dの方向に圧力が逃げるため、領域Dよりは高いが、領域Bより低い燒結金属の密度となる。
図11及び図12には、第1実施形態に係る燒結方法による焼結金属層2の空隙率の分布、及び従来の燒結方法による焼結金属層2の空隙率の分布を示す。空隙率は、焼結金属層2に含まれる空隙の体積密度、即ち、燒結金属層2の全体積に占める空隙の体積の割合で定義される。空隙率は焼結金属層の断面組織の走査電子顕微鏡(SEM)像から求めることができる。図11に示すように、第1実施形態では焼結金属層2の接合部及び外縁部の全域にわたり空隙率が10%以上20%以下の範囲である。図12に示すように、従来の燒結方法によれば、図9の領域Bに対応する焼結金属層2の接合部では空隙率が10%以上20%以下の範囲である。図9の領域Cに相当する放熱層32の端部では空隙率が10%以上20%以下の範囲から外縁部に向かって20%以上40%以下の範囲に増加する。更に、図9の領域Dに相当する焼結金属層2の外縁部では50%以上70%以下の範囲と増加している。また、焼結金属層2の接合部と外縁部との境界Fでは、燒結時の加圧による断層やクラックが発生する場合もある。このように、第1実施形態によれば、接合対象部材だけではなく焼結金属層2も全体が方向性を持って均一に加圧され、焼結金属層2の空隙率を低減することができる。その結果、焼結金属層2の機械特性、電気特性及び熱特性等を均一にすることができ、半導体装置の信頼性を向上することが可能となる。また、球状粉体により接合部材を加圧するので、寸法公差の大きな部材や重ね合わせた部材を同時に加圧できる。更に、構造が複雑な部材であっても加圧して接合することが可能となる。
なお、上記説明では、放熱ベース10を用いているが、限定されない。例えば、図13に示すように、絶縁回路基板3の放熱層32を放熱用の金属板として用いてもよい。また、図14に示すように、外装ケース8を用いず、封止樹脂7に半導体チップ1a、1b、及び絶縁回路基板3の一部を埋め込む構造であってもよい。
(第2実施形態)
本発明の第2実施形態に係る半導体装置は、図15に示すように、放熱ベース10、絶縁回路基板3、焼結金属層2a、2b、2d、半導体チップ1a、1b、接続ピン5a、5b、5c、及び配線基板4を備える。プリント配線基板等の配線基板4は、樹脂板41、下部配線層42、及び上部配線層43を有する。インプラントピン等の複数の接続ピン5a、5b、5cは、配線基板4の下部配線層42及び上部配線層43の少なくとも1つに電気的に接続される。接続ピン5aは半導体チップ1aに焼結金属層2dを介して電気的に接続される。接続ピン5bは半導体チップ1bに焼結金属層2dを介して電気的に接続される。接続ピン5cは絶縁回路基板3の配線層33bに焼結金属層2dを介して電気的に接続される。第2実施形態は、配線基板4に接続された接続ピン5a、5b、5cを介して、半導体チップ1a、1bと絶縁回路基板3の配線層33bとが電気的に接続される点が第1実施形態と異なる。他の構成は第1実施形態と同様であるので重複する記載は省略する。
第2実施形態に係る半導体装置では、焼結金属層2aが半導体チップ1a、1bそれぞれと絶縁回路基板3の配線層33aとの接続に用いられる。焼結金属層2bが絶縁回路基板3の放熱層32と放熱ベース10との接続に用いられる。更に、焼結金属層2dが、接続ピン5aと半導体チップ1aとの接続に、接続ピン5bと半導体チップ1bとの接続に、接続ピン5cと配線層33bとの接続に、それぞれ用いられる。燒結金属層2dも、上述の焼結金属層2a、2bと同様、均一な密度を有するので、機械特性、電気特性及び熱特性が均一となる。そのため、各部材間の接合品質のばらつきを抑制することができる。その結果、高品質で高寿命を有する半導体装置を実現することができる。なお、外部端子6は、発熱部である半導体チップ1a、1bとは離間して配置されているため、絶縁回路基板3の配線層33a、33cにはんだ等の接合部材20を介して電気的に接続される。しかし、接合部材20として、燒結金属を用いてもよい。
<半導体装置の製造方法>
次に、図16のフローチャートに沿って、図17~図20に示す工程断面図を参照しながら、第2実施形態に係る半導体装置の製造方法の一例を説明する。なお、以下に述べる抵抗素子の製造方法は一例であり、特許請求の範囲に記載した趣旨の範囲であれば、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。
まず、放熱ベース10、絶縁回路基板3、半導体チップ1a、1b、及び接続ピン5a、5b、5cを準備する。部材間の接合材として、Agナノ粒子を溶剤中に分散させた金属粒子ペーストを用いる。ステップS200で、放熱ベース10の上面に、印刷法や分注法等によって、金属粒子ペースト層を100μm~300μm程度の厚さで選択的に塗布する。金属粒子ペースト層の塗布領域は、平面視で、絶縁回路基板3の放熱層32に接する接合部と、この接合部を囲む外縁部とからなる。外縁部の幅は、例えば1mm程度である。ステップS201で、塗布した金属粒子ペースト層を、金属粒子の焼結が生じない100℃以上、150℃未満の温度範囲で乾燥させて溶剤を除去し、多孔質金属層2bpを積層する。
ステップS202で、絶縁回路基板3の配線層33aの上面に、印刷法や分注法等によって、金属粒子ペースト層を100μm~300μm程度の厚さで選択的に塗布する。金属粒子ペースト層の塗布領域は、平面視で、半導体チップ1a、1bそれぞれの裏面に接する接合部と、これらの接合部のそれぞれを囲む外縁部とからなる。外縁部の幅は、例えば1mm程度である。ステップS203で、塗布した金属粒子ペースト層を、金属粒子の焼結が生じない100℃以上、150℃未満の温度範囲で乾燥させて溶剤を除去し、多孔質金属層2apを積層する。
ステップS204で、多孔質金属層2apが積層された絶縁回路基板3を、放熱ベース10の上面に積層された多孔質金属層2bpに放熱層32が接触するように配置する。ステップS205で、絶縁回路基板3の配線層33aに積層された多孔質金属層2apの上に半導体チップ1a、1bをそれぞれ搭載する。図17に示すように、放熱層32は多孔質金属層2bpの接合部と接しているだけで、物理的に接続されていない。多孔質金属層2bpの外縁部は放熱層32と接触せず外側にはみ出している。また、半導体チップ1a、1bはそれぞれ多孔質金属層2apの接合部と接しているだけで、物理的に接続されていない。多孔質金属層2apの外縁部は半導体チップ1a、1bのそれぞれとは接触せず外側にはみ出している。
ステップS206で、半導体チップ1a、1b及び絶縁回路基板3の配線層33bそれぞれの上面に、印刷法や分注法等によって、図18に示す金属粒子ペースト層2dqを100μm~300μm程度の厚さで選択的に塗布する。金属粒子ペースト層2dqの塗布領域は、平面視で、接続ピン5a、5b、5cそれぞれの裏面に接する接合部と、これらの接合部のそれぞれを囲む外縁部とからなる。外縁部の幅は、例えば1mm程度である。ステップS207で、図18に示すように、塗布した金属粒子ペースト層2dqの上に接続ピン5a、5b、5cをそれぞれ接触させて配置する。なお、図18では省略したが、接続ピン5a、5b、5cはそれぞれ図1に示した配線基板4に埋め込まれている。その後、ステップS208で、接続ピン5a、5b、5cが配置された金属粒子ペースト層2dqを、金属粒子の焼結が生じない100℃以上、150℃未満の温度範囲で乾燥させて溶剤を除去し、図19に示す多孔質金属層2dpを積層する。
放熱ベース10、絶縁回路基板3、半導体チップ1a、1b、及び接続ピン5a、5b、5cを重ね合わせた接合対象部材を、圧力容器11の中に配置する。ステップS209で、圧力容器11内で、半導体チップ1aの上0mm~3mm程度の範囲で、接合対象部材の周囲に密に球状粉体層12を充填する。更に、図19に示すように、充填した球状粉体層12の上に弾性体からなる加圧シート14を隙間なく被せる。加圧シート14には、予め接続ピン5a、5b、5cの位置に対応して貫通孔が設けられている。
図20に示すように、加圧シート14の上に球状粉体層12aを、例えば5mm程度の厚さで充填する。ステップS210で、圧力容器11の上部から底面に向かって加圧板13によって球状粉体層12を球状粉体層12a及び加圧シート14を介して10MPa以上、20MPa以下の圧力で加圧する。接合対象部材を加圧しながら、圧力容器11の下部に設けた加熱機構(図示省力)により150℃以上、400℃以下、好ましくは、200℃以上、250℃以下の温度で加熱する。その結果、接続ピン5aのそれぞれと半導体チップ1aとが、接続ピン5bのそれぞれと半導体チップ1bとが、接続ピン5cのそれぞれと配線層33bとが、それぞれ焼結金属層2dによって接合される。また、半導体チップ1a、1bのそれぞれと絶縁回路基板3の配線層33aとが焼結金属層2aによって接合され、絶縁回路基板3の放熱層32と放熱ベース10とが焼結金属層2bによって接合される。焼結金属層2a、2b、2dにおいて燒結反応が起こって燒結金属が圧縮され、燒結金属間の空隙が減少する。例えば、100μm程度の厚さで塗布した金属粒子ペースト層は、加圧により30μm程度に圧縮される。
ステップS211で、接合した対象部材を冷却した後、球状粉体層12を除去する。その後、ステップS212で、対象部材を外装ケース8の内部に配置して、封止樹脂7により封止する。このようにして、図15に示した第2実施形態に係る半導体装置が作製される。上記説明では、外部端子6の接合は省略したが、ステップS211の後に外部端子6と絶縁回路基板3の配線層33a、33bとをはんだ等の接合部材20によって接合すればよい。なお、外部端子6を燒結金属で接合する場合は、ステップS202で絶縁回路基板3の配線層33a、33bのそれぞれの端部に金属粒子ペーストを塗布し、ステップS205で半導体チップ1a、1bの搭載時に外部端子6を配置する。その後、ステップS210で燒結接合を同時に行う。
第2実施形態では、球状粉体層12、12a及び加圧シート14を介して接合対象部材が加圧されるため、接合対象部材の外表面と焼結金属層2a、2b、2dの全体とが均一に圧縮され、空隙率を10%以上20%以下にできる。そのため、焼結金属層2a、2b、2dのそれぞれが均一に加圧されて燒結金属の空隙に起因する密度差を低減することができ、強度、抵抗値、熱伝導や熱伝達等の物性値の不均一を低減することができる。また、第2実施形態では、接合対象部材だけではなく焼結金属層2a、2b、2dも全体が方向性を持って均一に加圧され、焼結金属層2a、2b、2dの空隙率を10%以上20%以下に低減することができる。その結果、焼結金属層2a、2b、2dの機械特性、電気特性及び熱特性等を均一にすることができ、半導体装置の信頼性を向上することが可能となる。また、球状粉体により接合部材を加圧するので、寸法公差の大きな部材や重ね合わせた部材を同時に加圧できる。更に、構造が複雑な部材であっても加圧して接合することが可能となる。
なお、上記説明では、放熱ベース10を用いているが、限定されない。例えば、図21に示すように、絶縁回路基板3の放熱層32を放熱用の金属板として用いてもよい。また、図22に示すように、外装ケース8を用いず、封止樹脂7に配線基板4、接続ピン5a、5b、5c、半導体チップ1a、1b、及び絶縁回路基板3の一部を埋め込む構造であってもよい。
(その他の実施形態)
本発明は上記の開示した実施形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本発明の明細書や図面の開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかになると考えられるべきである。又、上記の実施形態及び各変形例において説明される各構成を任意に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の例示的説明から妥当な、特許請求の範囲に係る発明特定事項によってのみ定められるものである。
1a,1b…半導体チップ
2,2a,2b,2d…焼結金属層
2ap,2bp,2dp…多孔質金属層
2dq…金属粒子ペースト層
3…絶縁回路基板
4…配線基板
5a,5b,5c…接続ピン
6…外部端子
7…封止樹脂
8…外装ケース
9a,9b…配線材
10…放熱ベース
11…圧力容器
12,12a…球状粉体
13…加圧板
14…加圧シート
20…接合部材
32…放熱層(金属板)
33a,33b…配線層
41…樹脂板
42…下部配線層
43…上部配線層

Claims (15)

  1. 半導体チップと、
    絶縁板と、前記絶縁板の上面に配置され、前記半導体チップに離間して、前記半導体チップの下面に対向して配置された配線層と、前記絶縁板の下面に配置された金属板とを有する絶縁回路基板と、
    前記半導体チップおよび前記絶縁回路基板に直接接して挟まれた領域である第1の接合部と、前記半導体チップの外周から外側へ突出し、前記第1の接合部を囲む第1の外縁部とを有する第1焼結金属層と、
    前記絶縁回路基板の前記金属板の下面に対向して配置された放熱ベースと、
    前記放熱ベースの上面に配置され、前記絶縁回路基板の前記金属板に接する第2の接合部と前記金属板の端部の外周から外側へ突出し、該第2の接合部を囲む第2の外縁部とを有する第2焼結金属層と、
    を備える半導体装置であって、
    前記第1および第2焼結金属層に含まれる空隙の体積密度を示す空隙率が、前記接合部および前記外縁部で10%以上20%以下であることを特徴とする半導体装置。
  2. 前記半導体チップの上面に対向する底面を有する接続ピンと、
    前記半導体チップの前記上面に配置され、前記接続ピンに接する第3の接合部と前記接続ピンの端部の外周から外側へ突出し、該第3の接合部を囲む第3の外縁部とを有する第3焼結金属層と、
    を備え、
    前記第3焼結金属層において、前記第3焼結金属層に含まれる空隙の体積密度を示す空隙率が、前記第3の接合部および前記第3の外縁部で10%以上20%以下であることを特徴とする請求項1に記載の半導体装置。
  3. 下面に金属板を有する絶縁回路基板と、
    前記絶縁回路基板の前記金属板の下面に対向して離間して配置された放熱ベースと、
    前記放熱ベースの上面に配置され、前記絶縁回路基板の前記金属板および前記放熱ベース直接して挟まれた領域である接合部と前記金属板の端部の外周から外側へ突出し、該接合部を囲む外縁部とを有する焼結金属層と、
    を備え、
    記焼結金属層において、前記焼結金属層に含まれる空隙の体積密度を示す空隙率が、前記接合部および前記外縁部で10%以上20%以下であることを特徴とする半導体装置。
  4. 続ピンと、
    前記接続ピンに離間して配置され、前記接続ピンの底面に対向する上面を有する半導体チップと、
    前記半導体チップの上面に配置され、前記接続ピンおよび前記半導体チップ直接して挟まれた領域である接合部と前記接続ピンの端部の外周から外側へ突出し、該接合部を囲む外縁部とを有する焼結金属層と、
    を備え、
    記焼結金属層において、前記焼結金属層に含まれる空隙の体積密度を示す空隙率が、前記接合部および前記外縁部で10%以上20%以下であることを特徴とする半導体装置。
  5. 第1部材および第2部材を準備するステップと、
    前記第1部材および前記第2部材に直接接して挟まれた接合領域と、前記接合領域を囲む外縁領域とを有する多孔質金属層を形成するステップと、
    前記第1部材、前記第2部材および前記多孔質金属層を圧力容器内に配置し、その後、少なくとも前記多孔質金属層と接するように圧力容器内に球状粉体を充填するステップと、
    前記球状粉体を加圧しながら前記多孔質金属層を加熱することで、前記接合領域を焼結した接合部と前記外縁領域を焼結した外縁部とを有し、前記接合部および前記外縁部の空隙の体積密度を示す空隙率が10%以上20%以下である焼結金属層を形成するステップと、
    を含むことを特徴とする半導体装置の製造方法。
  6. 前記第1部材が半導体チップ、前記第2部材が絶縁回路基板であって、前記多孔質金属層として第1多孔質金属層を形成するステップは、
    前記絶縁回路基板の上面に選択的に金属粒子ペーストを塗布して第1金属粒子ペースト層を形成するステップと、
    前記第1金属粒子ペースト層を乾燥させて前記第1多孔質金属層を形成するステップと、
    前記半導体チップの下面を前記第1多孔質金属層上の一部に配置するステップと、を含むことで、
    前記半導体チップおよび前記絶縁回路基板に直接接して挟まれた第1接合領域と、前記第1接合領域を囲む第1外縁領域とを有する前記第1多孔質金属層を形成することを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記圧力容器内に前記球状粉体を充填するステップの前に、
    放熱ベースの上面に選択的に金属粒子ペーストを塗布して第2金属粒子ペースト層を形成するステップと、
    前記放熱ベースに塗布した前記第2金属粒子ペースト層を乾燥させて第2多孔質金属層を形成するステップと、
    前記絶縁回路基板の下面を前記第2多孔質金属層上の一部に配置するステップと、
    を更に含み、
    前記球状粉体が前記第2多孔質金属層と接するように前記圧力容器内に充填されることを特徴とする請求項6に記載の半導体装置の製造方法。
  8. 前記圧力容器内に前記球状粉体を充填するステップの前に、
    前記半導体チップの上面に選択的に金属粒子ペーストを塗布して第3金属粒子ペースト層を形成するステップと、
    接続ピンの下端を前記第3金属粒子ペースト層上の一部に接して配置するステップと、
    前記接続ピンが配置された前記第3金属粒子ペースト層を乾燥させて第3多孔質金属層を形成するステップと、
    を更に含み、
    前記球状粉体が前記第多孔質金属層と接するように前記圧力容器内に充填されることを特徴とする請求項6又は7に記載の半導体装置の製造方法。
  9. 前記焼結金属層を形成するステップの前に、前記充填した前記球状粉体の上に弾性体からなる加圧シートを配置し、前記加圧シートの上に他の球状粉体を配置するステップを含み、
    前記焼結金属層を形成するステップにおいて前記他の球状粉体および前記加圧シートを介して前記球状粉体を加圧することを特徴とする請求項5~8のいずれか1項に記載の半導体装置の製造方法。
  10. 前記球状粉体が、セラミック又は鋼鉄からなることを特徴とする請求項5~9のいずれか1項に記載の半導体装置の製造方法。
  11. 前記球状粉体は、直径が前記第1多孔質金属層の厚さの1/3以下であり、圧縮度、ハウスナ比及び安息角がそれぞれ20%以下、1.25以下及び40°以下であることを特徴とする請求項6~8、及び、請求項6を引用する請求項9、10のうち、いずれか1項に記載の半導体装置の製造方法。
  12. 第1部材が絶縁回路基板、第2部材が放熱ベースであって、前記多孔質金属層を形成するステップは、
    前記放熱ベースの上面に選択的に金属粒子ペーストを塗布して金属粒子ペースト層を形成するステップと、
    前記放熱ベースに塗布した前記金属粒子ペーストを乾燥させて前記多孔質金属層を形成するステップと、
    前記絶縁回路基板の下面を前記多孔質金属層上の一部に配置するステップと、
    を更に含むことを特徴とする請求項5に記載の半導体装置の製造方法。
  13. 第1部材が接続ピン、第2部材が半導体チップであって、前記多孔質金属層を形成するステップは、
    前記半導体チップの上面に選択的に金属粒子ペーストを塗布して金属粒子ペースト層を形成するステップと、
    前記接続ピンの下端を前記金属粒子ペースト層上の一部に接して配置するステップと、
    前記接続ピンが配置された前記金属粒子ペースト層を乾燥させて前記多孔質金属層を形成するステップと、
    を更に含むことを特徴とする請求項5に記載の半導体装置の製造方法。
  14. 前記球状粉体は、前記第2部材の上面から0mm以上3mm以下までの範囲内で充填されることを特徴とする請求項5~13のいずれか1項に記載の半導体装置の製造方法。
  15. 前記多孔質金属層は、前記球状粉体を10MPa以上20MPa以下で加圧しながら200℃以上250℃以下の温度で加熱されることを特徴とする請求項5~14のいずれか1項に記載の半導体装置の製造方法。
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JP2013041884A (ja) 2011-08-11 2013-02-28 Furukawa Electric Co Ltd:The 半導体装置
JP2013125803A (ja) 2011-12-14 2013-06-24 Fuji Electric Co Ltd 半導体装置及び半導体装置の製造方法
WO2013136896A1 (ja) 2012-03-15 2013-09-19 富士電機株式会社 半導体装置およびその製造方法
JP2014029897A (ja) 2012-07-31 2014-02-13 Hitachi Ltd 導電性接合体およびそれを用いた半導体装置
JP2014135411A (ja) 2013-01-11 2014-07-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
WO2014129626A1 (ja) 2013-02-22 2014-08-28 古河電気工業株式会社 接続構造体、及び半導体装置
JP2015115481A (ja) 2013-12-12 2015-06-22 株式会社東芝 半導体部品および半導体部品の製造方法
US20170294397A1 (en) 2016-04-08 2017-10-12 Hamilton Sundstrand Corporation Die and substrate assembly with graded density bonding layer
JP2019067986A (ja) 2017-10-04 2019-04-25 三菱電機株式会社 電力用半導体装置
JP2020024998A (ja) 2018-08-06 2020-02-13 新光電気工業株式会社 半導体装置及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07247173A (ja) * 1994-03-09 1995-09-26 Nippon Steel Corp 等方加圧焼結用ダイス

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013041884A (ja) 2011-08-11 2013-02-28 Furukawa Electric Co Ltd:The 半導体装置
JP2013125803A (ja) 2011-12-14 2013-06-24 Fuji Electric Co Ltd 半導体装置及び半導体装置の製造方法
WO2013136896A1 (ja) 2012-03-15 2013-09-19 富士電機株式会社 半導体装置およびその製造方法
JP2014029897A (ja) 2012-07-31 2014-02-13 Hitachi Ltd 導電性接合体およびそれを用いた半導体装置
JP2014135411A (ja) 2013-01-11 2014-07-24 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
WO2014129626A1 (ja) 2013-02-22 2014-08-28 古河電気工業株式会社 接続構造体、及び半導体装置
JP2015115481A (ja) 2013-12-12 2015-06-22 株式会社東芝 半導体部品および半導体部品の製造方法
US20170294397A1 (en) 2016-04-08 2017-10-12 Hamilton Sundstrand Corporation Die and substrate assembly with graded density bonding layer
JP2019067986A (ja) 2017-10-04 2019-04-25 三菱電機株式会社 電力用半導体装置
JP2020024998A (ja) 2018-08-06 2020-02-13 新光電気工業株式会社 半導体装置及びその製造方法

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