JP2013125803A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2013125803A
JP2013125803A JP2011272902A JP2011272902A JP2013125803A JP 2013125803 A JP2013125803 A JP 2013125803A JP 2011272902 A JP2011272902 A JP 2011272902A JP 2011272902 A JP2011272902 A JP 2011272902A JP 2013125803 A JP2013125803 A JP 2013125803A
Authority
JP
Japan
Prior art keywords
implant
cylindrical terminal
implant pin
press
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011272902A
Other languages
English (en)
Other versions
JP5887901B2 (ja
Inventor
Tatsuo Nishizawa
龍男 西澤
Shinji Tada
慎司 多田
Yasuto Kinoshita
慶人 木下
Yoshinari Ikeda
良成 池田
Eiji Mochizuki
英司 望月
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2011272902A priority Critical patent/JP5887901B2/ja
Priority to PCT/JP2012/082441 priority patent/WO2013089211A1/ja
Priority to CN201280055469.4A priority patent/CN103930990B/zh
Publication of JP2013125803A publication Critical patent/JP2013125803A/ja
Priority to US14/275,137 priority patent/US9406603B2/en
Application granted granted Critical
Publication of JP5887901B2 publication Critical patent/JP5887901B2/ja
Priority to US15/205,252 priority patent/US9786587B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13011—Shape comprising apertures or cavities, e.g. hollow bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13015—Shape in top view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/13076—Plural core members being mutually engaged together, e.g. through inserts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13075—Plural core members
    • H01L2224/1308—Plural core members being stacked
    • H01L2224/13082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/13198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/13298—Fillers
    • H01L2224/13299—Base material
    • H01L2224/133—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13347—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H01L2224/81139—Guiding structures on the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/8184—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81897—Mechanical interlocking, e.g. anchoring, hook and loop-type fastening or the like
    • H01L2224/81898—Press-fitting, i.e. pushing the parts together and fastening by friction, e.g. by compression of one part against the other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

【課題】インプラント基板と、半導体搭載基板の半導体素子とを、インプラントピンを介して接合して電気接続した半導体装置を生産性よく製造できる半導体装置を提供する。
【解決手段】この半導体装置は、インプラントピン２０の他端に圧入された筒状端子１０を介して、インプラントピン２０が半導体搭載基板の半導体素子８及び／又は回路パターン５に接合され、筒状端子１０に圧入された状態でのインプラントピン２０と筒状端子１０との合計長さが、半導体搭載基板上の半導体素子８及び／又は回路パターン５とインプラント基板３０との距離に適合するように、インプラントピン２０の筒状端子１０への圧入深さＬ２が調整可能とされている。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にパワー半導体素子等を搭載した半導体装置及びその製造方法に関する。
半導体素子をモジュール化した半導体装置は、例えば図９に示すパッケージ構造をなしている。
図９に示す半導体装置は、樹脂ケース５２の底部に、冷却板５１が配設されている。冷却板５１上には、絶縁基板５３の両面に金属層５４，５５が接合した絶縁配線基板５６が配設され、はんだ層５７ａを介して、絶縁配線基板５６の金属層５５と、冷却板５１とが接合している。絶縁配線基板５６上には、半導体素子５８が配設され、はんだ層５７ｂを介して、絶縁配線基板５６の金属層５４と、半導体素子５８とが接合している。また、絶縁配線基板５６上には外部端子５９が配設され、はんだ層５７ｃを介して絶縁配線基板５６の金属層５４と、外部端子５９とが接合している。各半導体素子５８は、ボンディングワイヤ６０により、外部端子５９と電気接続している。そして、樹脂ケース５２の内部には、封止樹脂６１が充填されて封止されている。
ところで、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワー半導体素子等のように、発熱の著しい半導体素子の場合においては、特に高い放熱性が必要とされる。
しかしながら、このような従来の半導体装置では、半導体素子５８の上面側には、例えば線径が３００μｍ〜４００μｍ程度の細いアルミワイヤなどからなるボンディングワイヤ６０が接続されているのみであり、加えてボンディングワイヤ６０の通電に伴う発熱もあって、半導体素子５８上面側からの放熱効果はほとんど期待できない。
そこで、配線電流密度、溶断電流耐量、接合の信頼性、放熱性など向上させる目的で、ワイヤボンディング配線構造にかえて、特許文献１、２に記載されるように、インプラント基板と、半導体搭載基板の半導体素子とを、インプラントピンを介して接合する構造の半導体装置が用いられている。
図１０、１１を用いて、特許文献１に開示された半導体装置について説明する。なお、図９に示す半導体装置と実質的に同じ箇所は、同一符号を付してその説明を省略する。
図１０に示すように、この半導体装置は、絶縁配線基板５６上に、半導体素子５８が配設され、はんだ層５７ｂを介して、絶縁配線基板５６の金属層５４と、半導体素子５８とが接合している。
半導体素子５８上には、インプラント基板７９が配設され、インプラント基板７９のインプラントピン７６を介して両者が電気接続している。
インプラント基板７９は、絶縁基板７１の両面に、プリント配線をなす金属層７２、７３が接合してなる絶縁配線基板７５と、該絶縁配線基板７５の金属層７２、絶縁基板７１、金属層７３を貫通して形成されたビアホール７４に圧入されたインプラントピン７６とで構成されている。図１１を併せて参照すると、インプラントピン７６には、鍔部７７が設けられており、インプラントピンの先端から鍔部７７までの一定量が、ビアホール７４に圧入されている。そして、鍔部７７と絶縁配線基板７５とが接合材７８ａを介して接合している。また、インプラントピン７６の他端が、接合材７８ｂを介して半導体素子５８と接合している。
特開２０１１−８２３０３号公報 国際公開２０１１／０８３７３７号パンフレット
しかしながら、図１０に示す半導体装置の場合、製品種類ごとに部品構成が変更されて半導体素子などの部品高さが変更されると、接合場所における半導体素子とインプラント基板との距離に応じてインプラントピンの長さを調整する必要がある。このため、製品種類の数に合わせて、インプラント基板の数を用意する必要があり、部品の在庫管理に手間を要する問題があった。また、製品種類に合わせて、複数種類のインプラント基板を用意しなければならないので、部品コストが嵩む問題があった。
よって、本発明の目的は、インプラント基板と、半導体搭載基板の半導体素子とを、インプラントピンを介して接合して電気接続した半導体装置を生産性よく製造できる半導体装置及びその製造方法を提供することにある。
上記目的を達成するため、本発明の半導体装置は、
前記インプラントピンの他端に圧入された筒状端子を介して、前記インプラントピンが前記半導体搭載基板の半導体素子及び／又は回路パターンに接合され、
前記筒状端子に圧入された状態での前記インプラントピンと前記筒状端子との合計長さが、前記半導体搭載基板上の半導体素子及び／又は回路パターンと前記インプラント基板との距離に適合するように、前記インプラントピンの前記筒状端子への圧入深さが調整可能とされていることを特徴とする。
本発明の半導体装置は、インプラントピンの他端に圧入された筒状端子を介して、インプラントピンが半導体搭載基板の半導体素子及び／又は回路パターンに接合されており、筒状端子に圧入された状態でのインプラントピンと筒状端子との合計長さが、半導体搭載基板上の半導体素子及び／又は回路パターンとインプラント基板との距離に適合するように、インプラントピンの筒状端子への圧入深さが調整可能とされている。このため、半導体搭載基板上の半導体素子及び／又は回路パターンと、インプラント基板との距離が、それぞれの接合部位毎に異なっていても、それぞれの接合部位に適合した長さのインプラントピンを用意する必要がないので、製品種類ごとにインプラント基板の種類を変える必要はなく、複数の製品間でインプラント基板を共通化できる。このため、部品の在庫管理が容易で、部品コストを抑えることができ、生産性に優れる。
本発明の半導体装置は、前記インプラントピンの前記筒状端子への圧入部表面及び／又は前記筒状端子の内周面に、メッキ層が設けられ、前記インプラントピンを前記筒状端子に圧入した状態で加熱して前記メッキ層を溶融させて、該メッキ層により前記インプラントピンと前記筒状端子との接触部が接合されているか、あるいは、前記インプラントピンの前記筒状端子への圧入部表面及び／又は前記筒状端子の内周面に、焼結材が塗布されており、前記インプラントピンを前記筒状端子に圧入した状態で加熱して前記焼結材を焼結させて、前記インプラントピンと前記筒状端子との接触部が接合されていることが好ましい。この態様によれば、インプラントピンと筒状端子との接合強度が高く、接合の信頼性に優れる。
本発明の半導体装置は、前記インプラントピンと前記筒状端子の内周面との接触部における、前記インプラントピンと直交する方向の断面において、前記インプラントピンが、前記筒状端子の内周に対し４０％以上接触していることが好ましい。この態様によれば、導電性に優れ、更には、インプラントピンと筒状端子との接合強度が高く、接合の信頼性に優れる。
本発明の半導体装置は、前記インプラントピンの前記筒状端子への圧入部に、絞り加工により外周に突出した突起部が設けられ、この突起部が前記筒状端子の内周面に接触していることが好ましい。この態様においては、前記圧入前の状態で、前記インプラントピンの圧入部の最大径から、前記筒状端子の内径を引いた値が、０〜０．２５ｍｍであることが好ましい。
本発明の半導体装置は、前記インプラントピンの圧入部に、絞り加工のないストレートな柱状部が設けられ、この柱状部の少なくとも一部が前記筒状端子の内周面に接触していることが好ましい。この態様においては、前記圧入前の状態で、前記インプラントピンの圧入部の最大径から、前記筒状端子の内径を引いた値が、０〜０．１５ｍｍであることが好ましい。
上記各態様によれば、インプラントピンと筒状端子との接合強度が高く、接合の信頼性に優れる。
本発明の半導体装置は、前記インプラントピンの前記筒状端子側の先端は、先端に向かってテーパ状に縮径していることが好ましい。この態様によれば、筒状端子へのインプラントピンの圧入操作が容易となる。
本発明の半導体装置は、前記筒状端子の内周が、前記インプラントピンの圧入部に適合する形状をなしていることが好ましい。この態様によれば、インプラントピンの筒状端子内周に対する接触面積を大きくできるので、導電性や、接合強度が良好である。
また、本発明の半導体装置の製造方法は、
絶縁配線基板上に半導体素子が搭載された半導体搭載基板と、
プリント配線を有する絶縁基板に電気接続用のビアホールを設け、このビアホールにインプラントピンの一端を圧入してなるインプラント基板とを用い、
前記インプラント基板のインプラントピンの他端を、前記半導体搭載基板の半導体素子及び／又は回路パターンに接合することにより、前記半導体搭載基板の半導体素子を電気接続する半導体装置の製造方法において、
前記インプラントピンの他端に筒状端子を圧入し、その圧入深さを調整することによって、前記インプラントピンの長さを、前記半導体搭載基板上の半導体素子及び／又は回路パターンと、前記インプラント基板との距離に適合させ、前記筒状端子を介して前記インプラントピンを前記半導体搭載基板の半導体素子及び／又は回路パターンに接合することを特徴とする。
本発明の半導体装置の製造方法は、前記インプラントピンの前記筒状端子への圧入部表面及び／又は前記筒状端子の内周面に、メッキ層を形成しておき、前記インプラント基板のインプラントピンの他端を、前記筒状端子を介して前記半導体搭載基板の半導体素子及び／又は回路パターンに当接させ、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記絶縁配線基板との接続、前記インプラントピンの筒状端子と半導体搭載基板の半導体素子及び／又は回路パターンとの接続を行うと共に、前記メッキ層を溶融させて前記インプラントピンと前記筒状端子とを接続することが好ましい。
本発明の半導体装置の製造方法は、前記インプラントピンの前記筒状端子への圧入部表面及び／又は前記筒状端子の内周面に、焼結材を塗布しておき、前記インプラント基板のインプラントピンの他端を、前記筒状端子を介して前記半導体搭載基板の半導体素子及び／又は回路パターンに当接させ、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記絶縁配線基板との接続、前記インプラントピンの筒状端子と半導体搭載基板の半導体素子及び／又は回路パターンとの接続を行うと共に、前記焼結材を焼結させて前記インプラントピンと前記筒状端子とを接続することが好ましい。
本発明によれば、複数の製品間でインプラント基板を共通化して使用できるので、部品の在庫管理が容易で、部品コストを抑えることができ、インプラント基板によって半導体素子が電気接続された半導体装置を生産性よく製造できる。
本発明の半導体装置の一実施形態を示す概略断面図である。 図１のＡ部分の拡大図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＣ−Ｃ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＤ−Ｄ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＥ−Ｅ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＦ−Ｆ線での断面図である。 本発明の半導体装置の他の実施形態を示す要部拡大断面図である。 本発明の半導体装置の更に他の実施形態を示す要部拡大断面図である。 従来の半導体装置の一例を示す概略断面図である。 従来の半導体装置の他の一例を示す概略断面図である。 図１０のＧ部分の拡大図である。
本発明の半導体装置について図面を参照して説明する。図１には、本発明の半導体装置の一実施形態が示されている。
この半導体装置は、樹脂ケース２の底部に、冷却板１が配設されている。冷却板１は、放熱性の高い材料で構成される。例えば、銅、アルミニウム、銅合金、アルミニウム合金などが挙げられる。
冷却板１上に、絶縁配線基板３が配設されている。絶縁配線基板３は、絶縁基板４の両面に金属層５，６が接合してなるものであって、金属層５によって、絶縁基板４上に所定の回路パターンが形成されている。そして、絶縁配線基板３の金属層６と、冷却板１とが、はんだ又は焼結材層７ａを介して接合している。
絶縁配線基板３としては、特に限定は無いが、例えば、セラミック基板上に銅板を直接接合させたＤｉｒｅｃｔ Ｂｏｎｄｉｎｇ Ｃｏｐｐｅｒ基板や、セラミックスと銅板とをろう材を介して接合したＡｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｚｅｄ Ｃｏｐｐｅｒ基板等が挙げられる。
絶縁配線基板３の回路パターンを構成する金属層５の所定箇所には、外部端子９が、はんだ又は焼結材層７ｂを介して接合している。また、同金属層５には、複数の半導体素子８ａ，８ｂが、はんだ又は焼結材層７ｃを介して接合している。半導体素子８ａ，８ｂは、用途により異なるが、例えば、ＩＧＢＴ等のパワー半導体素子、ＦＷＤ等の整流素子等が挙げられる。
半導体素子８の上方には、インプラント基板３０が配置されている。インプラント基板３０は、絶縁基板３１の両面に、プリント配線をなす金属層３２、３３が接合してなる絶縁配線基板３４と、該絶縁配線基板３４の金属層３２、絶縁基板３１、金属層３３を貫通して形成されたビアホール３５に圧入されたインプラントピン２０とで構成される。ビアホール３５の内面には、金属層３２及び／又は金属層３３に導通する図示しない金属層が形成されており、この内面の金属層がインプラントピン２０と導通している。
インプラント基板３０のインプラントピン２０のいくつかのものの下端は、筒状端子１０に圧入されている。そして、この実施形態では、筒状端子１０を有しないインプラントピン２０が、はんだ又は焼結材層７ｅを介して半導体素子８ａと接続され、筒状端子１０を有するインプラントピン２０の筒状端子１０が、はんだ又は焼結材層７ｄを介して半導体素子８ｂと金属層５とに接続されている。
図２を併せて参照すると、インプラントピン２０には、鍔部２６が設けられており、インプラントピンの先端２７から鍔部２６までの一定量Ｌ１が、ビアホール３５に圧入されている。そして、鍔部２６と絶縁配線基板３４とが接合材３６を介して接合している。
インプラントピン２０の筒状端子１０への圧入深さＬ２は、半導体素子８ｂとインプラント基板３０との距離、金属層５とインプラント基板３０との距離に適合するように、それぞれの筒状端子毎に調整されている。
すなわち、本発明では、半導体素子８とインプラント基板３０との距離や、金属層５とインプラント基板３０との距離に応じて、長さの異なるインプラントピンを備えるインプラント基板を使用するのではなく、それぞれの距離に応じてインプラントピン２０の筒状端子１０への圧入深さを変えることで、インプラント基板３０と、半導体素子８や金属層５とを接合し、各半導体素子を電気接続している。このため、製品種類ごとにインプラント基板を変更する必要がなく、インプラント基板を複数の製品間で共通化して使用できる。
なお、インプラント基板３０と半導体素子８又は金属層５との間の距離が、インプラント基板３０から伸びたインプラントピン２０の長さに適合する場合は、筒状端子１０を介せず、インプラントピン２０を半導体素子８や金属層５に接合してもよい。この実施形態では、インプラント基板３０と半導体素子８ａとの間の距離が、インプラント基板３０から伸びたインプラントピン２０の長さに適合しているため、半導体素子８ａには、インプラントピン２０がはんだ又は焼結材層７ｅを介して直接接合している。
本発明の半導体装置において、インプラントピン２０と筒状端子１０の内周面との接触部における、インプラントピン２０と直交する方向の断面、すなわち、図２のＢ−Ｂ断面において、インプラントピン２０は、筒状端子１０の内周に対し４０％以上接触していることが好ましい。インプラントピン２０の筒状端子１０への接触面積が４０％未満であると、接合強度や導電性が不十分な場合がある。接触面積が４０％以上であれば、十分な接合強度と導電性が得られる。
本発明の半導体装置において、インプラントピン２０の形状は、特に限定は無い。円柱状、角柱状等いずれの形状のものを用いることができる。また、インプラントピン２０の筒状端子１０への圧入部の形状は、例えば、図３〜６に示す形状をなすものなどを好ましく用いることができる。
図３に示されるインプラントピン２０ａは、絞り加工のないストレートな柱状部２１からなる圧入部と、該圧入部から先端２５に向かってテーパ状に縮径している縮径部２３とを備えている。このインプラントピン２０ａを、筒状端子１０に圧入すると、柱状部２１が、筒状端子１０の内周面に接触して両者が接合する。また、先端２５がテーパ状に縮径しているので、インプラントピン２０ａを筒状端子１０に圧入する際に中心位置の調整が容易となり、圧入し易い。
インプラントピン２０の圧入部の最大外径Ｒｍａｘは、圧入前の状態で、該最大外径Ｒｍａｘと、筒状端子１０の内径Ｒとの差分（Ｒｍａｘ−Ｒ）が、０〜０．１５ｍｍであることが好ましく、０．０５〜０．１５ｍｍがより好ましく、０．０５〜０．１０ｍｍがより好ましい。上記差分が、上記範囲内となるように最大外径Ｒｍａｘを設定することで、インプラントピン２０ａの破損や、筒状端子１０の破損等を生じることなく、インプラントピン２０ａを筒状端子１０に圧入して両者を強固に接合できる。
図４〜６に示されるインプラントピン２０ｂ〜２０ｄは、絞り加工により外周に突出した突起部２２を有する圧入部と、該圧入部から先端２５に向かってテーパ状に縮径している縮径部２３とを備えている。図４に示すインプラントピン２０ｂでは、突起部２２が断面十字状をなし、図５に示すインプラントピン２０ｃでは、突起部２２が断面Ｙ字状（３つの突出部が等角度で放射状に突出した形状）をなし、図６に示すインプラントピン２０ｄでは、突起部２２が平板状をなしている。このインプラントピンを、筒状端子１０に圧入すると、突起部２２が、筒状端子１０の内周面に接触して両者が接合する。また、先端２５がテーパ状に縮径しているので、インプラントピン２０を筒状端子１０に圧入する際に中心位置の調整が容易となり、圧入し易い。なお、絞り加工によって形成される突起部の形状は、図４〜６に示す形状に限定されない。
インプラントピン２０ｂ〜２０ｄにおいて、圧入部の最大外径Ｒｍａｘは、圧入前の状態で、該最大外径Ｒｍａｘと、筒状端子１０の内径Ｒとの差分（Ｒｍａｘ−Ｒ）が、０〜０．２５ｍｍであることが好ましく、０．０５〜０．２５ｍｍがより好ましく、０．１０〜０．２０ｍｍがより好ましい。上記差分が、上記範囲内となるように最大外径Ｒｍａｘを設定することで、インプラントピンの破損や、筒状端子１０の破損等を生じることなく、インプラントピンを筒状端子１０に圧入して両者を強固に接合できる。
筒状端子１０は、その内周が、インプラントピン２０の圧入部に適合する穴形状をなしていることが好ましい。筒状端子１０の内周が、インプラントピン２０の圧入部に適合する形状をなしていることにより、インプラントピン２０の、筒状端子１０の内周に対する接触面積を大きくできる。また、突起部２２の各先端が筒状端子１０の内周に係合して回り止めがなされる。
そして、本発明の半導体装置は、樹脂ケース２の内部に、ゲル、エポキシ樹脂などの封止樹脂１５が充填されて封止されている。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の一実施形態について説明する。
まず、インプラント基板３０の製造方法について説明する。インプラント基板３０は、絶縁配線基板３４の所定の位置に、金属層３２、絶縁基板３１、金属層３３を貫通する、電気接続用のビアホール３５を形成し、このビアホール３５に、インプラントピン２０の先端２７を圧入したのち、該インプラントピン２０の鍔部２６と、絶縁配線基板３４とを接合材３６により接合することにより製造される。
次に、半導体装置の製造方法について説明する。
冷却板１上に、はんだ又は焼結材層７ａを介して、絶縁配線基板３の金属層６側が接触するように配置し、絶縁配線基板３の金属層５の所定の回路パターン上にはんだ又は焼結材層７ｃを介して半導体素子８ａ，８ｂを配置する。
次に、インプラント基板３０から延出したインプラントピン２０を、筒状端子１０に圧入し、その圧入深さを調整して、インプラントピン２０の長さを、半導体素子８ｂとインプラント基板３０との距離、金属層５とインプラント基板３０との距離に適合させる。
そして、インプラント基板３０を絶縁配線基板３上に配置して、半導体素子８ｂ、金属層５の所定の位置に、はんだ又は焼結材層７ｄを介して筒状端子１０を配置すると共に、半導体素子８ａ上には、はんだ又は焼結材層７ｅを介して、インプラント基板３０から延出したインプラントピン２０を配置する。
そして、この状態でリフロー炉に導入し、はんだ又は焼結材層７ａ，７ｃ，７ｄ，７ｅをそれぞれ溶融又は焼結させて、冷却板１と絶縁配線基板３の金属層６との接合、半導体素子８ａ，ｂと絶縁配線基板３の金属層５との接合、筒状端子１０と絶縁配線基板３の金属層５との接合、筒状端子１０と半導体素子８ｂとの接合、インプラントピン２０と半導体素子８ａとの接合を行う。
リフロー時における加熱温度は、３５０℃以下が好ましく、２５０〜３３０℃がより好ましい。加熱温度が３５０℃を超えると、半導体素子等が熱的損傷する恐れがある。
次に、金属層５の所定の位置に外部端子９をはんだ又は焼結材層７ｂを介して配置し、はんだ又は焼結材層７ｂを溶融又は焼結させて両者を接合する。そして、冷却板１の周囲を樹脂ケース２で囲い、樹脂ケース２で囲われた内部に封止樹脂１５を充填し、封止樹脂を硬化することで本発明の半導体装置が製造される。
図７には、本発明の半導体装置の他の実施形態が示されている。この半導体装置は、インプラントピン２０の筒状端子１０への圧入部表面には、メッキ層２８が設けられており、該メッキ層２８が融解して、インプラントピン２０の圧入部と、筒状端子１０の内周面とが接合している。なお、この実施形態では、メッキ層はインプラントピン２０の圧入部表面に形成されているが、筒状端子１０の内周面に形成されてもよく、インプラントピン２０の圧入部表面と筒状端子１０の内周面との双方に形成されていてもよい。
メッキ層２８の厚みは、圧入前の状態で５μｍ以下が好ましい。
メッキ層２８は、単層であってもよく、複数のメッキ層が積層したものであってもよいが、少なくとも最表層が３５０℃以下の温度で溶融するものが好ましく用いられる。溶融温度が３５０℃以下のメッキ材料としては、Ｓｎメッキ、ＳｎＡｇ系はんだメッキ、ＳｎＢｉ系はんだメッキ、ＳｎＳｂ系はんだメッキ、ＳｎＣｕ系はんだメッキ、ＳｎＩｎ系はんだメッキ等が挙げられる。溶融温度が３５０℃以下であれば、半導体素子等をはんだ付けする際のリフロー工程時に溶融できる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の他の実施形態について説明する。
この実施形態においても、上記実施形態と同様、インプラント基板３０から延出したインプラントピン２０を、筒状端子１０に圧入し、その圧入深さを調整して、インプラントピン２０の長さを、半導体素子８ｂとインプラント基板３０との距離、金属層５とインプラント基板３０との距離に適合させる。そして、半導体素子８ｂ、金属層５の所定の位置に、はんだ又は焼結材層７ｄを介して筒状端子１０を配置する。また、半導体素子８ａ上には、はんだ又は焼結材層７ｅを介して、インプラント基板３０から延出したインプラントピン２０を配置する。
そして、この状態でリフロー炉に導入し、はんだ又は焼結材層７ａ，７ｃ，７ｄ，７ｅ、メッキ層２８をそれぞれ融解又は焼結させて、はんだ又は焼結材層７ａ，７ｃ，７ｄ，７ｅを介して、冷却板１と絶縁配線基板３の金属層６との接合、半導体素子８ａ，ｂと絶縁配線基板３の金属層５との接合、筒状端子１０と絶縁配線基板３の金属層５との接合、筒状端子１０と半導体素子８ｂとの接合、インプラントピン２０と半導体素子８ａとの接合を行うと共に、メッキ層２８を介して、インプラントピン２０と筒状端子１０との接合を行う。
リフロー時における加熱温度は、３５０℃以下が好ましく、２５０〜３３０℃がより好ましい。加熱温度が３５０℃を超えると、半導体素子等が熱的損傷する恐れがある。
そして、金属層５の所定の位置に外部端子９をはんだ又は焼結材層７ｂを介して配置し、はんだ又は焼結材層７ｂを溶融又は焼結して両者を接合し、冷却板１の周囲を樹脂ケース２で囲い、樹脂ケース２で囲われた内部に封止樹脂１５を充填し、封止樹脂を硬化することで半導体装置が製造される。
図８には、本発明の半導体装置の更に他の実施形態が示されている。この半導体装置は、インプラントピン２０が筒状端子１０に圧入されている。そして、インプラントピン２０の筒状端子１０への圧入部表面及び／又は筒状端子１０の内周面には、焼結材２９が塗布されており、該焼結材が焼結して、インプラントピン２０の圧入部と、筒状端子１０の内周面とが接合している。
焼結材２９としては、３５０℃以下の温度で焼結するものが好ましく用いられる。例えばＡｇ系やＣｕ系の焼結材料等が挙げられる。焼結温度が３５０℃以下であれば、半導体素子等をはんだ付けする際のリフロー工程時に焼結できる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の他の実施形態について説明する。
この実施形態においては、筒状端子１０の内周面及び／又はインプラントピン２０の筒状端子１０への圧入部に焼結材２９を塗布した後、インプラント基板３０から延出したインプラントピン２０を、筒状端子１０に圧入し、その圧入深さを調整して、インプラントピン２０の長さを、半導体素子８ｂとインプラント基板３０との距離、金属層５とインプラント基板３０との距離に適合させる。そして、半導体素子８ｂ、金属層５の所定の位置に、はんだ又は焼結材層７ｄを介して筒状端子１０を配置する。また、半導体素子８ａ上には、はんだ又は焼結材層７ｅを介して、インプラント基板３０から延出したインプラントピン２０を配置する。
そして、この状態でリフロー炉に導入し、はんだ又は焼結材層７ａ，７ｃ，７ｄ，７ｅ、焼結材２９をそれぞれ融解又は焼結させて、はんだ又は焼結材層７ａ，７ｃ，７ｄ，７ｅを介して、冷却板１と絶縁配線基板３の金属層６との接合、半導体素子８ａ，ｂと絶縁配線基板３の金属層５との接合、筒状端子１０と絶縁配線基板３の金属層５との接合、筒状端子１０と半導体素子８ｂとの接合、インプラントピン２０と半導体素子８ａとの接合を行うと共に、焼結材２９の焼結によって、インプラントピン２０と筒状端子１０との接合を行う。
リフロー時における加熱温度は、３５０℃以下が好ましく、２５０〜３３０℃がより好ましい。加熱温度が３５０℃を超えると、半導体素子等が熱的損傷する恐れがある。
そして、金属層５の所定の位置に外部端子９をはんだ又は焼結材層７ｂを介して配置し、はんだ又は焼結材層７ｂを溶融又は焼結して両者を接合し、冷却板１の周囲を樹脂ケース２で囲い、樹脂ケース２で囲われた内部に封止樹脂１５を充填し、封止樹脂を硬化することで半導体装置が製造される。
１：冷却板
２：樹脂ケース
３：絶縁配線基板
４：絶縁基板
５、６：金属層
７ａ，７ｂ，７ｃ，７ｄ，７ｅ：はんだ又は焼結材層
８、８ａ，８ｂ：半導体素子
９：外部端子
１０：筒状端子
１５：封止樹脂
２０：インプラントピン
２８：メッキ層
２９：焼結材
３０：インプラント基板
３１：絶縁基板
３２、３３：金属層
３４：絶縁配線基板
３５：ビアホール
３６：接合材
５１：冷却板
５２：樹脂ケース
５３：絶縁基板
５４，５５：金属層
５６：絶縁配線基板
５８：半導体素子
５９：外部端子
６０：ボンディングワイヤ
６１：封止樹脂
７１：絶縁基板
７２、７３：金属層
７４：ビアホール
７５：絶縁配線基板
７６：インプラントピン
７９：インプラント基板

Claims (13)

  1. 絶縁配線基板上に半導体素子が搭載された半導体搭載基板と、
    プリント配線を有する絶縁基板に電気接続用のビアホールを設け、このビアホールにインプラントピンの一端を圧入してなるインプラント基板とを備え、
    前記インプラント基板のインプラントピンの他端を、前記半導体搭載基板の半導体素子及び／又は回路パターンに接合することにより、前記半導体搭載基板の半導体素子を電気接続した半導体装置において、
    前記インプラントピンの他端に圧入された筒状端子を介して、前記インプラントピンが前記半導体搭載基板の半導体素子及び／又は回路パターンに接合され、
    前記筒状端子に圧入された状態での前記インプラントピンと前記筒状端子との合計長さが、前記半導体搭載基板上の半導体素子及び／又は回路パターンと前記インプラント基板との距離に適合するように、前記インプラントピンの前記筒状端子への圧入深さが調整可能とされていることを特徴とする半導体装置。
  2. 前記インプラントピンの前記筒状端子への圧入部表面及び／又は前記筒状端子の内周面に、メッキ層が設けられ、前記インプラントピンを前記筒状端子に圧入した状態で加熱して前記メッキ層を溶融させて、該メッキ層により前記インプラントピンと前記筒状端子との接触部が接合されている請求項１に記載の半導体装置。
  3. 前記インプラントピンの前記筒状端子への圧入部表面及び／又は前記筒状端子の内周面に、焼結材が塗布されており、前記インプラントピンを前記筒状端子に圧入した状態で加熱して前記焼結材を焼結させて、前記インプラントピンと前記筒状端子との接触部が接合されている請求項１に記載の半導体装置。
  4. 前記インプラントピンと前記筒状端子の内周面との接触部における、前記インプラントピンと直交する方向の断面において、前記インプラントピンが、前記筒状端子の内周に対し４０％以上接触している請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記インプラントピンの前記筒状端子への圧入部には、絞り加工により外周に突出した突起部が設けられ、この突起部が前記筒状端子の内周面に接触している請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記圧入前の状態で、前記インプラントピンの圧入部の最大径から、前記筒状端子の内径を引いた値が、０〜０．２５ｍｍである請求項５に記載の半導体装置。
  7. 前記インプラントピンの圧入部には、絞り加工のないストレートな柱状部が設けられ、この柱状部の少なくとも一部が前記筒状端子の内周面に接触している請求項１〜４のいずれか１項に記載の半導体装置。
  8. 前記圧入前の状態で、前記インプラントピンの圧入部の最大径から、前記筒状端子の内径を引いた値が、０〜０．１５ｍｍである請求項７に記載の半導体装置。
  9. 前記インプラントピンの前記筒状端子側の先端は、先端に向かってテーパ状に縮径している請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記筒状端子の内周が、前記インプラントピンの圧入部に適合する形状をなしている請求項１〜９のいずれか１つに記載の半導体装置。
  11. 絶縁配線基板上に半導体素子が搭載された半導体搭載基板と、
    プリント配線を有する絶縁基板に電気接続用のビアホールを設け、このビアホールにインプラントピンの一端を圧入してなるインプラント基板とを用い、
    前記インプラント基板のインプラントピンの他端を、前記半導体搭載基板の半導体素子及び／又は回路パターンに接合することにより、前記半導体搭載基板の半導体素子を電気接続する半導体装置の製造方法において、
    前記インプラントピンの他端に筒状端子を圧入し、その圧入深さを調整することによって、前記インプラントピンの長さを、前記半導体搭載基板上の半導体素子及び／又は回路パターンと、前記インプラント基板との距離に適合させ、前記筒状端子を介して前記インプラントピンを前記半導体搭載基板の半導体素子及び／又は回路パターンに接合することを特徴とする半導体装置の製造方法。
  12. 前記インプラントピンの前記筒状端子への圧入部表面及び／又は前記筒状端子の内周面に、メッキ層を形成しておき、前記インプラント基板のインプラントピンの他端を、前記筒状端子を介して前記半導体搭載基板の半導体素子及び／又は回路パターンに当接させ、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記絶縁配線基板との接続、前記インプラントピンの筒状端子と半導体搭載基板の半導体素子及び／又は回路パターンとの接続を行うと共に、前記メッキ層を溶融させて前記インプラントピンと前記筒状端子とを接続する請求項１１に記載の半導体装置の製造方法。
  13. 前記インプラントピンの前記筒状端子への圧入部表面及び／又は前記筒状端子の内周面に、焼結材を塗布しておき、前記インプラント基板のインプラントピンの他端を、前記筒状端子を介して前記半導体搭載基板の半導体素子及び／又は回路パターンに当接させ、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記絶縁配線基板との接続、前記インプラントピンの筒状端子と半導体搭載基板の半導体素子及び／又は回路パターンとの接続を行うと共に、前記焼結材を焼結させて前記インプラントピンと前記筒状端子とを接続する請求項１１に記載の半導体装置の製造方法。
JP2011272902A 2011-12-14 2011-12-14 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5887901B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011272902A JP5887901B2 (ja) 2011-12-14 2011-12-14 半導体装置及び半導体装置の製造方法
PCT/JP2012/082441 WO2013089211A1 (ja) 2011-12-14 2012-12-14 半導体装置及び半導体装置の製造方法
CN201280055469.4A CN103930990B (zh) 2011-12-14 2012-12-14 半导体装置以及半导体装置的制造方法
US14/275,137 US9406603B2 (en) 2011-12-14 2014-05-12 Semiconductor device and method for manufacturing the semiconductor device
US15/205,252 US9786587B2 (en) 2011-12-14 2016-07-08 Semiconductor device and method for manufacturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011272902A JP5887901B2 (ja) 2011-12-14 2011-12-14 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013125803A true JP2013125803A (ja) 2013-06-24
JP5887901B2 JP5887901B2 (ja) 2016-03-16

Family

ID=48612650

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011272902A Expired - Fee Related JP5887901B2 (ja) 2011-12-14 2011-12-14 半導体装置及び半導体装置の製造方法

Country Status (4)

Country Link
US (1) US9406603B2 (ja)
JP (1) JP5887901B2 (ja)
CN (1) CN103930990B (ja)
WO (1) WO2013089211A1 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014057004A (ja) * 2012-09-13 2014-03-27 Fuji Electric Co Ltd パワー半導体モジュール
EP2903024A1 (en) * 2014-01-31 2015-08-05 Vincotech GmbH Contact element, power semiconductor module and method of fabricating same
JP2015179646A (ja) * 2014-03-20 2015-10-08 富士電機株式会社 ピン挿入装置及びピン挿入不良判定方法
CN106486431A (zh) * 2015-09-02 2017-03-08 意法半导体股份有限公司 具有增强的热耗散的电子功率模块及其制造方法
US9691692B2 (en) 2015-06-10 2017-06-27 Fuji Electric Co., Ltd. Semiconductor device
JP2019110284A (ja) * 2017-12-19 2019-07-04 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
JP2020043317A (ja) * 2018-09-14 2020-03-19 富士電機株式会社 配線基板、半導体装置、配線基板の製造方法
JP2021019064A (ja) * 2019-07-19 2021-02-15 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2021027288A (ja) * 2019-08-08 2021-02-22 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2021040051A (ja) * 2019-09-03 2021-03-11 三菱電機株式会社 半導体モジュール
JP2021082706A (ja) * 2019-11-19 2021-05-27 富士電機株式会社 電力用半導体モジュール
US11037848B2 (en) 2017-12-19 2021-06-15 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
JP2021190221A (ja) * 2020-05-27 2021-12-13 富士電機株式会社 半導体装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833033B2 (en) 2011-07-27 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Bump structure having a side recess and semiconductor structure including the same
CN105122446B (zh) * 2013-09-30 2019-07-19 富士电机株式会社 半导体装置、半导体装置的组装方法、半导体装置用部件以及单位模块
JP6164364B2 (ja) * 2014-04-01 2017-07-19 富士電機株式会社 半導体装置
JP6439558B2 (ja) * 2015-04-07 2018-12-19 富士電機株式会社 パワー半導体モジュールおよび接続ピン
JP2017168590A (ja) * 2016-03-15 2017-09-21 富士電機株式会社 半導体装置
JP6759784B2 (ja) * 2016-07-12 2020-09-23 三菱電機株式会社 半導体モジュール
JP2018074088A (ja) * 2016-11-02 2018-05-10 富士電機株式会社 半導体装置
JP6354874B1 (ja) * 2017-01-31 2018-07-11 住友大阪セメント株式会社 光変調器
US10658262B2 (en) * 2018-02-27 2020-05-19 Ball Aerospace & Technologies Corp. Pin flexure array
US11094605B2 (en) 2018-02-27 2021-08-17 Ball Aerospace & Technologies Corp. Systems and methods for supporting a component
WO2019171804A1 (ja) * 2018-03-07 2019-09-12 富士電機株式会社 半導体装置
IT201800004209A1 (it) * 2018-04-05 2019-10-05 Dispositivo semiconduttore di potenza con relativo incapsulamento e corrispondente procedimento di fabbricazione
EP3654454A1 (de) * 2018-11-16 2020-05-20 BorgWarner, Inc. Anordnung zur elektrischen verbindung zweier bauteile
US10651110B1 (en) 2018-12-31 2020-05-12 Juniper Networks, Inc. Efficient heat-sinking in PIN diode
IT201900013743A1 (it) 2019-08-01 2021-02-01 St Microelectronics Srl Dispositivo elettronico di potenza incapsulato, in particolare circuito a ponte comprendente transistori di potenza, e relativo procedimento di assemblaggio
JP7484156B2 (ja) * 2019-12-18 2024-05-16 富士電機株式会社 半導体装置
IT202000016840A1 (it) 2020-07-10 2022-01-10 St Microelectronics Srl Dispositivo mosfet incapsulato ad alta tensione e dotato di clip di connessione e relativo procedimento di fabbricazione
DE102022201016A1 (de) 2022-02-01 2023-08-03 Zf Friedrichshafen Ag Leistungsmodul für einen Stromrichter mit optimierten Signalpins

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113912A (ja) * 1997-04-18 1999-01-06 Hitachi Aic Inc 配線基板のバンプ形成方法
JP2010027814A (ja) * 2008-07-18 2010-02-04 Mitsubishi Electric Corp 電力用半導体装置
JP2010129797A (ja) * 2008-11-28 2010-06-10 Mitsubishi Electric Corp 電力用半導体装置
JP2011187564A (ja) * 2010-03-05 2011-09-22 Keihin Corp 半導体装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4245273A (en) * 1979-06-29 1981-01-13 International Business Machines Corporation Package for mounting and interconnecting a plurality of large scale integrated semiconductor devices
JPS617692A (ja) 1984-06-21 1986-01-14 イビデン株式会社 導体ピンの固着方法および導体ピン固着のプリント配線板
JPS62105379A (ja) * 1985-11-01 1987-05-15 株式会社日立製作所 コネクタ装置
US4816426A (en) * 1987-02-19 1989-03-28 Olin Corporation Process for manufacturing plastic pin grid arrays and the product produced thereby
US4965227A (en) * 1987-05-21 1990-10-23 Olin Corporation Process for manufacturing plastic pin grid arrays and the product produced thereby
JPH0815200B2 (ja) 1987-05-18 1996-02-14 イビデン株式会社 半導体搭載基板用の導体ピン
JPH0756887B2 (ja) * 1988-04-04 1995-06-14 株式会社日立製作所 半導体パッケージ及びそれを用いたコンピュータ
JPH05326808A (ja) * 1992-05-15 1993-12-10 Ibiden Co Ltd 電子部品搭載用基板およびこれを用いた半導体装置
JPH06169048A (ja) 1992-12-01 1994-06-14 Ibiden Co Ltd 導体ピンの接合方法
JPH06169171A (ja) 1992-12-01 1994-06-14 Ibiden Co Ltd 導体ピンの接合方法
EP0689214B1 (en) * 1994-06-21 1999-09-22 Sumitomo Special Metals Co., Ltd. Process of producing a multi-layered printed-coil substrate
JP3112059B2 (ja) * 1995-07-05 2000-11-27 株式会社日立製作所 薄膜多層配線基板及びその製法
TW398165B (en) * 1997-03-03 2000-07-11 Hitachi Chemical Co Ltd Circuit boards using heat resistant resin for adhesive layers
US6372119B1 (en) * 1997-06-26 2002-04-16 Alcoa Inc. Inert anode containing oxides of nickel iron and cobalt useful for the electrolytic production of metals
JP4046854B2 (ja) 1998-06-29 2008-02-13 イビデン株式会社 ピン付きプリント配線板の製造方法
TWI293315B (en) * 2000-12-26 2008-02-11 Ngk Spark Plug Co Wiring substrate
JP2003110091A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及び半導体装置の製造方法
US6855234B2 (en) * 2003-04-02 2005-02-15 Alcoa Inc. Sinter-bonded direct pin connections for inert anodes
JP4660259B2 (ja) * 2004-06-10 2011-03-30 三洋電機株式会社 半導体装置の製造方法
JP4634498B2 (ja) * 2008-11-28 2011-02-16 三菱電機株式会社 電力用半導体モジュール
JP5345017B2 (ja) * 2009-08-27 2013-11-20 三菱電機株式会社 電力用半導体装置とその製造方法
JP5500936B2 (ja) 2009-10-06 2014-05-21 イビデン株式会社 回路基板及び半導体モジュール
JP5527330B2 (ja) 2010-01-05 2014-06-18 富士電機株式会社 半導体装置用ユニットおよび半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH113912A (ja) * 1997-04-18 1999-01-06 Hitachi Aic Inc 配線基板のバンプ形成方法
JP2010027814A (ja) * 2008-07-18 2010-02-04 Mitsubishi Electric Corp 電力用半導体装置
JP2010129797A (ja) * 2008-11-28 2010-06-10 Mitsubishi Electric Corp 電力用半導体装置
JP2011187564A (ja) * 2010-03-05 2011-09-22 Keihin Corp 半導体装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014057004A (ja) * 2012-09-13 2014-03-27 Fuji Electric Co Ltd パワー半導体モジュール
EP2903024A1 (en) * 2014-01-31 2015-08-05 Vincotech GmbH Contact element, power semiconductor module and method of fabricating same
JP2015179646A (ja) * 2014-03-20 2015-10-08 富士電機株式会社 ピン挿入装置及びピン挿入不良判定方法
US9691692B2 (en) 2015-06-10 2017-06-27 Fuji Electric Co., Ltd. Semiconductor device
CN106486431A (zh) * 2015-09-02 2017-03-08 意法半导体股份有限公司 具有增强的热耗散的电子功率模块及其制造方法
US11037848B2 (en) 2017-12-19 2021-06-15 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
JP2019110284A (ja) * 2017-12-19 2019-07-04 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
JP7107074B2 (ja) 2017-12-19 2022-07-27 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
JP2020043317A (ja) * 2018-09-14 2020-03-19 富士電機株式会社 配線基板、半導体装置、配線基板の製造方法
JP7172325B2 (ja) 2018-09-14 2022-11-16 富士電機株式会社 配線基板、半導体装置、配線基板の製造方法
JP7293936B2 (ja) 2019-07-19 2023-06-20 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2021019064A (ja) * 2019-07-19 2021-02-15 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7351134B2 (ja) 2019-08-08 2023-09-27 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2021027288A (ja) * 2019-08-08 2021-02-22 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP7180570B2 (ja) 2019-09-03 2022-11-30 三菱電機株式会社 半導体モジュール
JP2021040051A (ja) * 2019-09-03 2021-03-11 三菱電機株式会社 半導体モジュール
JP2021082706A (ja) * 2019-11-19 2021-05-27 富士電機株式会社 電力用半導体モジュール
JP7347153B2 (ja) 2019-11-19 2023-09-20 富士電機株式会社 電力用半導体モジュール
JP2021190221A (ja) * 2020-05-27 2021-12-13 富士電機株式会社 半導体装置
US11626358B2 (en) 2020-05-27 2023-04-11 Fuji Electric Co., Ltd. Semiconductor device
JP7468149B2 (ja) 2020-05-27 2024-04-16 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
WO2013089211A1 (ja) 2013-06-20
US9406603B2 (en) 2016-08-02
CN103930990A (zh) 2014-07-16
JP5887901B2 (ja) 2016-03-16
US20140246783A1 (en) 2014-09-04
CN103930990B (zh) 2016-12-14

Similar Documents

Publication Publication Date Title
JP5887901B2 (ja) 半導体装置及び半導体装置の製造方法
JP5870669B2 (ja) 半導体装置及び半導体装置の製造方法
JP6299807B2 (ja) 半導体装置及び半導体装置の製造方法
US9786587B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US10727163B2 (en) Semiconductor device
CN103035542B (zh) 用于生产功率半导体设置的方法
TWI395313B (zh) 銲球凸塊結構及其形成方法
JP6299066B2 (ja) 半導体装置および半導体装置の製造方法
JP2006093255A (ja) パワー半導体モジュールおよびその製造方法
US9076782B2 (en) Semiconductor device and method of manufacturing same
CN105981167A (zh) 半导体装置
JP2020520553A (ja) ２つの基板間に挿入されたデバイスを有する電子アセンブリおよびその製造方法
JP5233853B2 (ja) 半導体装置
JP2012169477A (ja) 半導体装置
WO2019163145A1 (ja) 半導体装置の製造方法
JP6619120B1 (ja) 半導体装置及び半導体装置の製造方法
JP2017017204A (ja) 半導体装置の製造方法
JP4882394B2 (ja) 半導体装置
JP6936310B2 (ja) 半導体装置及び半導体装置の製造方法
JP6011410B2 (ja) 半導体装置用接合体、パワーモジュール用基板及びパワーモジュール
JP7322369B2 (ja) 半導体装置の製造方法
JPH10144850A (ja) 接続ピンと基板実装方法
CN107210232A (zh) 生成功率半导体模块的方法
WO2017208941A1 (ja) 半導体装置及びその製造方法
CN118588658A (zh) 封装体布置结构以及形成封装体布置结构的方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151110

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20151224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160119

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160201

R150 Certificate of patent or registration of utility model

Ref document number: 5887901

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees