WO2013021983A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2013021983A1
WO2013021983A1 PCT/JP2012/070038 JP2012070038W WO2013021983A1 WO 2013021983 A1 WO2013021983 A1 WO 2013021983A1 JP 2012070038 W JP2012070038 W JP 2012070038W WO 2013021983 A1 WO2013021983 A1 WO 2013021983A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit pattern
semiconductor device
metal fine
plate
semiconductor element
Prior art date
Application number
PCT/JP2012/070038
Other languages
English (en)
French (fr)
Inventor
池田 良成
龍男 西澤
慎司 多田
英司 望月
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Publication of WO2013021983A1 publication Critical patent/WO2013021983A1/ja

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8384Sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device and a manufacturing method thereof for power semiconductor devices such as IGBT (Insulated Gate Bipolar Transistor) modules, Si devices, SiC devices, and GaN devices.
  • IGBT Insulated Gate Bipolar Transistor
  • FIG. 3 shows a schematic cross-sectional view of a main part of a conventional power semiconductor module.
  • the power semiconductor module 10 includes a ceramic insulating substrate (DCB substrate; Direct Copper Bonding substrate) 13 with a double-sided copper paste, a semiconductor element 11 bonded to a copper circuit pattern 13 a formed on the upper surface of the DCB substrate 13, and a DCB substrate 13. And a copper base 14 bonded to a copper conductor layer 13c formed on the lower surface of the DCB substrate 13 with the ceramic plate 13b interposed therebetween, and further electrical connection to the front surface side surface electrode of the semiconductor element 11 In this case, wire bonding 17 is used and these package forms are adopted.
  • DCB substrate Direct Copper Bonding substrate
  • a plate solder material or a cream solder material is used to perform reflow.
  • the solder bonding layer 12 is assembled so as to ensure a certain thickness by bonding by a method.
  • the emitter electrode portion (front surface electrode), collector electrode portion (back surface electrode), external terminal, module surrounding resin case, heat radiating fin structure, etc., through which the main current is passed are not drawn.
  • the copper base 14 absorbs heat generated during operation and disperses the heat so as not to be stored in the semiconductor element or circuit pattern, and is disposed in a heat dissipating fin structure or an air cooling chamber (not shown) surrounding the back side. It plays the function of releasing heat.
  • junction temperature Tj of the semiconductor element exceeds the allowable temperature.
  • JP 2010-67784 A (FIGS. 14 and 15)
  • the object of the present invention is to thicken the circuit pattern of the portion where the semiconductor element is joined in a temperature range that is not affected by thermal stress due to temperature change during joining. It is to provide a semiconductor device with improved heat dissipation and a method for manufacturing the semiconductor device by realizing it.
  • the semiconductor device of the present invention provides: In a semiconductor device comprising an insulating substrate, a circuit pattern formed on the insulating substrate, and a semiconductor element bonded to the circuit pattern, A first conductor plate is joined to at least a part of the circuit pattern via a joining layer formed by sintering metal fine particles to form a plate joining portion, The semiconductor element is bonded to the plate bonding portion.
  • the metal fine particles are made of a metal material of silver (Ag), copper (Cu), or aluminum (Al).
  • the metal fine particles preferably have an average particle size of 10 nm to 1 ⁇ m.
  • the semiconductor element is preferably a vertical semiconductor element.
  • a conductor layer is formed on the surface of the insulating substrate opposite to the surface to which the semiconductor element is bonded, and the conductive layer is formed by sintering metal fine particles. It is preferable that the 2nd conductor board is joined through the layer.
  • a method for manufacturing a semiconductor device of the present invention includes In a method for manufacturing a semiconductor device comprising an insulating substrate, a circuit pattern formed on the insulating substrate, and a semiconductor element bonded to the circuit pattern, A metal fine particle dispersion in which metal fine particles are dispersed in a dispersion medium is attached to at least a part of the circuit pattern formed on the insulating substrate, and the metal fine particle dispersion is attached on the circuit pattern.
  • Arranging the first conductor plate The step of bonding the first conductor plate to the circuit pattern through the bonding layer formed by sintering the metal fine particles by firing this, and forming a plate bonding portion; Bonding the semiconductor element to the plate bonding portion; It is characterized by including.
  • the firing in the step of forming the plate joint portion of the circuit pattern may be performed by volatilizing the dispersion medium of the metal fine particle dispersion by lowering the melting point of the metal of the metal fine particles. It is preferable to carry out at the temperature which can be performed.
  • the firing in the step of forming the plate joint portion of the circuit pattern is performed while the first conductor plate is brought into pressure contact with the circuit pattern to which the metal fine particle dispersion is adhered. Preferably it is done.
  • the metal fine particles are made of a metal material of silver (Ag), copper (Cu), or aluminum (Al).
  • the average particle diameter of the metal fine particles is 10 nm to 1 ⁇ m.
  • the semiconductor element is preferably a vertical semiconductor element.
  • a conductive layer is formed on the surface of the insulating substrate opposite to the surface to which the semiconductor element is bonded, and the same fine metal particle dispersion as described above is formed on the conductive layer.
  • the conductor plate is joined to the circuit pattern of the portion where the semiconductor element is joined to form a plate joined portion and thickened, the semiconductor element is diffused by heat diffusion through the thickened portion.
  • the heat generated from the heat can be directly removed, and the heat dissipation of the semiconductor device can be improved.
  • the circuit pattern of the part where the semiconductor element is joined is made thicker
  • the circuit pattern and the conductor plate are joined via a joining layer formed by sintering metal fine particles to form a plate joined portion.
  • Thickening can be realized in a temperature range that is not affected by thermal stress due to temperature changes.
  • the joining layer once joined has the melting point accompanying the property of the metal which comprises metal part particle
  • the bonding layer once bonded has conductivity according to the properties of the metal constituting the metal part particles, the function of the thickened circuit pattern as an electric wiring is not inferior.
  • the conductor plate in the aspect in which the conductor plate is arranged on the front and back of the substrate, the conductor plate is aligned with the linear expansion coefficient on the front and back of the substrate to prevent the warp of the substrate and ensure the shape stability at the time of joining. Further, durability against high temperature operation of the semiconductor device is also improved. Further, since the conductor plate having the same layer thickness has a shape that sandwiches the front and back of the substrate over almost the entire surface, the shape stability of the semiconductor device is ensured and the durability against high-temperature operation is improved.
  • the semiconductor device according to the present invention can be suitably used for power semiconductor devices such as IGBT modules, Si devices, SiC devices, and GaN devices.
  • FIG. 1 shows a schematic cross-sectional view of a relevant part of a semiconductor device according to the first embodiment of the present invention.
  • a power semiconductor module 1 in which a semiconductor element is mounted on a ceramics insulating substrate (DCB substrate; Direct Copper Bonding substrate; hereinafter referred to as “DCB substrate”) bonded with copper on both sides will be described as an example.
  • DCB substrate Ceramics insulating substrate
  • DCB substrate Direct Copper Bonding substrate
  • a copper circuit pattern 13 a is formed on the upper surface of the DCB substrate 13, and a copper conductor layer 13 c is formed on the lower surface of the DCB substrate 13 with the ceramic plate 13 b sandwiched therebetween. Is formed.
  • a first copper plate 22 is joined to at least a part of the copper circuit pattern 13a via a joining layer 21 formed by sintering metal fine particles to form a plate joining portion 23, and a semiconductor element is formed on the plate joining portion 23. 11 is joined. Further, wire bonding 17 is used for electrical connection to the front surface electrode of the semiconductor element 11 and these packages are used.
  • wire bonding 17 is used for electrical connection to the front surface electrode of the semiconductor element 11 and these packages are used.
  • the DCB substrate 13 is supported from the side opposite to the surface to which the semiconductor element 11 is bonded, the emitter electrode portion (front electrode) for supplying the main current, and the collector electrode portion (back electrode).
  • the external terminals, the module surrounding resin case, the heat radiating fin structure, etc. are not shown.
  • a vertical semiconductor element can be preferably exemplified.
  • the vertical semiconductor element is a vertical semiconductor element having a structure having electrodes on both the front surface side and the back surface side of the substrate mounted on a substrate.
  • a ceramic sintered body containing at least one of silicon nitride (SiN), alumina (Al 2 O 3 ), and aluminum nitride (AlN) is applied.
  • the bonding layer 21 adheres a metal fine particle dispersion obtained by dispersing metal fine particles in a dispersion medium to at least a partial region of the copper circuit pattern 13a formed on the DCB substrate 13, and a first copper plate thereon. It is formed by arranging 22 and firing. A portion of the bonding layer 21 and the portion of the first copper plate 22 bonded through the bonding layer 21 forms a plate bonding portion 23 of the copper circuit pattern, which is thicker than the copper circuit pattern 13a originally provided on the DCB substrate 13.
  • the first copper plate 22 has a thickness of about 0.5 to 3 mm, the layer thickness of the bonding layer 21 is about 10 to 50 ⁇ m, and the layer thickness of the copper circuit pattern in the portion where the plate bonding portion 23 is formed. It is preferably about 0.51 to 3.05 mm. Thereby, sufficient thickness, an area, or a capacity
  • the metal fine particles When the metal fine particles become a component of the bonding layer 21, the metal fine particles need to be made of a metal material that gives a melting point that can withstand temperature treatment in the subsequent bonding process of other members and high-temperature operation of the semiconductor device. is there. And when it becomes a component of the joining layer 21, it is necessary to be comprised with the metal material which gives the electroconductivity which is comparable to the function as an electrical wiring of the thickened circuit pattern.
  • the metal material which gives the electroconductivity which is comparable to the function as an electrical wiring of the thickened circuit pattern For example, it is preferably made of a metal material of silver (Ag), copper (Cu), or aluminum (Al).
  • the metal fine particles can form a firm bonding layer for bonding the copper circuit pattern 13a and the first copper plate 22 by sintering at a temperature that does not reach the melting point of the metal constituting the metal fine particles. It must be fine.
  • the average particle diameter of the metal fine particles is preferably 10 nm to 1 ⁇ m, and more preferably 10 nm to 100 nm.
  • the surface becomes physicochemically activated, sintered by firing at a relatively low temperature, and solid with other members made of conductors such as copper. Bonding is possible (eg typically around 300 ° C.).
  • a metal fine particle dispersion obtained by dispersing metal fine particles in a dispersion medium is widely distributed with good adhesion on the surface of the copper circuit pattern 13a or the first copper plate 22 to which the metal fine particle is applied, and does not deviate from the desired application range. It is necessary to adhere.
  • the dispersion medium include liquid resins such as polyethyleneimine. With such a dispersion medium, an appropriate viscosity can be imparted to the metal fine particle dispersion, and adhesion to the application surface is good. Further, since it volatilizes when fired at a predetermined temperature, there is no substantial remaining in the bonding layer 21. Furthermore, it is excellent also in preventing modification of metal fine particles due to oxidation.
  • metal fine particle dispersion for example, a commercially available product such as “low temperature curing type metal adhesive MAX101” (Nippon Data Material Co., Ltd.), “hybrid Ag paste” (Harima Kasei Co., Ltd.) may be used.
  • the content of metal fine particles in the metal fine particle dispersion is preferably about 50 to 90% by mass.
  • the viscosity of the metal fine particle dispersion is not particularly limited as long as it has a viscosity that can be applied in a paste form at a desired application site, and is typically about 1 to 200 Pa ⁇ s.
  • the metal fine particle dispersion can be adhered to the application site by coating, spraying, spraying, dropping or the like. Further, it can be spread over the attached portion with a uniform thickness through a metal mask or the like.
  • Firing in the step of forming the plate junction 23 of the copper circuit pattern is a metal fine particle dispersion in which metal fine particles are dispersed in a dispersion medium in at least a part of the copper circuit pattern 13a formed on the DCB substrate 13.
  • the DCB substrate 13 and the first copper plate 22 can be sandwiched using a plate with heating means as a jig, and gripping or fixing and heating can be performed simultaneously. Moreover, you may heat with a hot air furnace.
  • the firing conditions vary depending on the material of the metal fine particles and the layer thickness of the bonding layer 21, but typically can be performed at 250 to 400 ° C. for 10 seconds to 60 minutes.
  • the temperature of the metal fine particles is lower than the melting point of the metal, and the temperature at which the dispersion medium of the metal fine particle dispersion can be volatilized is not affected by the thermal stress caused by the temperature change during bonding. In the range, it is possible to realize a thick circuit pattern.
  • Firing in the step of forming the plate junction 23 of the copper circuit pattern is a metal fine particle dispersion in which metal fine particles are dispersed in a dispersion medium in at least a part of the copper circuit pattern 13a formed on the DCB substrate 13.
  • the jig is held or fixed with a jig so as not to move. You may perform the said heat processing, making it press-contact with.
  • the joining layer formed by sintering the metal fine particles is prevented from becoming porous (porous), and the joining layer 21 can be a dense sintered layer. . And it can suppress that the structure
  • the semiconductor element 11 is bonded to the front surface side of the plate bonding portion 23 via an electrode portion (not shown). What is necessary is just to take a normal system for the joining, for example, using a board solder material or cream solder material, applying to a joining surface, and processing with a reflow furnace, and joining semiconductor element 11 to board joined part 23 Can do. Further, the metal fine particle dispersion may be used for bonding.
  • the example using the copper circuit pattern 13a and the first copper plate 22 formed on the DCB substrate 13 has been described, but the surface thereof is silver (Ag) or gold (Au ) May be used. According to this, it is possible to achieve a stronger bond.
  • copper (Cu) is typical as a material for circuit patterns and conductor plates, but copper (Cu) may be used as long as it has equivalent conductivity and heat conductivity so as to function as an electrical wiring and a heat absorber. Other metals and alloys other than) can also be applied.
  • FIG. 2 is a schematic cross-sectional view of the relevant part of a semiconductor device according to the second embodiment of the present invention.
  • the DCB substrate 13 is further connected to the structure of the power semiconductor module 1 according to the first embodiment via a bonding layer 24 formed by sintering metal fine particles. And a second copper plate 25 joined to a copper conductor layer 13c formed on the lower surface of each of these, and takes these package forms.
  • the emitter electrode portion front surface electrode
  • collector electrode portion back surface electrode
  • external terminal module surrounding resin case
  • heat radiating fin structure etc.
  • the bonding layer 24 deposits a metal fine particle dispersion obtained by dispersing metal fine particles in a dispersion medium on the copper conductor layer 13c formed on the lower surface of the DCB substrate 13, and a second copper plate 25 is disposed thereon. It is formed by baking.
  • the metal fine particle dispersion may be the same as the metal fine particle dispersion used to form the bonding layer 21, and in this sense, the bonding layer 24 is substantially the same as or equivalent to the texture property of the bonding layer 21. have.
  • the second copper plate 25 has a thickness of about 0.5 to 3 mm, and the vertical and horizontal dimensions are the same as those of the DCB substrate 13, and the layer thickness of the bonding layer 24 is about 5 to 50 ⁇ m. It is preferable that the entire layer thickness including the bonding layer 24 at the portion where the copper plate 25 is bonded is about 0.505 to 3.05 mm. Thus, a sufficient thickness, area, or capacity as a heat absorber that dissipates heat generated during operation of the semiconductor device can be provided. Further, since the first copper plate 22 and the second copper plate 25 having the same layer thickness are formed so as to sandwich the front and back of the DCB substrate 13 over almost the entire surface, the shape stability of the semiconductor device is ensured and the high temperature operation is prevented. It also leads to improved durability.
  • a plurality of second copper plates 25 can be used to join over a plurality of regions on the lower surface of the DCB substrate 13.
  • Firing in the step of joining the second copper plate 25 is performed by attaching a metal fine particle dispersion obtained by dispersing metal fine particles in a dispersion medium on the copper conductor layer 13c formed on the lower surface of the DCB substrate 13, and on the copper conductor layer 13c.
  • a metal fine particle dispersion obtained by dispersing metal fine particles in a dispersion medium on the copper conductor layer 13c formed on the lower surface of the DCB substrate 13, and on the copper conductor layer 13c.
  • it can be carried out by heating after holding or fixing with a jig so as not to move.
  • This firing can be performed under the same or equivalent conditions as the firing in the step of forming the plate joint 23 described in the first aspect. Preferably, they may be performed together.
  • a metal fine particle dispersion in which metal fine particles are dispersed in a dispersion medium is attached to at least a partial region of the copper circuit pattern 13a formed on the DCB substrate 13, and the first copper plate is formed thereon. 22 is distributed. Further, a metal fine particle dispersion obtained by dispersing metal fine particles in a dispersion medium is adhered onto the copper conductor layer 13c formed on the lower surface of the DCB substrate 13, and the second copper plate 25 is disposed thereon. In this state, after gripping or fixing with a jig so as not to move, heating or heating / pressing is performed according to the mode described in the first mode.
  • the copper circuit pattern 13a of the DCB substrate 13 is thickened as described above, and the second copper plate 25 is bonded to the back surface side of the DCB substrate 13 and then illustrated on the front surface side of the plate bonding portion 23.
  • the semiconductor element 11 is joined via the electrode portion that is not. What is necessary is just to take a normal system for the joining, for example, using a board solder material or cream solder material, applying to a joining surface, and processing with a reflow furnace, and joining semiconductor element 11 to board joined part 23 Can do. Further, the metal fine particle dispersion may be used for bonding.
  • the copper circuit pattern 13 a formed on the DCB substrate 13, the copper conductor layer 13 c formed on the lower surface of the DCB substrate 13, the first copper plate 22, and the second copper plate 25 are used.
  • copper (Cu) is typical as a material for circuit patterns and conductor plates, but copper (Cu) may be used as long as it has equivalent conductivity and heat conductivity so as to function as an electrical wiring and a heat absorber. Other metals and alloys other than) can also be applied.
  • Power semiconductor module 11 Semiconductor element 12: Solder bonding layer 13: DCB substrate (insulating substrate) 13a: Copper circuit pattern (circuit pattern) 13b: Ceramics plate 13c: Copper conductor layer (conductor layer) 14: Copper base 17: Wire bonding 21, 24: Bonding layer 22: First copper plate (first conductor plate) 23: Plate joint 25: Second copper plate (second conductor plate)

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

 半導体素子が接合する部分の回路パターンを厚板化するにあたって、接合時の温度変化に起因した熱応力の影響を受けない温度範囲で厚板化を実現することで、放熱性の向上した半導体装置及びその製造方法を提供する。 絶縁基板13と、絶縁基板13上に形成された回路パターン13aと、回路パターン13aに接合された半導体素子11とを備えた半導体装置において、回路パターン13aの少なくとも一部に、金属微粒子を焼結させてなる接合層21を介して、第1導体板22が接合されて板接合部23をなし、この板接合部23に半導体素子11を接合する。回路パターンに導体板が接合されて板接合部をなし厚板化されているので、これが電気配線と吸熱体とを兼ね備え、その厚板化部を介した熱の拡散によって、半導体素子から生じた熱を直接除熱し、半導体装置の放熱性を向上させることができる。

Description

半導体装置及びその製造方法
 本発明は、半導体装置及びその製造方法に関し、特にIGBT(Insulated Gate Bipolar Transistor)モジュール、Siデバイス、SiCデバイス、GaNデバイスなどのパワー半導体デバイスを対象とする、半導体装置及びその製造方法に関する。
 電力変換用途のスイッチングデバイス等として用いられているパワー半導体デバイスでは、装置の動作時に高圧高電流が通電するので、半導体素子や回路パターンから生じる熱を効率よく除熱する必要がある。従来の装置では、半導体素子を搭載する面とは反対側の基板の裏面に放熱用銅ベースを接合し、これに接合するかもしくは一体化した放熱フィン構造体を介して空冷等することによって放熱を行っていた(特許文献1参照)。
 具体的に例えば、図3には、従来のパワー半導体モジュールの要部断面模式図を示す。このパワー半導体モジュール10は、両面銅貼りのセラミクス絶縁基板(DCB基板;Direct Copper Bonding 基板)13と、DCB基板13の上面に形成された銅回路パターン13aに接合した半導体素子11と、DCB基板13のセラミクス板13bをはさんでDCB基板13の下面に形成された銅導体層13cに接合した銅ベース14とを備え、更に半導体素子11のおもて面側の表面電極への電気的な接続にはワイヤボンディング17を使用し、これらのパッケージ形態をとっている。ここで、半導体素子11とDCB基板13の銅回路パターン13aとの接合や、DCB基板13の銅導体層13cと銅ベース14との接合には、板半田材やクリーム半田材を利用し、リフロー法により接合して半田接合層12に一定の厚さを確保するように組立てられている。なお、図3では、主電流を通電するエミッタ電極部(表面電極)、コレクタ電極部(裏面電極)、外部端子、モジュール外囲樹脂ケース、放熱フィン構造体などは省略して描かれてない。
 このパワー半導体モジュールでは、その銅ベース14が、動作中に生じる熱を吸熱して半導体素子や回路パターンに蓄熱しないように分散し、その裏面側を囲う図示しない放熱フィン構造体や空冷室などに熱を逃がす機能を果たしている。
 しかし、図3に示すような従来の装置では、装置の設定として求められる電流容量が大きくなった場合や、装置を小型化した場合、動作中に発生した熱を十分に放熱させる能力がなく、半導体素子の接合部温度(ジャンクション温度)Tjが許容温度を越えてしまう危険性があった。
 このような問題に対して、最近では、DCB基板での放熱性を向上させるために、DCB基板の銅回路パターンを厚板化することも試みられている。即ち、半導体素子が接合する部分の銅回路パターンが厚板化されているので、その厚板化部を介した熱の拡散によって、半導体素子で生じた熱を直接除熱する効果が期待できる。しかしながら、その製造方法では、銅回路パターンに直接銅板を接合するという方式が採用されており、その接合時に1,000℃を超える熱処理が必要であり、接合後の温度変化の際、線膨張係数の違いにより生じる熱応力により、セラミクス絶縁基板との間でクラック(剥離)が発生するなどの問題あった。従って、放熱性向上のための十分な厚さの厚板化を実現することが困難であった。また、厚板化後の銅回路パターンの平坦度を確保するのも難しかった。
特開2010-67784号公報(図14、図15)
 上記従来技術に鑑み、本発明の目的は、半導体素子が接合する部分の回路パターンを厚板化するにあたって、接合時の温度変化に起因した熱応力の影響を受けない温度範囲で厚板化を実現することで、放熱性の向上した半導体装置及びその製造方法を提供することにある。
 上記目的を達成するに当たり、本発明の半導体装置は、
 絶縁基板と、前記絶縁基板上に形成された回路パターンと、前記回路パターンに接合された半導体素子とを備えた半導体装置において、
 前記回路パターンの少なくとも一部に、金属微粒子を焼結させてなる接合層を介して、第1導体板が接合されて板接合部をなし、
 この板接合部に前記半導体素子が接合されていることを特徴とする。
 本発明の半導体装置は、前記金属微粒子が、銀(Ag)、銅(Cu)、又はアルミニウム(Al)の金属材料で構成されていることが好ましい。
 本発明の半導体装置は、前記金属微粒子の平均粒径が10nm~1μmであることが好ましい。
 本発明の半導体装置は、前記半導体素子が縦型半導体素子であることが好ましい。
 本発明の半導体装置は、前記絶縁基板の前記半導体素子が接合された面とは反対側の面には、導体層が形成されており、この導体層に、金属微粒子を焼結させてなる接合層を介して、第2導体板が接合されていることが好ましい。
 また、上記目的を達成するに当たり、本発明の半導体装置の製造方法は、
 絶縁基板と、前記絶縁基板上に形成された回路パターンと、前記回路パターンに接合された半導体素子とを備えた半導体装置の製造方法において、
 前記絶縁基板上に形成された回路パターンの少なくとも一部の領域に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着すると共に、該金属微粒子分散物を付着した前記回路パターン上に、第1導体板を配する工程と、
 これを焼成することにより、前記金属微粒子を焼結させてなる接合層を介して、前記回路パターンに前記第1導体板を接合して板接合部を形成する工程と、
 前記半導体素子を前記板接合部に接合する工程と、
を含むことを特徴とする。
 本発明の半導体装置の製造方法は、前記回路パターンの板接合部を形成する工程における焼成を、前記金属微粒子の該金属の融点よりも低く、前記金属微粒子分散物の分散媒を揮発させることができる温度で行なうことが好ましい。
 本発明の半導体装置の製造方法は、前記回路パターンの板接合部を形成する工程における焼成を、前記金属微粒子分散物を付着した前記回路パターン上に、前記第1導体板を加圧接触させながら行うことが好ましい。
 本発明の半導体装置の製造方法は、前記金属微粒子が、銀(Ag)、銅(Cu)、又はアルミニウム(Al)の金属材料で構成されていることが好ましい。
 本発明の半導体装置の製造方法は、前記金属微粒子の平均粒径が10nm~1μmであることが好ましい。
 本発明の半導体装置の製造方法は、前記半導体素子が縦型半導体素子であることが好ましい。
 本発明の半導体装置の製造方法は、前記絶縁基板の前記半導体素子が接合された面とは反対の面には導体層が形成されていて、この導体層上に前記と同様な金属微粒子分散物を付着すると共に、該金属微粒子分散物を付着した前記導体層上に、第2導体板を配する工程と、これを焼成することにより、前記金属微粒子を焼結させてなる接合層を介して、前記導体層に前記第2導体板を接合する工程とを更に含むことが好ましい。
 本発明によれば、半導体素子が接合する部分の回路パターンに導体板が接合されて板接合部をなし厚板化されているので、その厚板化部を介した熱の拡散によって、半導体素子から生じた熱を直接除熱し、半導体装置の放熱性を向上させることができる。
 また、半導体素子が接合する部分の回路パターンを厚板化するにあたって、金属微粒子を焼結させてなる接合層を介して回路パターンと導体板とを接合して板接合部を形成するので、接合時の温度変化に起因した熱応力の影響を受けない温度範囲で厚板化を実現することができる。そして、一旦接合した後の接合層は、金属部粒子を構成する金属の性状にともなう融点を有しているので、その後の他部材の接合工程での温度処理にも耐えられ、半導体装置の高温動作サイクルによる熱疲労に対しても耐久性が高い。更に、一旦接合した後の接合層は、金属部粒子を構成する金属の性状にともなう導電性を有しているので、厚板化した回路パターンの電気配線としての機能にも遜色がない。
 また、本発明において、導体板を基板の表裏に配する態様では、これにより導体板を基板の表裏に線膨脹係数を揃えて基板の反りを防止し、接合時の形状安定性を確保すると共に、半導体装置の高温動作に対する耐久性も向上する。また、同じような層厚の導体板が、基板の表裏をほぼ全面にわたってはさむ形状となるので、半導体装置の形状安定性が確保されると共に、高温動作に対する耐久性の向上にもつながる。
 本発明による半導体装置は、IGBTモジュール、Siデバイス、SiCデバイス、GaNデバイスなどのパワー半導体デバイスに好適に利用できる。
本発明の第1の実施の形態に係る半導体装置の要部断面模式図である。 本発明の第2の実施の形態に係る半導体装置の要部断面模式図である。 従来のパワー半導体モジュールの要部断面模式図である。
 以下、本発明の実施の形態に係る半導体装置及びその製造方法を、図面を参照しながら詳細に説明する。なお、同様の構成には同一の符号を付し、重複する説明を省略する。
 <実施の形態1>
 図1には、本発明の第1の実施の形態に係る半導体装置の要部断面模式図を示す。ここでは半導体装置として、両面銅貼りのセラミクス絶縁基板(DCB基板;Direct Copper Bonding 基板。以下、「DCB基板」という。)に、半導体素子を搭載してなるパワー半導体モジュール1を例に挙げる。
 図1に示すように、このパワー半導体モジュール1では、そのDCB基板13の上面に銅回路パターン13aが形成され、DCB基板13のセラミクス板13bをはさんでDCB基板13の下面に銅導体層13cが形成されている。そして、銅回路パターン13aの少なくとも一部に、金属微粒子を焼結させてなる接合層21を介して、第1銅板22が接合されて板接合部23をなし、この板接合部23に半導体素子11が接合されている。更に半導体素子11のおもて面側の表面電極への電気的な接続にはワイヤボンディング17を使用し、これらのパッケージ形態をとっている。なお、図1では、DCB基板13を、半導体素子11が接合された面とは反対側から支持する支持基体や、主電流を通電するエミッタ電極部(表面電極)、コレクタ電極部(裏面電極)、外部端子、モジュール外囲樹脂ケース、放熱フィン構造体などは省略して描かれてない。
 半導体素子としては、IGBT(Insulated Gate Bipolar Transistor)素子、パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)、FWD(Free Wheeling Diode)素子、Si系素子、SiC系素子、GaN系素子などのパワー半導体素子が用いられる。そして縦型半導体素子を好ましく例示できる。ここに縦型半導体素子とは、基板に搭載した状態のそのおもて面側と裏面側の両面に電極を有する構造の縦型半導体素子である。
 DCB基板13のセラミクス板13bは、例えば、窒化珪素(SiN)、アルミナ(Al)、窒化アルミニウム(AlN)の少なくとも何れかを含有するセラミック焼結体などが適用される。
 接合層21は、DCB基板13上に形成された銅回路パターン13aの少なくとも一部の領域に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着させると共に、その上に第1銅板22を配して焼成することにより、形成される。その接合層21とそれを介して接合された第1銅板22の部分が、DCB基板13にもともと備わる銅回路パターン13aよりも層厚な、銅回路パターンの板接合部23をなしている。
 第1銅板22は、厚さ0.5~3mm程度のものを用いて、接合層21の層厚が10~50μm程度とされ、板接合部23を形成した部分の銅回路パターンの層厚が0.51~3.05mm程度とされていることが好ましい。これにより、半導体素子から生じた熱を直接除熱するための吸熱体として十分な厚さ、面積、又は容量を備えることができる。また、図1には示されないが、第1銅板22を複数用いて、回路パターンの複数領域にわたって板接合部23を形成することもできる。
 金属微粒子は、接合層21の成分となったときに、その後の他部材の接合工程での温度処理や半導体装置の高温動作にも耐え得る融点を与える金属材料で構成されていることが必要である。且つ、接合層21の成分となったときに、厚板化した回路パターンの電気配線としての機能にも遜色のない導電性を与える金属材料で構成されていることが必要である。例えば銀(Ag)、銅(Cu)、又はアルミニウム(Al)の金属材料で構成されていることが好ましい。
 また、金属微粒子は、その金属微粒子を構成する金属の融点に達しない温度下での焼結により、銅回路パターン13aと第1銅板22とを接合する堅固な接合層を形成することができる金属微粒子であることが必要である。例えば、金属微粒子の平均粒径が10nm~1μmであることが好まししく、10nm~100nmであることがより好ましい。金属がサブミクロンレベルに微粒子化されるとその表面が物理化学的に活性化された状態となり、比較的低温下での焼成により焼結して、銅等の導体よりなる他部材との堅固な接合が可能である(例えば典型的にはおよそ300℃)。
 金属微粒子を分散媒に分散させてなる金属微粒子分散物は、それを適用する銅回路パターン13aや第1銅板22等の表面に付着性よく広く分布させ、なお且つ所望の適用範囲から外れないよう付着させる必要がある。そのため、その分散媒としては、ポリエチレンイミンなどの液状樹脂などが挙げられる。このような分散媒であれば、その金属微粒子分散物に適度な粘性を付与することができ、適用表面に対する付着性もよい。また、所定温度で焼成したときは揮発するので接合層21への実質的な残存がない。更に、金属微粒子の酸化による変性を防ぐ点でも優れている。金属微粒子分散物としては、例えば、「低温硬化型 金属接着剤 MAX101」(日本データマテリアル株式会社)、「ハイブリッドAgペースト」(ハリマ化成株式会社)等、市販のものを用いてもよい。
 上記金属微粒子分散物中の金属微粒子の含有量としては50~90質量%程度であることが好ましい。また、上記金属微粒子分散物の粘度は、所望の適用箇所にペースト状に塗り拡げることができる粘性を有していればよく、典型的には1~200Pa・s程度であることが好ましい。
 金属微粒子分散物は、塗布、噴霧、散布、滴下などによって適用箇所に付着させることができる。また、メタルマスクなどを介して付着部分に広く均一厚さで拡げることができる。
 銅回路パターンの板接合部23を形成する工程における焼成は、DCB基板13上に形成された銅回路パターン13aの少なくとも一部の領域に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着させると共に、その上に第1銅板22を配した状態で、動かないように治具で把持または固定したうえで、加熱することで行うことができる。このとき、治具として加熱手段付きプレートを用いてDCB基板13と第1銅板22とを挟み込み、把持または固定と加熱とを同時に行うこともできる。また、熱風炉で加熱してもよい。焼成の条件としては、金属微粒子の材料や、接合層21の層厚によっても異なるが、典型的には250~400℃、10秒~60分間程度で行うことができる。これにより、金属微粒子のその金属の融点よりも低く、金属微粒子分散物の分散媒を揮発させることができる温度となっているので、接合時の温度変化に起因した熱応力の影響を受けない温度範囲で、回路パターンの厚板化を実現することができる。
 銅回路パターンの板接合部23を形成する工程における焼成は、DCB基板13上に形成された銅回路パターン13aの少なくとも一部の領域に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着させると共に、その上に第1銅板22を配した状態で、動かないように治具で把持または固定したうえで、更に、回路パターン上に、第1銅板22を、例えば10MPa程度の条件で加圧接触させながら、上記加熱処理を施してもよい。加圧の方法としては、特に制限はなく、例えば、上記加熱手段付きプレートを用いてDCB基板13と第1銅板22とを挟み込み、その両側が押圧するようにして行なうことができる。このような加熱加圧プロセスにより、金属微粒子を焼結させてなる接合層が多孔質状(ポーラス状)になるのが防がれ、接合層21を、緻密な焼結層とすることができる。そしてその接合層や接合界面の組織性状が、熱抵抗や電気抵抗の上昇の要因となるのを抑えることができる。
 上記のようにしてDCB基板13の銅回路パターン13aを厚板化したうえで、その板接合部23のおもて面側に、図示しない電極部を介して半導体素子11が接合される。その接合には通常の方式をとればよく、例えば板半田材やクリーム半田材を利用し、接合面に適用し、リフロー炉で処理することによって、板接合部23に半導体素子11を接合することができる。また、上記金属微粒子分散物を利用して接合してもよい。
 なお、図1に示すパワー半導体モジュール1では、DCB基板13上に形成された銅回路パターン13aや第1銅板22を用いた例を説明したが、それらの表面が銀(Ag)や金(Au)でメッキされているものを用いてもよい。これによれば更に堅固な接合が可能となる。また、回路パターンや導体板の材質としては、銅(Cu)が典型的であるが、電気配線及び吸熱体として機能するように同等の導電性及び伝熱性を備えるものであれば、銅(Cu)以外のその他の金属や合金であっても、適用できる。
 <実施の形態2>
 図2には、本発明の第2の実施の形態に係る半導体装置の要部断面模式図を示す。
 図2に示すように、このパワー半導体モジュール2では、上記第1の実施の形態に係るパワー半導体モジュール1の構造に、更に、金属微粒子を焼結させてなる接合層24を介してDCB基板13の下面に形成された銅導体層13cに接合した第2銅板25とを備え、これらのパッケージ形態をとっている。なお、図2では、主電流を通電するエミッタ電極部(表面電極)、コレクタ電極部(裏面電極)、外部端子、モジュール外囲樹脂ケース、放熱フィン構造体などは省略して描かれてない。
 接合層24は、DCB基板13の下面に形成された銅導体層13c上に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着させると共に、その上に第2銅板25を配して焼成することにより、形成される。金属微粒子分散物は、接合層21を形成するのに用いられる金属微粒子分散物と同様なものを用いればよく、その意味では接合層24は接合層21と実質的に同じか又は同等の組織性状を有している。
 第2銅板25は、厚さ0.5~3mm程度、縦×横の大きさがDCB基板13と同程度のものを用いて、接合層24の層厚が5~50μm程度とされ、第2銅板25を接合した部分の接合層24を含む全体の層厚が0.505~3.05mm程度とされていることが好ましい。これにより、半導体装置の動作時に生じた熱を放熱する吸熱体として十分な厚さ、面積、又は容量を備えることができる。また、同じような層厚の第1銅板22と第2銅板25とが、DCB基板13の表裏をほぼ全面にわたってはさむ形状となるので、半導体装置の形状安定性が確保されると共に、高温動作に対する耐久性の向上にもつながる。
 また、図2には示されないが、第2銅板25を複数用いて、DCB基板13の下面の複数領域にわたって接合することもできる。
 第2銅板25を接合する工程における焼成は、DCB基板13の下面に形成された銅導体層13c上に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着させると共に、その上に第2銅板25を配した状態で、動かないように治具で把持または固定したうえで、加熱することで行うことができる。
 この焼成は、上記第1の態様で説明した、板接合部23を形成する工程での焼成と同じか又は同等の条件で行うことができる。好ましくは、一緒に行えばよい。
 具体的には、DCB基板13上に形成された銅回路パターン13aの少なくとも一部の領域に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着させると共に、その上に第1銅板22を配する。また、DCB基板13の下面に形成された銅導体層13c上に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着させると共に、その上に第2銅板25を配する。この状態で、動かないように治具で把持または固定したうえで、上記第1の態様で説明した態様に準じて加熱又は加熱加圧する。
 上記のようにしてDCB基板13の銅回路パターン13aを厚板化し、更にDCB基板13の裏面側に第2銅板25を接合したうえで、その板接合部23のおもて面側に、図示しない電極部を介して半導体素子11が接合される。その接合には通常の方式をとればよく、例えば板半田材やクリーム半田材を利用し、接合面に適用し、リフロー炉で処理することによって、板接合部23に半導体素子11を接合することができる。また、上記金属微粒子分散物を利用して接合してもよい。
 なお、図2に示すパワー半導体モジュール2では、DCB基板13上に形成された銅回路パターン13a、DCB基板13の下面に形成された銅導体層13c、第1銅板22、第2銅板25を用いた例を説明したが、それらの表面が銀(Ag)や金(Au)でメッキされているものを用いてもよい。これによれば更に堅固な接合が可能となる。また、回路パターンや導体板の材質としては、銅(Cu)が典型的であるが、電気配線及び吸熱体として機能するように同等の導電性及び伝熱性を備えるものであれば、銅(Cu)以外のその他の金属や合金であっても、適用できる。
 以上に説明した半導体装置及びその製造方法の形態は、本発明の内容を説明するために挙げたものであり、本発明の範囲を限定するものではない。即ち、例えば本技術分野の当業者によって、本発明の範囲を逸脱しない前提の下で、種々の構成の置換や変更を加えることができることは当然であり、それもまた本発明の範囲とされる。
1、2、10:パワー半導体モジュール
11:半導体素子
12:半田接合層
13:DCB基板(絶縁基板)
13a:銅回路パターン(回路パターン)
13b:セラミクス板
13c:銅導体層(導体層)
14:銅ベース
17:ワイヤボンディング
21、24:接合層
22:第1銅板(第1導体板)
23:板接合部
25:第2銅板(第2導体板)

Claims (12)

  1.  絶縁基板と、前記絶縁基板上に形成された回路パターンと、前記回路パターンに接合された半導体素子とを備えた半導体装置において、
     前記回路パターンの少なくとも一部に、金属微粒子を焼結させてなる接合層を介して、第1導体板が接合されて板接合部をなし、
     この板接合部に前記半導体素子が接合されていることを特徴とする半導体装置。
  2.  前記金属微粒子は、銀(Ag)、銅(Cu)、又はアルミニウム(Al)の金属材料で構成されている、請求項1記載の半導体装置。
  3.  前記金属微粒子は、その平均粒径が10nm~1μmである、請求項1又は2記載の半導体装置。 
  4.  前記半導体素子は縦型半導体素子である、請求項1~3のいずれか1つに記載の半導体装置。
  5.  前記絶縁基板の前記半導体素子が接合された面とは反対側の面には、導体層が形成されており、この導体層に、金属微粒子を焼結させてなる接合層を介して、第2導体板が接合されている、請求項1~4のいずれか1つに記載の半導体装置。
  6.  絶縁基板と、前記絶縁基板上に形成された回路パターンと、前記回路パターンに接合された半導体素子とを備えた半導体装置の製造方法において、
     前記絶縁基板上に形成された回路パターンの少なくとも一部の領域に、金属微粒子を分散媒に分散させてなる金属微粒子分散物を付着すると共に、該金属微粒子分散物を付着した前記回路パターン上に、第1導体板を配する工程と、
     これを焼成することにより、前記金属微粒子を焼結させてなる接合層を介して、前記回路パターンに前記第1導体板を接合して板接合部を形成する工程と、
     前記半導体素子を前記板接合部に接合する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  7.  前記回路パターンの板接合部を形成する工程における焼成を、前記金属微粒子の該金属の融点よりも低く、前記金属微粒子分散物の分散媒を揮発させることができる温度で行なう、請求項6記載の半導体装置の製造方法。
  8.  前記回路パターンの板接合部を形成する工程における焼成を、前記金属微粒子分散物を付着した前記回路パターン上に、前記第1導体板を加圧接触させながら行う、請求項6又は7記載の半導体装置の製造方法。
  9.  前記金属微粒子は、銀(Ag)、銅(Cu)、又はアルミニウム(Al)の金属材料で構成されている、請求項6~8のいずれか1つに記載の半導体装置の製造方法。
  10.  前記金属微粒子は、その平均粒径が10nm~1μmである、請求項6~9のいずれか1つに記載の半導体装置の製造方法。
  11.  前記半導体素子は縦型半導体素子である、請求項6~10のいずれか1つに記載の半導体装置の製造方法。
  12.  前記絶縁基板の前記半導体素子が接合された面とは反対の面には導体層が形成されていて、この導体層上に前記と同様な金属微粒子分散物を付着すると共に、該金属微粒子分散物を付着した前記導体層上に、第2導体板を配する工程と、これを焼成することにより、前記金属微粒子を焼結させてなる接合層を介して、前記導体層に前記第2導体板を接合する工程とを更に含む、請求項6~11のいずれか1つに記載の半導体装置の製造方法。
PCT/JP2012/070038 2011-08-10 2012-08-07 半導体装置及びその製造方法 WO2013021983A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011-174711 2011-08-10
JP2011174711 2011-08-10

Publications (1)

Publication Number Publication Date
WO2013021983A1 true WO2013021983A1 (ja) 2013-02-14

Family

ID=47668490

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2012/070038 WO2013021983A1 (ja) 2011-08-10 2012-08-07 半導体装置及びその製造方法

Country Status (1)

Country Link
WO (1) WO2013021983A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107634104A (zh) * 2017-08-31 2018-01-26 北京华进创威电子有限公司 一种金属埋层高散热GaN二极管结构及其制备方法
CN109727960A (zh) * 2017-10-31 2019-05-07 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006352080A (ja) * 2005-05-16 2006-12-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法および半導体装置
JP2007165690A (ja) * 2005-12-15 2007-06-28 Fuji Electric Holdings Co Ltd ヒートスプレッダと金属板との接合方法
JP2010153639A (ja) * 2008-12-25 2010-07-08 Mitsubishi Electric Corp パワー半導体装置およびその製造方法
JP2010278171A (ja) * 2009-05-28 2010-12-09 Denki Kagaku Kogyo Kk パワー半導体及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006352080A (ja) * 2005-05-16 2006-12-28 Fuji Electric Holdings Co Ltd 半導体装置の製造方法および半導体装置
JP2007165690A (ja) * 2005-12-15 2007-06-28 Fuji Electric Holdings Co Ltd ヒートスプレッダと金属板との接合方法
JP2010153639A (ja) * 2008-12-25 2010-07-08 Mitsubishi Electric Corp パワー半導体装置およびその製造方法
JP2010278171A (ja) * 2009-05-28 2010-12-09 Denki Kagaku Kogyo Kk パワー半導体及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107634104A (zh) * 2017-08-31 2018-01-26 北京华进创威电子有限公司 一种金属埋层高散热GaN二极管结构及其制备方法
CN107634104B (zh) * 2017-08-31 2021-06-11 北京世纪金光半导体有限公司 一种金属埋层高散热GaN二极管结构及其制备方法
CN109727960A (zh) * 2017-10-31 2019-05-07 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置
CN109727960B (zh) * 2017-10-31 2023-11-21 三菱电机株式会社 半导体模块、其制造方法以及电力变换装置

Similar Documents

Publication Publication Date Title
JP6430007B2 (ja) 半導体装置および半導体装置の製造方法
WO2016152258A1 (ja) 半導体装置
JP6319643B2 (ja) セラミックス−銅接合体およびその製造方法
JP6072667B2 (ja) 半導体モジュールとその製造方法
JP6265693B2 (ja) 半導体装置およびその製造方法
JPH04162756A (ja) 半導体モジュール
JP2012099779A (ja) 焼成接合を用いたパワーモジュール及びその製造方法
JP6643975B2 (ja) 半導体装置の製造方法
JP6146007B2 (ja) 接合体の製造方法、パワーモジュールの製造方法、パワーモジュール用基板及びパワーモジュール
JP6890520B2 (ja) 電力用半導体装置
JP6399906B2 (ja) パワーモジュール
WO2013021983A1 (ja) 半導体装置及びその製造方法
US10290602B2 (en) Semiconductor device and method of making semiconductor device
CN115136297A (zh) 功率模块及其制造方法
JP5840102B2 (ja) 電力用半導体装置
JP2015213097A (ja) 放熱体、その製造方法および半導体素子収納用パッケージ
JP2014160707A (ja) 接合体の製造方法、パワーモジュールの製造方法、及びパワーモジュール
JP2003092383A (ja) パワー半導体装置およびそのヒートシンク
JP4876612B2 (ja) 絶縁伝熱構造体及びパワーモジュール用基板
JP6819385B2 (ja) 半導体装置の製造方法
JP4395747B2 (ja) 絶縁回路基板およびパワーモジュール構造体
JP2014053406A (ja) 半導体装置およびその製造方法
WO2022230806A1 (ja) 半導体モジュールおよび半導体モジュールの製造方法
JP2014029964A (ja) 接合体の製造方法、パワーモジュールの製造方法、及びパワーモジュール
WO2023017680A1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 12821857

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 12821857

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP