WO2023017680A1 - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
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隆 齊藤
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    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device

Definitions

  • the present invention relates to a semiconductor device (semiconductor module) containing a power semiconductor chip and a manufacturing method thereof.
  • soldering is mainly used to join the power semiconductor chip and the insulated circuit board, but in recent years, silver (Ag), etc., has been used for the purpose of high heat resistance, high heat dissipation, and high reliability.
  • Ag silver
  • sinter-bonding technology using metal nanoparticles or microparticles is underway. With sinter bonding technology, it is possible to bond at low temperatures, and after bonding, it has the same melting point as the metal that makes up the nanoparticles or microparticles. layers are obtained.
  • Patent Documents 1 and 2 disclose applying a paste-like sintering material (sintering paste) using a mask, mounting a semiconductor chip on the sintering paste, and then performing heating and pressurization.
  • Patent Document 3 discloses that heating and pressurization are performed before sintering the sintering paste in a state in which a semiconductor chip is mounted on the sintering paste.
  • Patent Document 4 discloses that paste protrusions are formed when the mask is removed after applying the sintering paste.
  • Patent document 5 discloses a semiconductor device in which the outer peripheral edge of the bonding material is larger than the outer peripheral edge of the semiconductor element in plan view.
  • Sinter bonding technology mainly uses sinter paste, but unlike solder materials, it does not melt, so the surface shape of the sinter paste when printing is important.
  • the sintering paste is printed, projections may be formed near the edges of the surface of the sintering paste. If protrusions are formed on the surface of the sintered material, pressure will be applied unevenly when the power semiconductor chip is mounted on the sintered paste and joined, possibly leading to destruction of the power semiconductor chip. be.
  • One aspect of the present invention includes (a) a conductive plate having a main surface, (b) a semiconductor chip arranged to face the main surface of the conductive plate, and (c) arranged between the conductive plate and the semiconductor chip. and a bonding layer having a sintered material, wherein the porosity of the central portion of the bonding layer is different from the porosity of at least a portion of the edge portion of the bonding layer.
  • Another aspect of the present invention includes (a) a step of applying a sintering paste having projections on the main surface of a conductive plate, (b) a step of drying the sintering paste, and (c) A step of flattening the surface of the sintered paste by pressing the sintered paste to flatten the surface of the sintered paste; (d) mounting a semiconductor chip on the main surface of the conductive plate via the sintered paste; (e) forming a bonding layer by sintering the sintering paste by applying heat and pressure; and bonding the conductive plate and the semiconductor chip via the bonding layer.
  • the surface of the sintered paste can be flattened before mounting the power semiconductor chip, and a semiconductor device capable of high-density mounting and its manufacturing method can be provided.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment
  • FIG. 1 is a plan view of part of a semiconductor device according to a first embodiment
  • FIG. FIG. 3 is a sectional view seen from the AA direction of FIG. 2
  • 4A to 4C are process cross-sectional views of the method for manufacturing the semiconductor device according to the first embodiment
  • 5 is a process cross-sectional view following FIG. 4 of the manufacturing method of the semiconductor device according to the first embodiment
  • FIG. 6 is a process cross-sectional view following FIG. 5 of the manufacturing method of the semiconductor device according to the first embodiment
  • FIG. 7 is a process cross-sectional view following FIG. 6 of the manufacturing method of the semiconductor device according to the first embodiment
  • FIG. 1 is a plan view of part of a semiconductor device according to a first embodiment
  • FIG. 3 is a sectional view seen from the AA direction of FIG. 2
  • 4A to 4C are process cross-sectional views of the method for manufacturing the semiconductor device according to
  • FIG. 8 is a process cross-sectional view following FIG. 7 of the manufacturing method of the semiconductor device according to the first embodiment
  • FIG. 9 is a process cross-sectional view following FIG. 8 of the manufacturing method of the semiconductor device according to the first embodiment
  • FIG. 10 is a process cross-sectional view following FIG. 9 of the manufacturing method of the semiconductor device according to the first embodiment
  • FIG. 11 is a process cross-sectional view subsequent to FIG. 10 of the manufacturing method of the semiconductor device according to the first embodiment
  • It is process sectional drawing of the semiconductor device which concerns on a comparative example. It is process sectional drawing of the manufacturing method of the semiconductor device which concerns on 2nd Embodiment.
  • FIG. 14 is a process cross-sectional view subsequent to FIG.
  • FIG. 13 of the manufacturing method of the semiconductor device according to the second embodiment; It is process sectional drawing of the manufacturing method of the semiconductor device which concerns on 3rd Embodiment.
  • FIG. 16 is a process cross-sectional view subsequent to FIG. 15 of the manufacturing method of the semiconductor device according to the third embodiment; It is process sectional drawing of the manufacturing method of the semiconductor device which concerns on 4th Embodiment.
  • FIG. 18 is a process cross-sectional view subsequent to FIG. 17 of the manufacturing method of the semiconductor device according to the fourth embodiment; It is a sectional view of a semiconductor device concerning a 5th embodiment.
  • first to fifth embodiments will be described below with reference to the drawings.
  • the same or similar parts are denoted by the same or similar reference numerals, and overlapping descriptions are omitted.
  • the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like may differ from the actual ones.
  • portions having different dimensional relationships and ratios may also be included between drawings.
  • the first to fifth embodiments shown below are examples of apparatuses and methods for embodying the technical idea of the present invention. The shape, structure, arrangement, etc. are not specified as follows.
  • the semiconductor device semiconductor module
  • the semiconductor device includes an insulating circuit board 1 and a semiconductor chip (power semiconductor chip) disposed facing the main surface (upper surface) of the insulating circuit board 1. ) 3 and a bonding layer 2 made of a sintered material disposed between the insulating circuit board 1 and the semiconductor chip 3 .
  • the insulating circuit board 1 may be, for example, a direct copper bonding (DCB) board, an active brazing (AMB) board, or the like.
  • the insulating circuit board 1 includes an insulating plate 10, conductive plates (circuit boards) 11a and 11b arranged on the upper surface of the insulating plate 10, and a conductive plate (radiating plate) 12 arranged on the lower surface of the insulating plate 10.
  • the insulating plate 10 is composed of, for example, a ceramic substrate made of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), or the like, or a resin insulating substrate using a polymer material or the like.
  • the conductive plates 11a and 11b and the conductive plate 12 are made of conductive foil such as copper (Cu) or aluminum (Al).
  • the sintered material forming the bonding layer 2 is, for example, a metal particle paste (electroconductive paste) is sintered.
  • Metal particles have fine particle diameters of several nanometers to several micrometers.
  • silver (Ag)-based sintered materials can be joined at low temperatures and have the same melting point as Ag after joining. can get.
  • the semiconductor chip 3 is arranged facing the main surface (upper surface) of the conductive plate 11a.
  • the semiconductor chip 3 for example, an insulated gate bipolar transistor (IGBT), a field effect transistor (FET), a static induction (SI) thyristor, a gate turn-off (GTO) thyristor, a freewheeling diode (FWD), etc.
  • IGBT insulated gate bipolar transistor
  • FET field effect transistor
  • SI static induction
  • GTO gate turn-off
  • FWD freewheeling diode
  • the semiconductor chip 3 may be composed of, for example, a silicon (Si) substrate, or a compound semiconductor substrate made of a wide bandgap semiconductor such as silicon carbide (SiC), gallium nitride (GaN), or gallium oxide (Ga 2 O 3 ).
  • a lower surface electrode made of gold (Au) or the like of the semiconductor chip 3 is bonded to the conductive plate 11a via the bonding layer 2 .
  • Au gold
  • FIG. 1 the number of semiconductor chips can be appropriately set according to the current capacity of the semiconductor module, and two or more semiconductor chips may be provided.
  • a case 5 made of an insulating material such as resin is arranged so as to surround the outer periphery of the insulating circuit board 1 and the semiconductor chip 3 .
  • the inside of the case 5 is filled with a sealing member 7 for sealing the bonding layer 2 and the semiconductor chip 3 .
  • a sealing member 7 for example, an insulating material such as silicone gel or thermosetting resin can be used.
  • External terminals 4 a and 4 b are fixed to the case 5 .
  • the semiconductor chip 3, conductive plates 11a, 11b, and external terminals 4a, 4b are electrically connected to each other through bonding wires 6a, 6b, 6c.
  • a heat dissipation base 8 made of metal such as copper (Cu) is provided on the lower surface side of the insulating circuit board 1 with a bonding layer 13 interposed therebetween.
  • Heat radiation fins 9 made of a metal such as copper (Cu) are provided on the lower surface side of the heat radiation base 8 with a bonding layer 14 interposed therebetween.
  • the bonding layers 13 and 14 for example, a sintered material, a solder material, or a thermal interface material (TIM) can be used.
  • the bonding layers 13 and 14 may be composed of the same material as the bonding layer 2, or may be composed of different materials.
  • FIG. 2 is a plan view of the conductive plate 11a of the insulating circuit board 1 and the semiconductor chip 3 of the semiconductor device according to the first embodiment shown in FIG. 1, and FIG. Fig. 3 is a cross-sectional view; As shown in FIGS. 2 and 3, the semiconductor chip 3 has a rectangular planar pattern.
  • the size of the semiconductor chip 3 is, for example, about 1 mm ⁇ 1 mm or more and 10 mm ⁇ 10 mm or less, but is not limited to this.
  • the bonding layer 2 has a rectangular plane pattern, and the outer edge of the bonding layer 2 matches the outer edge of the semiconductor chip 3 .
  • the outer edge of the bonding layer 2 may be positioned outside the outer edge of the semiconductor chip 3 or may be positioned inside the outer edge of the semiconductor chip 3 .
  • the size of the bonding layer 2 may be larger than the size of the semiconductor chip 3 or smaller than the size of the semiconductor chip 3 .
  • the “rectangle” that is the planar pattern of the bonding layer 2 includes not only a perfect rectangle but also a shape that can be regarded as a substantially rectangle such as a solder fillet. It also includes shapes that are not perfectly parallel to the ends of the .
  • the central portion 21 and the end portions 22 and 23 of the bonding layer 2 are schematically shown by dashed lines.
  • the ends 22 and 23 of the bonding layer 2 correspond to two of the four sides forming the rectangular plane pattern of the bonding layer 2 , which are opposite to each other.
  • the width W1 of the end portion 22 and the width W2 of the end portion 23 of the bonding layer 2 are, for example, about 1 mm, but are not limited to this.
  • the maximum surface height Rz of the upper surface of the bonding layer 2 in contact with the semiconductor chip 3 is about 10 ⁇ m or less.
  • the porosity between the metal particles forming the bonding layer 2 in the central portion 21 of the bonding layer 2 is different from the porosity between the metal particles forming the bonding layer 2 in at least part of the end portions 22 and 23 of the bonding layer 2. .
  • the porosity between the metal particles forming the bonding layer 2 in the central portion 21 of the bonding layer 2 is the gap between the metal particles forming the bonding layer 2 in the one end 22 of the bonding layer 2. higher than the rate.
  • the porosity between the metal particles forming the bonding layer 2 in the central portion 21 of the bonding layer 2 is lower than the porosity between the metal particles forming the bonding layer 2 in the other end portion 23 of the bonding layer 2 .
  • the semiconductor device of the first embodiment since the surface of the bonding layer 2 is flattened before mounting the semiconductor chip 3 in the manufacturing process of the semiconductor device of the first embodiment, a stable bonding layer 2 is formed. In addition to being able to form, it is possible to prevent breakage of the semiconductor chip 3 due to the surface shape of the bonding layer 2 . Furthermore, by matching the size of the bonding layer 2 to the size of the semiconductor chip 3, high-density mounting is possible.
  • the sintering material application process (screen printing process) is performed.
  • the insulating circuit board 1 is prepared, and a mask made of metal such as aluminum (Al) or stainless steel (SUS) is applied on the conductive plate 11a of the insulating circuit board 1.
  • mask 15 is placed.
  • the mask 15 is provided with an opening 15a at a position corresponding to the bonding layer 2 shown in FIG.
  • the size of the opening 15 a can be set so that the size of the bonding layer 2 shown in FIG. 3 finally matches the size of the semiconductor chip 3 .
  • a sintered material (sintered paste) 2x in which metal particles are dispersed in an organic component to form a paste is mounted on the mask 15 .
  • the squeegee 16 is moved (slid) in the advancing direction (the direction of the arrow in FIG. 5).
  • the sintering paste 2x is printed inside the openings 15a of the mask 15, as shown in FIG. After that, the mask 15 is removed.
  • a protrusion (bump) 2a is formed at the end 22 of the sintered paste 2x on the traveling direction side of the squeegee 16.
  • the protrusion 2a has a height of, for example, higher than 10 ⁇ m and about 100 ⁇ m or less with respect to the substantially flat surface of the central portion 21 of the sintered paste 2x.
  • the protrusion 2a may be about 30 ⁇ m or more and 100 ⁇ m or less, or about 50 ⁇ m or more and 100 ⁇ m or less with respect to the substantially flat surface of the central portion 21 of the sintered paste 2x.
  • sagging (printing sagging) 2b is formed at the end portion 23 of the sintering paste 2x on the side opposite to the traveling direction of the squeegee 16 .
  • the sagging 2b is a portion that slopes from the substantially flat surface of the central portion 21 of the sintering paste 2x so that the thickness gradually decreases. Note that the sagging 2b may not necessarily be formed.
  • the paste drying process is carried out.
  • the sintering paste 2x is dried by heating the sintering paste 2x at a temperature lower than the sintering temperature of the sintering paste 2x, and the solvent component contained in the sintering paste 2x is volatilized and removed. do.
  • the heating conditions of the paste drying step are set such that the heating temperature is approximately 100° C. or higher and 150° C. or lower, and the heating time is approximately 1 minute or longer and 20 minutes or shorter.
  • the pre-pressurization process is carried out.
  • the pre-pressurization step by pressurizing the sintering paste 2x, the projections 2a on the surface of the sintering paste 2x are crushed, and the surface of the sintering paste 2x is flattened (smoothed) as shown in FIG. )do.
  • the sintering paste 2x flows laterally, and the sagging 2b of the sintering paste 2x is also eliminated.
  • the pressurizing force in the pre-pressurizing step is lower than the pressurizing force when sintering the sintering paste 2x, and is, for example, about 1 MPa or more and 20 MPa or less.
  • a smooth plate (flat plate) 17 is used to pressurize the sintering paste 2x.
  • a material for the flat plate 17 a material that forms a passive film that does not bond with the sintering paste 2x or is difficult to bond with the sintering paste 2x is preferable.
  • aluminum (Al), stainless steel (SUS), or the like can be used as the material of the flat plate 17 .
  • the flat plate 17 is removed.
  • the maximum surface height Rz of the sintered paste 2x after the pre-pressurization step is about 10 ⁇ m or less.
  • the chip bonding process is carried out.
  • the semiconductor chip 3 is mounted on the conductive plate 11a of the insulating circuit board 1 via the sintered paste 2x.
  • the upper surface of the semiconductor chip 3 is pressed by a mold of a pressing device or a pressure unit 18 made of silicon (Si) rubber or the like attached to the mold.
  • a sintering reaction is caused in the bonding paste 2x.
  • the pressure is set to about 1 MPa to 60 MPa
  • the heating temperature is set to about 200° C.
  • the heating time is set to about 1 minute to 10 minutes.
  • the sintering paste 2 x is sintered to form the bonding layer 2 , and the insulating circuit board 1 and the semiconductor chip 3 are bonded via the bonding layer 2 .
  • the protrusions 2a at the ends of the sintering paste 2x are crushed, so the sintering paste 2x is sintered as shown in FIG. 2, the porosity between the metal particles forming the bonding layer 2 in the central portion of the bonding layer 2 is such that the bonding layer 2 in the end portion of the bonding layer 2 corresponding to the side where the protrusion 2a is crushed is It is higher than the porosity between the constituent metal particles.
  • the central portion of the sintering paste 2x is pressurized more than the end portion of the sintering paste 2x on the side where the sagging 2b is formed.
  • the porosity between the metal particles constituting the bonding layer 2 in the central portion of the bonding layer 2 is on the side where the sag 2b is formed. It is lower than the porosity between the metal particles forming the bonding layer 2 at the corresponding edge of the bonding layer 2 .
  • the case 5 is arranged around the insulating circuit board 1 and the semiconductor chip 3, the insulating circuit board 1, the semiconductor chip 3 and the external terminals 4a and 4b are connected by bonding wires 6a, 6b, 6c, etc., and the sealing member 7 is
  • the semiconductor device according to the first embodiment is completed by a normal process such as sealing with .
  • the surface of the sintering paste 2x is flattened and made uniform in the pre-pressurizing step shown in FIG.
  • the chip bonding step shown in 11 stress is applied uniformly even by pressure applied after the semiconductor chip 3 is mounted, so that a uniform and stable bonding layer 2 can be formed. Therefore, it is possible to realize a high-density mounted semiconductor device having high heat resistance, high heat dissipation, and high reliability.
  • the paste drying process and the pre-pressurization process may be performed at the same time.
  • the paste drying step and the pre-pressurizing step while heating at a temperature lower than the sintering temperature of the sintering paste 2x, as shown in FIG. , the surface of the sintering paste 2x is flattened, and the sintering paste 2x is dried to remove the solvent component.
  • the pressure is set to about 1 MPa to 20 MPa
  • the heating temperature is set to about 100° C. to 150° C.
  • the heating time is set to about 1 minute to 20 minutes.
  • the sintering paste 2x may be pressurized using a flat plate 17 while being heated at a temperature lower than the sintering temperature of the sintering paste 2x.
  • the pressure is set to about 1 MPa to 20 MPa
  • the heating temperature is set to about 100° C. to 150° C.
  • the heating time is set to about 1 minute to 20 minutes.
  • a method for manufacturing a semiconductor device according to a comparative example will be described.
  • the sintering paste 2x is formed by screen printing, and the first embodiment shown in FIGS. It is common with the manufacturing method of the semiconductor device according to the embodiment.
  • the semiconductor chip 3 is mounted on the sintered paste 2x as shown in FIG. 12 without performing the pre-pressurizing step shown in FIG. It is different from the manufacturing method of the semiconductor device according to the first embodiment.
  • the manufacturing method of the semiconductor device according to the comparative example as shown in FIG.
  • the semiconductor chip 3 is mounted while avoiding the protrusion 2a and the sagging 2b on the surface of the .
  • the semiconductor device according to the first embodiment as shown in FIG. It becomes unnecessary to form an extra printed area of the sintering paste 2x as shown in .
  • the printing area of the sintering paste 2x can be reduced more than the semiconductor device manufacturing method according to the comparative example, and high-density mounting can be realized.
  • the semiconductor device manufacturing method according to the second embodiment is different from the semiconductor device according to the first embodiment shown in FIG. different from the manufacturing method of
  • a protrusion 2a is formed at the end of the sintering paste 2x on the traveling direction side of the squeegee 16 shown in FIG. formed.
  • a protrusion 2c is formed at the end of the sintering paste 2y on the traveling direction side of the squeegee 16, and a droop 2d is formed at the end of the sintering paste 2y on the opposite side to the traveling direction of the squeegee 16. ing.
  • a flat plate 17 is used to collectively press the plurality of sintering pastes 2x, 2y to flatten the surfaces of the plurality of sintering pastes 2x, 2y.
  • a semiconductor chip is mounted on each of the plurality of sintering pastes 2x and 2y.
  • Other procedures of the method of manufacturing the semiconductor device according to the second embodiment are the same as those of the method of manufacturing the semiconductor device according to the first embodiment, so duplicate descriptions will be omitted.
  • the flat plate 17 is used to collectively flatten the plurality of sintered pastes 2x and 2y. , and the same effects as those of the semiconductor device manufacturing method according to the first embodiment can be obtained.
  • the plurality of sintering pastes 2x and 2y may be individually pressurized using a plurality of flat plates.
  • projections 2a and 2e are formed on both ends 22 and 23 of the sintered paste 2x by screen printing. This is different from the manufacturing method of the semiconductor device according to the first embodiment shown in FIG. For example, depending on the moving method of the squeegee 16, the projections 2a and 2e may be formed on the ends 22 and 23 on both sides of the sintering paste 2x.
  • the surface of the sintered paste 2x is flattened even when the protrusions 2a and 2e are formed on the ends 22 and 23 on both sides of the sintered paste 2x. It is possible to achieve the same effect as the method for manufacturing a semiconductor device according to the first embodiment.
  • the protrusions may be formed at the edges of the entire circumference of the sintering paste 2x including the edges 22 and 23 on both sides of the sintering paste 2x.
  • the procedure of the manufacturing method of the semiconductor device according to the first embodiment shown in FIG. 7 is different in that 2g and 2h are formed.
  • the protrusion 2f may be formed in the central portion 21 of the sintering paste 2x.
  • the sagging 2g and 2h may be formed not only at the ends 22 and 23 on both sides of the sintering paste 2x, but also at the ends of the entire circumference of the sintering paste 2x including the ends 22 and 23.
  • the surface of the sintered paste 2x can be planarized.
  • the same effects as those of the method for manufacturing a semiconductor device according to the embodiment are obtained.
  • the surface of the sintering paste 2x can be flattened regardless of where the projections of the sintering paste 2x are formed.
  • the semiconductor device according to the fifth embodiment differs from the semiconductor device according to the first embodiment shown in FIG. 2 in that the size of the bonding layer 2 is larger than the size of the semiconductor chip 3. .
  • the bonding layer 2 including the portion protruding outside the outer edge of the semiconductor chip 3 , is flattened before the semiconductor chip 3 is mounted.
  • the maximum surface height Rz of the upper surface of the bonding layer 2 including the portion protruding outside the outer edge of the semiconductor chip 3 is about 10 ⁇ m or less.
  • Other configurations of the semiconductor device according to the fifth embodiment are the same as those of the semiconductor device according to the first embodiment, and redundant description will be omitted.
  • the surface of the bonding layer 2 is flattened before mounting the semiconductor chip 3, so that a stable bonding layer 2 is formed.
  • the size of the opening 15a of the mask 15 may be increased in the method for manufacturing the semiconductor device according to the first embodiment shown in FIG.
  • Other procedures of the method of manufacturing the semiconductor device according to the fifth embodiment are the same as those of the semiconductor device according to the first embodiment, and redundant explanations are omitted.
  • the configuration in which the semiconductor chip 3 is connected via the bonding wires 6a, 6b, and 6c has been exemplified, but it is not limited to this.
  • the present invention can be applied to a semiconductor device having a configuration in which an implant substrate having pin-shaped post electrodes inserted into a printed circuit board is provided above the semiconductor chip 3 and the semiconductor chip 3 and the post electrodes are connected.
  • the configurations disclosed in the first to fifth embodiments can be appropriately combined within a range that does not cause contradiction.
  • the present invention naturally includes various embodiments and the like that are not described here. Therefore, the technical scope of the present invention is defined only by the matters specifying the invention according to the valid scope of claims based on the above description.

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Abstract

パワー半導体チップを搭載前に焼結ペーストの表面を平坦化することができ、高密度実装が可能な半導体装置の製造方法を提供する。導電板（１１ａ）の主面に、突起部（２ａ）が表面に設けられた焼結ペースト（２ｘ）を塗布する工程と、焼結ペースト（２ｘ）を乾燥させる工程と、焼結ペースト（２ｘ）を加圧することにより、突起部（２ａ）を押し潰して焼結ペースト（２ｘ）の表面を平坦化する工程と、導電板（１１ａ）の主面に焼結ペースト（２ｘ）を介して半導体チップを搭載する工程と、加熱及び加圧により焼結ペースト（２ｘ）を焼結させて接合層を形成し、接合層を介して導電板（１１ａ）と半導体チップとを接合する工程とを含む。

Description

半導体装置及びその製造方法
　本発明は、パワー半導体チップを内蔵する半導体装置（半導体モジュール）及びその製造方法に関する。
　主に産業用のＩＧＢＴモジュール（半導体モジュール）は、パワー半導体チップ、絶縁回路基板、及び放熱部材がはんだによって互いに接合され、最終的にはサーマルコンパウンドを介して冷却フィンに取付けられ使用されている。また、車載分野では、直接水冷冷却構造として、サーマルコンパウンドを使用せず、絶縁回路基板と冷却フィンをはんだ接合した構造も使用されている。
　現在、パワー半導体チップと絶縁回路基板との接合には、主にはんだ付けを実施しているが、近年は、高耐熱性、高放熱性、高信頼性等を目的として、銀（Ａｇ）等の金属のナノ粒子又はマイクロ粒子を用いた焼結接合技術についての研究が進められている。焼結接合技術では、低温で接合可能で、接合後はナノ粒子又はマイクロ粒子を構成する金属と同じ融点になるという特徴から、接合温度を上げずに、耐熱性が高く、高信頼性な接合層が得られる。
　特許文献１及び２は、マスクを用いてペースト状の焼結材（焼結ペースト）を塗布し、焼結ペースト上に半導体チップを搭載した後に加熱及び加圧を行うことを開示する。特許文献３は、焼結ペースト上に半導体チップを搭載した状態で、焼結ペーストの焼結前に加熱及び加圧を行うことを開示する。特許文献４は、焼結ペーストを塗布した後にマスクを外したときにペースト突起が形成されることを開示する。特許文献５は、平面視において、接合材の外周縁が半導体素子の外周縁より大きい半導体装置を開示する。
米国特許第８２５３２３３号明細書 米国特許第８４１５２０７号明細書 米国特許第８８３５２９９号明細書 特開２０１９－２１６１８３号公報 特開２０１８－１４８１６８号公報
　焼結接合技術では、主に焼結ペーストが用いられているが、はんだ材料と異なり溶融することがないため、焼結ペーストの印刷時の表面形状が重要となる。しかし、焼結ペーストの印刷時に焼結ペーストの表面の端部付近に突起部が形成される場合がある。焼結材の表面に突起部が形成されると、焼結ペースト上にパワー半導体チップを搭載して接合する際に不均一に加圧されることとなり、パワー半導体チップの破壊につながる可能性がある。また、焼結ペーストの表面の突起部を避けてパワー半導体チップを搭載するために焼結ペーストの余分な印刷エリアを取ることが必要となり、実装密度の向上が制限される。
　上記課題に鑑み、本発明は、パワー半導体チップを搭載前に焼結ペーストの表面を平坦化することができ、高密度実装が可能な半導体装置及びその製造方法を提供することを目的とする。
　本発明の一態様は、（ａ）主面を有する導電板と、（ｂ）導電板の主面に対向して配置された半導体チップと、（ｃ）導電板と半導体チップとの間に配置された焼結材を有する接合層とを備え、接合層の中央部の空隙率が、接合層の端部の少なくとも一部の空隙率と異なる半導体装置を要旨とする。
　本発明の他の態様は、（ａ）導電板の主面に、突起部が表面に設けられた焼結ペーストを塗布する工程と、（ｂ）焼結ペーストを乾燥させる工程と、（ｃ）焼結ペーストを加圧することにより、突起部を押し潰して焼結ペーストの表面を平坦化する工程と、（ｄ）導電板の主面に焼結ペーストを介して半導体チップを搭載する工程と、（ｅ）加熱及び加圧により焼結ペーストを焼結させて接合層を形成し、接合層を介して導電板と半導体チップとを接合する工程とを含む半導体装置の製造方法を要旨とする。
　本発明によれば、パワー半導体チップを搭載前に焼結ペーストの表面を平坦化することができ、高密度実装が可能な半導体装置及びその製造方法を提供できる。
第１実施形態に係る半導体装置の断面図である。 第１実施形態に係る半導体装置の一部の平面図である。 図２のＡ－Ａ方向から見た断面図である。 第１実施形態に係る半導体装置の製造方法の工程断面図である。 第１実施形態に係る半導体装置の製造方法の図４に引き続く工程断面図である。 第１実施形態に係る半導体装置の製造方法の図５に引き続く工程断面図である。 第１実施形態に係る半導体装置の製造方法の図６に引き続く工程断面図である。 第１実施形態に係る半導体装置の製造方法の図７に引き続く工程断面図である。 第１実施形態に係る半導体装置の製造方法の図８に引き続く工程断面図である。 第１実施形態に係る半導体装置の製造方法の図９に引き続く工程断面図である。 第１実施形態に係る半導体装置の製造方法の図１０に引き続く工程断面図である。 比較例に係る半導体装置の工程断面図である。 第２実施形態に係る半導体装置の製造方法の工程断面図である。 第２実施形態に係る半導体装置の製造方法の図１３に引き続く工程断面図である。 第３実施形態に係る半導体装置の製造方法の工程断面図である。 第３実施形態に係る半導体装置の製造方法の図１５に引き続く工程断面図である。 第４実施形態に係る半導体装置の製造方法の工程断面図である。 第４実施形態に係る半導体装置の製造方法の図１７に引き続く工程断面図である。 第５実施形態に係る半導体装置の断面図である。
　以下、図面を参照して、第１～第５実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第５実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　（第１実施形態）
　第１実施形態に係る半導体装置（半導体モジュール）は、図１に示すように、絶縁回路基板１と、絶縁回路基板１の主面（上面）に対向して配置された半導体チップ（パワー半導体チップ）３と、絶縁回路基板１と半導体チップ３との間に配置された焼結材からなる接合層２を備える。
　絶縁回路基板１は、例えば直接銅接合（ＤＣＢ）基板や活性ろう付け（ＡＭＢ）基板等であってもよい。絶縁回路基板１は、絶縁板１０と、絶縁板１０の上面に配置された導電板（回路板）１１ａ，１１ｂと、絶縁板１０の下面に配置された導電板（放熱板）１２とを備える。絶縁板１０は、例えば酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等からなるセラミクス基板や、高分子材料等を用いた樹脂絶縁基板で構成されている。導電板１１ａ，１１ｂ及び導電板１２は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の導体箔で構成されている。
　接合層２を構成する焼結材は、例えば、金（Ａｕ）、銀（Ａｇ）又は銅（Ｃｕ）等の金属粒子が有機成分中に分散されてペースト状となった金属粒子ペースト（導電性ペースト）を焼結することにより構成されている。金属粒子は、数ｎｍ～数μｍ程度の微細な粒子径を有する。例えば銀（Ａｇ）系の焼結材は、低温で接合可能で、接合後はＡｇと同じ融点になるという特徴から、接合温度を上げずに、耐熱性が高く、高信頼性の接合層が得られる。
　半導体チップ３は、導電板１１ａの主面（上面）に対向して配置されている。半導体チップ３としては、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、電界効果トランジスタ（ＦＥＴ）、静電誘導（ＳＩ）サイリスタ、ゲートターンオフ（ＧＴＯ）サイリスタ、還流ダイオード（ＦＷＤ）等が採用可能である。半導体チップ３は、例えばシリコン（Ｓｉ）基板で構成してもよく、或いは炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等のワイドバンドギャップ半導体からなる化合物半導体基板で構成してもよい。半導体チップ３の金（Ａｕ）等からなる下面電極が、接合層２を介して導電板１１ａと接合されている。図１では１個の半導体チップ３を例示するが、半導体チップの数は、半導体モジュールの電流容量等に応じて適宜設定可能であり、２個以上の半導体チップを有していてもよい。
　絶縁回路基板１及び半導体チップ３の外周を囲むように、樹脂等の絶縁材料からなるケース５が配置されている。ケース５の内側には、接合層２及び半導体チップ３を封止する封止部材７が充填されている。封止部材７としては、例えばシリコーンゲルや熱硬化性樹脂等の絶縁材料が使用可能である。ケース５には外部端子４ａ，４ｂが固定されている。半導体チップ３、導電板１１ａ，１１ｂ及び外部端子４ａ，４ｂは、ボンディングワイヤ６ａ，６ｂ，６ｃを介して互いに電気的に接続されている。
　絶縁回路基板１の下面側には、接合層１３を介して、銅（Ｃｕ）等の金属からなる放熱ベース８が設けられている。放熱ベース８の下面側には接合層１４を介して、銅（Ｃｕ）等の金属からなる放熱フィン９が設けられている。接合層１３，１４としては、例えば焼結材又ははんだ材、熱界面材料（Thermal Interface Material；ＴＩＭ）が使用可能である。接合層１３，１４は、接合層２と同一材料で構成されてもよく、異なる材料で構成されてもよい。
　図２は、図１に示した第１実施形態に係る半導体装置のうちの絶縁回路基板１の導電板１１ａ及び半導体チップ３の平面図であり、図３は、図２のＡ－Ａ方向から見た断面図である。図２及び図３に示すように、半導体チップ３は矩形の平面パターンを有する。半導体チップ３のサイズは、例えば１ｍｍ×１ｍｍ以上、１０ｍｍ×１０ｍｍ以下程度であるが、これに限定されない。
　図２及び図３に示すように、接合層２は、矩形の平面パターンを有し、接合層２の外縁は、半導体チップ３の外縁と一致する。なお、接合層２の外縁は、半導体チップ３の外縁よりも外側に位置してもよく、半導体チップ３の外縁よりも内側に位置してもよい。換言すれば、接合層２のサイズは、半導体チップ３のサイズよりも大きくてもよく、半導体チップ３のサイズよりも小さくてもよい。ここで、接合層２の平面パターンである「矩形」とは、完全な矩形である場合のみならず、完全な矩形でなくとも、はんだフィレットのような略矩形とみなせる形状を含み、半導体チップ３の端部に完全に平行ではない形状も包含する。
　図２では、接合層２の中央部２１及び端部２２，２３を破線で模式的に示している。図２及び図３に示すように、接合層２の端部２２，２３は、接合層２の平面パターンである矩形をなす４つの辺のうち、互いに対向する２辺側に対応する。接合層２の端部２２の幅Ｗ１及び端部２３のＷ２は、例えば１ｍｍ程度であるが、これに限定されない。接合層２の半導体チップ３と接する上面の表面最大高さＲｚは１０μｍ以下程度である。
　接合層２の中央部２１における接合層２を構成する金属粒子間の空隙率は、接合層２の端部２２，２３の少なくとも一部における接合層２を構成する金属粒子間の空隙率と異なる。第１実施形態においては、接合層２の中央部２１における接合層２を構成する金属粒子間の空隙率は、接合層２の一方の端部２２における接合層２を構成する金属粒子間の空隙率より高い。接合層２の中央部２１における接合層２を構成する金属粒子間の空隙率は、接合層２の他方の端部２３における接合層２を構成する金属粒子間の空隙率より低い。
　第１実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の製造工程において、半導体チップ３の搭載前に接合層２の表面が平坦化されるため、安定した接合層２が形成可能であると共に、接合層２の表面形状に起因する半導体チップ３の破壊を防止することができる。更に、接合層２のサイズを半導体チップ３のサイズと略一致させることにより、高密度実装が可能となる。
　＜半導体装置の製造方法＞
　次に、図４～図１１を参照して、第１実施形態に係る半導体装置の製造方法（組立方法）を説明する。図４～図１１では、図３に対応する断面に着目して主に説明する。
　まず、焼結材塗布工程（スクリーン印刷工程）を実施する。焼結材塗布工程では、図４に示すように、絶縁回路基板１を用意し、絶縁回路基板１の導電板１１ａ上にアルミニウム（Ａｌ）、ステンレス鋼（ＳＵＳ）等の金属からなるマスク（メタルマスク）１５を載置する。マスク１５には、図３に示した接合層２に対応する位置に開口部１５ａが設けられている。開口部１５ａのサイズは、図３に示した接合層２のサイズが最終的に半導体チップ３のサイズと一致するように設定可能である。
　次に、図５に示すように、マスク１５上に、金属粒子が有機成分中に分散されてペースト状となった焼結材（焼結ペースト）２ｘを搭載する。そして、スキージ１６を進行方向（図５の矢印方向）に移動（スライド）させる。この結果、図６に示すように、マスク１５の開口部１５ａの内側に焼結ペースト２ｘが印刷される。その後、マスク１５を除去する。
　このとき、図７に示すように、スキージ１６の進行方向側の焼結ペースト２ｘの端部２２に突起部（跳ね上がり部）２ａが形成される。突起部２ａは、焼結ペースト２ｘの中央部２１の略平坦な表面に対して例えば１０μｍよりも高く、１００μｍ以下程度の高さを有する。突起部２ａは、焼結ペースト２ｘの中央部２１の略平坦な表面に対して、３０μｍ以上、１００μｍ以下程度であってもよく、５０μｍ以上、１００μｍ以下程度であってもよい。また、スキージ１６の進行方向とは反対側の焼結ペースト２ｘの端部２３には、ダレ（印刷ダレ）２ｂが形成される。ダレ２ｂは、焼結ペースト２ｘの中央部２１の略平坦な表面から徐々に厚さが薄くなるように傾斜する部分である。なお、ダレ２ｂは必ずしも形成されていなくてもよい。
　次に、ペースト乾燥工程を実施する。ペースト乾燥工程では、焼結ペースト２ｘの焼結温度よりも低い温度で焼結ペースト２ｘを加熱することにより、焼結ペースト２ｘを乾燥させ、焼結ペースト２ｘに含まれる溶媒成分を揮発させて除去する。ペースト乾燥工程の加熱条件は、例えば加熱温度が１００℃以上、１５０℃以下程度、加熱時間が１分以上、２０分以下程度に設定される。
　次に、事前加圧工程を実施する。事前加圧工程では、焼結ペースト２ｘを加圧することにより、焼結ペースト２ｘの表面の突起部２ａを押し潰して、図８に示すように、焼結ペースト２ｘの表面を平坦化（平滑化）する。この際、焼結ペースト２ｘが横方向に流動して焼結ペースト２ｘのダレ２ｂも解消される。事前加圧工程の加圧力は、焼結ペースト２ｘを焼結させるときの加圧力よりも低く、例えば１ＭＰａ以上、２０ＭＰａ以下程度である。
　事前加圧工程では、例えば、図８に示すように平滑な板（平板）１７を用いて焼結ペースト２ｘを加圧する。平板１７の材料としては、焼結ペースト２ｘと接合しない又は接合し難い、不動態皮膜を形成するような材料が好ましい。平板１７の材料として、具体的には、アルミニウム（Ａｌ）やステンレス鋼（ＳＵＳ）等が使用可能である。その後、図９に示すように、平板１７を除去する。事前加圧工程を実施後の焼結ペースト２ｘの表面最大高さＲｚは１０μｍ以下程度となる。
　次に、チップ接合工程を実施する。チップ接合工程では、図１０に示すように、絶縁回路基板１の導電板１１ａ上に焼結ペースト２ｘを介して半導体チップ３を搭載する。次に、図１１に示すように、プレス装置の金型や、金型に取付けたシリコン（Ｓｉ）ゴム等で構成される加圧部１８により半導体チップ３の上面側から加圧する。半導体チップ３が加圧された状態で、焼結ペースト２ｘの焼結温度以上の温度で加熱することにより、接合ペースト２ｘに焼結反応を生じさせる。例えば、加圧力が１ＭＰａ以上、６０ＭＰａ以下程度、加熱温度が２００℃以上、３５０℃以下程度、加熱時間が１分以上、１０分以下程度に設定される。この結果、焼結ペースト２ｘが焼結して接合層２が形成され、絶縁回路基板１と半導体チップ３とが接合層２を介して接合する。
　上述したように、図８に示した事前加圧工程において、焼結ペースト２ｘの端部の突起部２ａが押し潰されるため、図１１に示すように焼結ペースト２ｘを焼結させて接合層２を形成した後では、接合層２の中央部における接合層２を構成する金属粒子間の空隙率は、突起部２ａを押し潰した側に対応する接合層２の端部における接合層２を構成する金属粒子間の空隙率より高い。
　また、図８に示した事前加圧工程において、焼結ペースト２ｘの中央部は、焼結ペースト２ｘのダレ２ｂが形成されている側の端部よりも加圧されるため、図１１に示すように焼結ペースト２ｘを焼結させて接合層２を形成した後では、接合層２の中央部における接合層２を構成する金属粒子間の空隙率は、ダレ２ｂが形成されていた側に対応する接合層２の端部における接合層２を構成する金属粒子間の空隙率より低い。
　その後、絶縁回路基板１及び半導体チップ３の周囲にケース５を配置し、ボンディングワイヤ６ａ，６ｂ，６ｃ等で絶縁回路基板１、半導体チップ３及び外部端子４ａ，４ｂを接続し、封止部材７で封止する等の通常のプロセスにより、第１実施形態に係る半導体装置が完成する。
　第１実施形態に係る半導体装置の製造方法によれば、半導体チップ３を搭載する前に、図８に示した事前加圧工程において焼結ペースト２ｘの表面を平坦化し均一とすることにより、図１１に示したチップ接合工程において、半導体チップ３を搭載後の加圧によっても均一に応力が加わるため、均一で安定した接合層２を形成可能となる。よって、高耐熱性、高放熱性、高信頼性を有する高密度実装された半導体装置を実現可能となる。
　なお、第１実施形態に係る半導体装置の製造方法において、ペースト乾燥工程の後に、事前加圧工程を実施する場合を例示したが、ペースト乾燥工程及び事前加圧工程を同時に実施してもよい。この場合、ペースト乾燥工程及び事前加圧工程において、焼結ペースト２ｘの焼結温度よりも低い温度で加熱しながら、図８に示すように平板１７を用いて焼結ペースト２ｘを加圧することで、焼結ペースト２ｘの表面を平坦化すると共に、焼結ペースト２ｘを乾燥させて溶媒成分を除去する。例えば、加圧力が１ＭＰａ以上、２０ＭＰａ以下程度、加熱温度が１００℃以上、１５０℃以下程度、加熱時間が１分以上、２０分以下程度に設定される。
　また、第１実施形態に係る半導体装置の製造方法において、ペースト乾燥工程の後の事前加圧工程において、焼結ペースト２ｘを加熱せずに加圧のみをする場合を例示したが、事前加圧工程において、焼結ペースト２ｘの焼結温度よりも低い温度で加熱しながら、平板１７を用いて焼結ペースト２ｘを加圧してもよい。例えば、加圧力が１ＭＰａ以上、２０ＭＰａ以下程度、加熱温度が１００℃以上、１５０℃以下程度、加熱時間が１分以上、２０分以下程度に設定される。
　＜比較例＞
　ここで、比較例に係る半導体装置の製造方法を説明する。比較例に係る半導体装置の製造方法は、図１２に示すように、スクリーン印刷により焼結ペースト２ｘを形成し、焼結ペースト２ｘを乾燥させるまでは、図４～図７に示した第１実施形態に係る半導体装置の製造方法と共通する。しかし、比較例に係る半導体装置の製造方法では、図８に示した事前加圧工程を実施せずに、図１２に示すように、焼結ペースト２ｘ上に半導体チップ３を搭載する点が、第１実施形態に係る半導体装置の製造方法と異なる。
　比較例に係る半導体装置の製造方法では、焼結ペースト２ｘの表面の突起部２ａに半導体チップ３が搭載されると、半導体チップ３を加圧するときに半導体チップ３に局所的な応力が発生し、均一な接合層２が得られない。また、焼結ペースト２ｘの表面の突起部２ａを起点としてチップ割れの発生も懸念される。一方、焼結ペースト２ｘのダレ２ｂの形成部分に半導体チップ３が搭載された場合も均一な接合層２が得られなくなる。
　そこで、比較例に係る半導体装置の製造方法では、図１２に示すように、焼結ペースト２ｘの印刷エリアを図７に示した焼結ペースト２ｘの印刷エリアよりも広くして、焼結ペースト２ｘの表面の突起部２ａ及びダレ２ｂを避けて半導体チップ３を搭載している。しかし、比較例に係る半導体装置の製造方法では、焼結ペースト２ｘの表面の突起部２ａ及びダレ２ｂが形成される幅Ｗ３，Ｗ４の余分な印刷エリアを形成する必要があり、実装密度の向上が制限される。
　これに対して、第１実施形態に係る半導体装置によれば、図８に示すように、半導体チップ３を搭載前の事前加圧工程により焼結ペースト２ｘの表面を平坦化するため、図１２に示すような焼結ペースト２ｘの余分な印刷エリアを形成することが不要となる。この結果、比較例に係る半導体装置の製造方法よりも焼結ペースト２ｘの印刷エリアを縮小することができ、高密度実装を実現可能となる。
　（第２実施形態）
　第２実施形態に係る半導体装置の製造方法は、図１３に示すように、スクリーン印刷により複数の焼結ペースト２ｘ，２ｙを形成する点が、図７に示した第１実施形態に係る半導体装置の製造方法と異なる。図５に示したスキージ１６の進行方向側の焼結ペースト２ｘの端部には突起部２ａが形成され、スキージ１６の進行方向とは反対側の焼結ペースト２ｘの端部にはダレ２ｂが形成されている。同様に、スキージ１６の進行方向側の焼結ペースト２ｙの端部には突起部２ｃが形成され、スキージ１６の進行方向とは反対側の焼結ペースト２ｙの端部にはダレ２ｄが形成されている。
　この場合でも、図１４に示すように、平板１７を用いて、複数の焼結ペースト２ｘ，２ｙを一括して加圧することにより、複数の焼結ペースト２ｘ，２ｙの表面を平坦化する。その後、複数の焼結ペースト２ｘ，２ｙのそれぞれに半導体チップがそれぞれ搭載される。第２実施形態に係る半導体装置の製造方法の他の手順は、第１実施形態に係る半導体装置の製造方法の手順と同様であるので、重複した説明を省略する。
　第２実施形態に係る半導体装置の製造方法によれば、複数の焼結ペースト２ｘ，２ｙを形成した場合でも、平板１７を用いて複数の焼結ペースト２ｘ，２ｙを一括して平坦化することができ、第１実施形態に係る半導体装置の製造方法と同様の効果を奏する。なお、複数の焼結ペースト２ｘ，２ｙを平坦化する際に、複数の平板を用いて複数の焼結ペースト２ｘ，２ｙをそれぞれ個別に加圧してもよい。
　（第３実施形態）
　第３実施形態に係る半導体装置の製造方法は、図１５に示すように、スクリーン印刷により、焼結ペースト２ｘの両側の端部２２，２３に突起部２ａ，２ｅが形成されている点が、図７に示した第１実施形態に係る半導体装置の製造方法と異なる。例えば、スキージ１６の移動方法等に応じて、焼結ペースト２ｘの両側の端部２２，２３に突起部２ａ，２ｅが形成される場合がある。
　この場合でも、図１６に示すように、平板１７を用いて焼結ペースト２ｘを加圧することにより、焼結ペースト２ｘの突起部２ａ，２ｅが押し潰され、焼結ペースト２ｘの表面が平坦化される。この結果、焼結ペースト２ｘを焼結させて接合層２を形成した後の接合層２の中央部２１における接合層２を構成する金属粒子間の空隙率は、接合層２の両側の端部２２，２３における接合層２を構成する金属粒子間の空隙率より高い。第３実施形態に係る半導体装置の製造方法の他の手順は、第１実施形態に係る半導体装置の製造方法の手順と同様であるので、重複した説明を省略する。
　第３実施形態に係る半導体装置の製造方法によれば、焼結ペースト２ｘの両側の端部２２，２３に突起部２ａ，２ｅが形成される場合でも、焼結ペースト２ｘの表面を平坦化することができ、第１実施形態に係る半導体装置の製造方法と同様の効果を奏する。なお、平面パターン上、突起部が、焼結ペースト２ｘの両側の端部２２，２３を含む焼結ペースト２ｘの全周の端部に形成されてもよい。この場合でも、平板１７を用いて焼結ペースト２ｘを加圧することにより、焼結ペースト２ｘの全周の端部の突起部が押し潰され、焼結ペースト２ｘの表面を平坦化することができる。
　（第４実施形態）
　第４実施形態に係る半導体装置の製造方法は、図１７に示すように、焼結ペースト２ｘの中央部２１に突起部２ｆが形成され、焼結ペースト２ｘの両側の端部２２，２３にダレ２ｇ，２ｈが形成されている点が、図７に示した第１実施形態に係る半導体装置の製造方法の手順と異なる。例えば、スクリーン印刷に代えて、ディスペンサー等を用いて焼結ペースト２ｘを塗布することにより、焼結ペースト２ｘの中央部２１に突起部２ｆが形成される場合がある。また、ダレ２ｇ，２ｈは、焼結ペースト２ｘの両側の端部２２，２３だけでなく、端部２２，２３を含む焼結ペースト２ｘの全周の端部に形成されてもよい。
　この場合でも、図１８に示すように、平板１７を用いて焼結ペースト２ｘを加圧することにより、焼結ペースト２ｘの突起部２ｆが押し潰されると共に、ダレ２ｇ，２ｈもなくなり、焼結ペースト２ｘの表面が平坦化される。この結果、焼結ペースト２ｘを焼結させて接合層２を形成した後の接合層２の中央部２１の空隙率は、接合層２の端部２２，２３の空隙率よりも低くなる。第４実施形態に係る半導体装置の製造方法の他の手順は、第１実施形態に係る半導体装置の手順と同様であるので、重複した説明を省略する。
　第４実施形態に係る半導体装置の製造方法によれば、焼結ペースト２ｘの中央部２１に突起部２ｆが形成される場合でも、焼結ペースト２ｘの表面を平坦化することができ、第１実施形態に係る半導体装置の製造方法と同様の効果を奏する。このように、焼結ペースト２ｘの突起部の形成部位に関わらず、焼結ペースト２ｘの表面を平坦化することができる。
　（第５実施形態）
　第５実施形態に係る半導体装置は、図１９に示すように、接合層２のサイズが、半導体チップ３のサイズよりも大きい点が、図２に示した第１実施形態に係る半導体装置と異なる。接合層２は、半導体チップ３の外縁よりも外側にはみ出した部分も含めて、半導体チップ３の搭載前に平坦化されている。半導体チップ３の外縁よりも外側にはみ出した部分も含めて、接合層２の上面の表面最大高さＲｚは１０μｍ以下程度である。第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
　第５実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置と同様に、半導体チップ３の搭載前に接合層２の表面が平坦化されるため、安定した接合層２が形成可能であると共に、接合層２の表面形状に起因する半導体チップ３の破壊を防止することができる。
　第５実施形態に係る半導体装置の製造方法としては、図４に示した第１実施形態に係る半導体装置の製造方法において、マスク１５の開口部１５ａのサイズを大きくすればよい。第５実施形態に係る半導体装置の製造方法の他の手順は、第１実施形態に係る半導体装置の手順と同様であるので、重複した説明を省略する。
　（その他の実施形態）
　上記のように、本発明は第１～第５実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　例えば、第１～第５実施形態に係る半導体装置として、半導体チップ３をボンディングワイヤ６ａ，６ｂ，６ｃを介して接続する構成を例示したが、これに限定されない。例えば、半導体チップ３の上方に、プリント基板にピン状のポスト電極が挿入されたインプラント基板を設け、半導体チップ３とポスト電極とを接続した構成の半導体装置にも適用可能である。
　また、第１～第５実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…絶縁回路基板
２…接合層
２ａ，２ｃ，２ｅ，２ｆ…突起部
２ｂ，２ｄ，２ｇ，２ｈ…ダレ
２ｘ，２ｙ…焼結ペースト
３…半導体チップ
４ａ，４ｂ…外部端子
５…ケース
６ａ，６ｂ，６ｃ…ボンディングワイヤ
７…封止部材
８…放熱ベース
９…放熱フィン
１０…絶縁板
１１ａ，１１ｂ…導電板
１２…導電板
１３，１４…接合層
１５…マスク
１５ａ…開口部
１６…スキージ
１７…平板
１８…加圧部
２１…中央部
２２，２３…端部

Claims (16)

  1. 　主面を有する導電板と、
    　前記導電板の主面に対向して配置された半導体チップと、
    　前記導電板と前記半導体チップとの間に配置された焼結材を有する接合層と、
    　を備え、
    　前記接合層の中央部の空隙率が、前記接合層の端部の少なくとも一部の空隙率と異なることを特徴とする半導体装置。
  2. 　前記接合層の中央部の空隙率が、前記接合層の前記端部の一部の空隙率よりも高いことを特徴とする請求項１に記載の半導体装置。
  3. 　前記接合層の中央部の空隙率が、前記接合層の前記端部の一部とは反対側の前記端部の他の一部の空隙率よりも低いことを特徴とする請求項２に記載の半導体装置。
  4. 　前記接合層の中央部の空隙率が、前記接合層の前記端部の互いに対向する一部の空隙率よりも高いことを特徴とする請求項１に記載の半導体装置。
  5. 　前記接合層の中央部の空隙率が、前記接合層の前記端部の互いに対向する一部の空隙率よりも低いことを特徴とする請求項１に記載の半導体装置。
  6. 　前記接合層の表面最大高さが１０μｍ以下であることを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記接合層のサイズが、前記半導体チップのサイズと一致することを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  8. 　前記接合層のサイズが、前記半導体チップのサイズよりも大きいことを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
  9. 　導電板の主面に、突起部が表面に設けられた焼結ペーストを塗布する工程と、
    　前記焼結ペーストを乾燥させる工程と、
    　前記焼結ペーストを加圧することにより、前記突起部を押し潰して前記焼結ペーストの表面を平坦化する工程と、
    　前記導電板の主面に前記焼結ペーストを介して半導体チップを搭載する工程と、
    　加熱及び加圧により前記焼結ペーストを焼結させて接合層を形成し、前記接合層を介して前記導電板と前記半導体チップとを接合する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  10. 　前記焼結ペーストを塗布する工程は、
    　マスクを用いて前記導電板の主面に前記焼結ペーストを印刷し、
    　前記マスクを除去する
    　ことを含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 　前記焼結ペーストの表面を平坦化する工程は、平板を用いて前記焼結ペーストを加圧することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 　前記焼結ペーストを乾燥させる工程は、前記焼結ペーストの表面を平坦化する工程の前に実施されることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  13. 　前記焼結ペーストを乾燥させる工程は、前記焼結ペーストの表面を平坦化する工程と同時に実施されることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  14. 　前記焼結ペーストの表面を平坦化する工程は、前記焼結ペーストを加熱せずに加圧することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  15. 　前記焼結ペーストの表面を平坦化する工程は、前記焼結ペーストの焼結温度よりも低い温度で前記焼結ペーストを加熱しながら加圧することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  16. 　前記焼結ペーストの表面を平坦化する工程の後、且つ前記半導体チップを搭載する工程の前の、前記焼結ペーストの表面最大高さが１０μｍ以下であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
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