JP5920077B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP5920077B2
JP5920077B2 JP2012157688A JP2012157688A JP5920077B2 JP 5920077 B2 JP5920077 B2 JP 5920077B2 JP 2012157688 A JP2012157688 A JP 2012157688A JP 2012157688 A JP2012157688 A JP 2012157688A JP 5920077 B2 JP5920077 B2 JP 5920077B2
Authority
JP
Japan
Prior art keywords
bonding
semiconductor chips
semiconductor device
semiconductor
base substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012157688A
Other languages
English (en)
Other versions
JP2014022453A (ja
Inventor
木下 慶人
慶人 木下
慎司 多田
慎司 多田
英司 望月
英司 望月
龍男 西澤
龍男 西澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012157688A priority Critical patent/JP5920077B2/ja
Publication of JP2014022453A publication Critical patent/JP2014022453A/ja
Application granted granted Critical
Publication of JP5920077B2 publication Critical patent/JP5920077B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • H01L2924/13055Insulated gate bipolar transistor [IGBT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
半導体パワーモジュールは、半導体チップを、回路パターンが形成されたベース基板に接合し、半導体チップ表面の電気配線は、プリント基板に設けられた導電ポストと接合し、これらが封止樹脂により封止されて構成される。ベース基板の回路パターンと半導体チップとを接合するための接合材としては、半田(例えば、特許文献1,2,3)、有機物で被覆した金属粒子(例えば、特許文献4)が利用されている。
半導体チップとベース基板との接合に半田のペーストを利用する場合には、ベース基板に印刷用マスクを介して充填したペーストをスキージによりコーティングし、印刷用マスクを取り除くことで、ベース基板の回路パターンの所定位置にペーストが転写され、塗布することができる。半導体チップを、塗布されたペーストを介してベース基板に搭載することができる(例えば、特許文献5参照)。
特開2000−277651号公報 特開2004−039929号公報 特開2009−064852号公報 特開2009−218624号公報 特開2011−135102号公報
しかし、上記のような印刷用マスクを利用してペーストをスキージする方法では、以下のような問題があった。即ち、ベース基板上に、高さの異なる半導体チップを搭載して、各半導体チップ上にペーストを塗布する場合に、各半導体チップ間には段差が生じてしまう。上記印刷用マスクは場所によってペーストの厚さを作り分けることができないために、高さの異なる半導体チップ上にペーストをそれぞれ塗布することは難しいという問題点があった。
本発明は、このような点に鑑みてなされたものであり、段差に関わらず接合材を塗布することができる半導体装置の製造方法と、段差に関わらず接合材が塗布された半導体装置とを提供することを目的とする。
上記課題を解決するために、高さの異なる複数の半導体チップを備える半導体装置の製造方法において、ベース基板上の前記複数の半導体チップの搭載領域に、金属粒子を含む第1の接合材を吐出により、前記複数の半導体チップが接合されると前記ベース基板から第1の高さとなるようにそれぞれ塗布する工程と、前記ベース基板に前記第1の接合材を介してそれぞれ搭載した前記半導体チップ上に、金属粒子を含む第2の接合材を吐出により前記半導体チップから第2の高さとなるようにそれぞれ塗布する工程と、を有し、前記ベース基板から前記第2の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第1の高さまたは前記第2の高さのうち少なくとも一方を調節して塗布することを特徴とする半導体装置の製造方法が提供される。
上記課題を解決するために、このような半導体装置の製造方法で製造された半導体装置が提供される。
また、上記課題を解決するために、高さの異なる複数の半導体チップを備える半導体装置の製造方法において、ベース基板上に前記複数の半導体チップを設置する工程と、複数の導電ポストが形成されたプリント基板を、前記複数の半導体チップ上に前記導電ポストを接合して設置する工程と、を有し、前記複数の導電ポストは、前記複数の導電ポストを前記複数の半導体チップ上に接合すると前記ベース基板と前記プリント基板とが平行になる高さである、ことを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法及び半導体装置によれば、半導体装置に高さが異なる半導体チップを搭載させることができる。
第1の実施の形態に係る半導体装置の製造方法を説明するための図である。 第2の実施の形態に係る半導体装置を示す図である。 第2の実施の形態に係る半導体装置の製造方法を示す図(その1)である。 第2の実施の形態に係る半導体装置の製造方法を示す図(その2)である。 第2の実施の形態に係る半導体装置の製造方法を示す図(その3)である。 第3の実施の形態に係る半導体装置を示す図である。 第3の実施の形態に係る半導体装置の製造方法を示す図である。 第3の実施の形態に係る別の半導体装置を示す図である。 第3の実施の形態に係る別の半導体装置の製造方法を示す図である。 第4の実施の形態に係る半導体装置を示す図である。 第4の実施の形態に係る半導体装置の製造方法を示す図である。
以下、実施の形態について図面を参照して説明する。
[第1の実施の形態]
第1の実施の形態では、高さの異なる複数の半導体チップを備える半導体装置の製造方法について、図1を用いて説明する。
図1は、第1の実施の形態に係る半導体装置の製造方法を説明するための図である。
まず、図1(A)に示すように、ベース基板1上の、複数の半導体チップの搭載領域に、金属粒子を含む接合材2aを、吐出により半導体チップが接合されるとベース基板1から所定の高さ(例えば、高さh1)になるようにそれぞれ塗布する。
なお、ベース基板1は、例えば、絶縁基板と、当該絶縁基板に形成された放熱板及び回路パターンとを備えるDCB(Direct Copper Bonding)基板を適用することができる。接合材2aは、例えば、揮発性のバインダー材中に金属粒子を分散させて、金属粒子の表面を当該揮発性のバインダー材で被覆したペースト状のものを適用することができる。なお、金属粒子は、例えば、銅(Cu)、銀(Ag)等を適用することができる。揮発性のバインダー材は、例えば、カルボン酸類、アルコール類、アミン類のうち少なくとも1種からなる有機物を適用することができる。このような接合材2aは、加熱されるとバインダー材が揮発し、金属粒子が凝縮し、凝縮した金属粒子は加圧されると焼結して接合層を構成する。また、接合材2aの吐出には、例えば、ディスペンサ装置Xが用いられる。ディスペンサ装置Xは、接合材2aが吐出される吐出口の径等に基づく吐出量、吐出圧力等の吐出条件を制御して接合材2aを吐出することができる。また、ディスペンサ装置Xは、所望の位置に、接合材2aを塗布することができる。なお、後述する接合材2b,2c,4a,4b,4cも接合材2aと同様の材料で構成され、また、ディスペンサ装置Xにより同様に塗布される。
半導体チップ3a,3b,3cの接合面の面積と所望の接合層の厚さから、必要な接合材2a,2b,2cの体積を算出し、ディスペンサ装置Xからの吐出量を決定する。上記の吐出量は、所望の体積に応じ、滴下する場所ごとに、接合材2a,2b,2cの一滴の量を変更してもよい。ディスペンサ装置Xから吐出する接合材2a,2b,2cの一滴の量(体積)を変更せずに、所望の吐出量に応じて複数回吐出するようにしてもよい。また、一箇所に塗布するのではなく、接合面に対して均等に配置するように、滴下箇所を移動させながら塗布する。
図1(B)に示すように、所望の吐出量(接合材2a,2b,2cの体積)となるまで、複数回に分けて分散させて塗布することにより、隣接する接合材間の隙間を小さくすることができ、加熱・加圧して接合層を形成した際に、密な接合層を得ることができる。また、接合材2a,2b,2cの一滴の体積を小さくすることにより、半導体チップ3a,3b,3cの外周形状により近づけて接合材を塗布することができる。
このようにしてベース基板1上に塗布した接合材2a,2b,2cを加熱して、接合材2a,2b,2c上に半導体チップ3a,3b,3cをそれぞれ押圧する。そして、接合材2a,2b,2cが焼結した接合層2a1,2b1,2c1が形成されて、図1(C)に示すように、半導体チップ3a,3b,3cは当該接合層2a1,2b1,2c1を介してベース基板1と接合する。この際、接合層2a1,2b1,2c1は高さh1となっている。半導体チップ3a,3b,3cの高さ(厚さ)は、例えば、図1(C)のように、T1,T2,T3であり、それぞれ高さが異なるために、段差が生じている。
次いで、ベース基板1に接合層2a1,2b1,2c1を介してそれぞれ接合した半導体チップ3a,3b,3c上に、金属粒子を含む接合材4a,4b,4cを上記と同様にディスペンサ装置Xの吐出により塗布する。この際、半導体チップ3a,3b,3cからの高さを、例えば、図1(C)に示すように、高さh2,h3,h4となるようにそれぞれ塗布する。これにより、ベース基板1から接合材4a,4b,4cの頂点までの高さが全て高さHに揃うようになる。
ここで、図1(C)に示すように、最も高い(厚い)半導体チップ3cに対しては接合材4cの塗布段数(階層数)を少なく(例えば、1段)、半導体チップ3cより薄い半導体チップ3aに対しては接合材4aの塗布段数(階層数)を増やし(例えば、2段)、最も低い(薄い)半導体チップ3bに対しては接合材4bの塗布段数(階層数)をさらに増やす(例えば、3段)ようにすることで、ベース基板1から接合材4a,4b,4cの頂点までの高さを全て高さHに揃えることができる。
また、接合材4a,4bの塗布段数(階層数)を増やす際に、塗布された下層の接合材の谷となる部分にも接合材4a,4bを塗布すれば、塗布段数を増やして、接合材4a,4bを積み重ねた際の安定性が増す。
このようにベース基板1に高さが異なる半導体チップ3a,3b,3cを搭載することで段差が生じても、吐出により接合材2a,2b,2c及び接合材4a,4b,4cの高さを調節して塗布することにより、ベース基板1から接合材4a,4b,4cの高さを等しくすることができるようになる。
これにより、この後、例えば、図1(D)に示すように、プリント基板5に形成された高さ(長さ)が揃った導電ポスト6a,6b,6cで接合材4a,4b,4cを押圧することができる。導電ポスト6a,6b,6cは高さ(長さ)が揃っていることから、同じ圧力で接合材4a,4b,4cを押圧することが可能となる。
なお、図示を省略するものの、このように接合材4a,4b,4cの高さが揃っているために、プリント基板5は、導電ポスト6a,6b,6cを設けずに直接接合材4a,4b,4cに接合させることも可能である。
導電ポスト6a,6b,6cにより押圧された接合材4a,4b,4cは、ベース基板1に対する半導体チップ3a,3b,3cの接合と同様に、焼結して、接合層4a1,4b1,4c1を形成する。形成された接合層4a1,4b1,4c1を介して導電ポスト6a,6b,6cと半導体チップ3a,3b,3cが強固に接合して、プリント基板5を確実に設置することができる。なお、このような構成を樹脂により封止することにより半導体装置を製造することができる。
なお、金属粒子を含んだ接合材2a,2b,2c,4a,4b,4cに代わり半田を利用する場合には、ベース基板1と半導体チップ3a,3b,3cとの間と、半導体チップ3a,3b,3c上に半田をそれぞれ塗布する必要がある。この場合、ベース基板1と半導体チップ3a,3b,3cとの間の半田を凝固した後に、半導体チップ3a,3b,3c上に塗布した半田を融解させて、導電ポスト6a,6b,6cを接合させる。この融解の際には、ベース基板1と半導体チップ3a,3b,3cとの間の半田も融解してしまう恐れがあり、図1(D)に示す構造を形成することが難しいことが考えられる。また、ベース基板1と半導体チップ3a,3b,3cとの間と、半導体チップ3a,3b,3c上の半田の融点を異ならせることも考えられるが、製造コスト等が嵩むことが考えられる。
一方、金属粒子を含んだ接合材2a,2b,2c,4a,4b,4cを利用することで、このような問題点は全て解決される。
また、上記では、ベース基板1から半導体チップ3a,3b,3cの(図1中)下面側の高さを揃える(同一平面となる)ように接合材2a,2b,2cの高さを調節するようにした。この場合に限らず、ベース基板1から接合材4a,4b,4cの頂点まで高さを等しくするために、ベース基板1から半導体チップ3a,3b,3cの(図1中)上面側の高さを揃える(同一平面となる)ように、吐出する接合材2a,2b,2cの頂点の高さを調節して塗布することも可能である。
したがって、上記の半導体装置の製造方法では、ベース基板1上の複数の半導体チップ3a,3b,3cの搭載領域に、金属粒子を含む接合材2a,2b,2cを吐出により、複数の半導体チップ3a,3b,3cが接合されるとベース基板1から所定の高さとなるようにそれぞれ塗布する。さらに、ベース基板1に接合材2a,2b,2cを介してそれぞれ搭載した半導体チップ3a,3b,3c上に、金属粒子を含む接合材4a,4b,4cを吐出により半導体チップ3a,3b,3cから所定の高さとなるようにそれぞれ塗布する。接合材2a,2b,2c及び接合材4a,4b,4cについては、ベース基板1から接合材4a,4b,4cの頂点までの高さが全て等しくなるように、半導体チップ3a,3b,3cごとに、ベース基板1から所定の高さまたは半導体チップ3a,3b,3cから所定の高さのうち少なくとも一方を調節して塗布するようにした。
これにより、半導体装置の製造過程において生じた半導体チップ3a,3b,3cに段差が生じても、それぞれの半導体チップ3a,3b,3cに接合材4a,4b,4cを塗布することができ、この際、接合材4a,4b,4cの高さを調節して、ベース基板1から接合材4a,4b,4cの頂点までの高さを等しくすることができる。このため、この後に、高さが等しい導電ポスト6a,6b,6cが形成されたプリント基板5を、当該導電ポスト6a,6b,6cの高さを変更しないで、容易に設置することができ、半導体装置を製造することができるようになる。また、このように接合材4a,4b,4cの頂点までの高さが揃っているために、プリント基板5は、導電ポスト6a,6b,6cを設けずに直接接合材4a,4b,4cに接合させることも可能である。
さらには、このように高さが異なる半導体チップ3a,3b,3cの搭載が可能となることから、半導体チップ3a,3b,3cはその高さに制限されずに、所望の機能を備えた半導体チップ3a,3b,3cを自由に選択して搭載することが可能となる。
[第2の実施の形態]
第2の実施の形態では、第1の実施の形態の半導体装置の製造方法及び半導体装置について、高さが異なる半導体チップの上面の高さを揃える場合を具体的に説明する。
まず、半導体装置100について図2を用いて説明する。
図2は、第2の実施の形態に係る半導体装置を示す図である。
なお、図2では、半導体装置100の断面図を表している。
一例として半導体パワーモジュールが挙げられる半導体装置100は、絶縁基板101に放熱板102a,102b及び回路パターン103a,103bが形成されたDCB基板104と、DCB基板104上に接合層105a,105bにより接合された高さの異なる半導体チップ106a,106bとを備える。なお、半導体チップ106a,106bは、IGBT(Insulating Gate Bipolar Transistor)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等のスイッチング素子、または、フリーホイーリングダイオード(FWD)等を適用することができる。また、これらの半導体チップ106a,106bは、シリコン基板、あるいは、炭化ケイ素(SiC)基板や窒化ガリウム(GaN)基板等の基板上に形成したものを用いることができる。接合層105a,105bは、例えば、後述する接合層108a,108bと同様に金属粒子を含む接合材が焼結して形成される。
半導体装置100は、プリント基板109に設けられた導電ポスト110a,110bが、半導体チップ106a,106b上に形成された上部電極107a,107b上に金属粒子から構成された接合層108a,108bを介して接合されている。なお、プリント基板109は、その少なくとも一方の面には導体パターン(図示を省略)が形成されている。導電ポスト110a,110bは、プリント基板109に形成されているスルーホールに設けられ、導体パターンと電気的に接続されている。
また、半導体装置100は、プリント基板109に形成されている外部導出端子111a,111bが回路パターン103a,103bにそれぞれ固着されている。
半導体装置100は、このような構成が図2に示すように封止樹脂112で封止されることで、構成されている。
次に、このような半導体装置100の製造方法について図3、図4及び図5を用いて説明する。
図3、図4及び図5は、第2の実施の形態に係る半導体装置の製造方法を示す図である。
なお、図3(A)〜図5は半導体装置100の各製造工程を時系列的にそれぞれ表している。
まず、DCB基板104を用意するとともに、DCB基板104に対してディスペンサ装置Xをセットする。ディスペンサ装置Xは、接合材を吐出する吐出口の径等に応じた、吐出量、吐出圧力等の吐出条件に基づき、DCB基板104の所望の位置に、所望の厚さの接合材を吐出して塗布することができる。例えば、10kPa〜1000kPaの吐出圧力により吐出して塗布する。また、50μm〜1000μmの厚さとなるように接合材を塗布する。また、ディスペンサ装置Xから吐出される接合材は、直径が数nm〜数100nm程度の極めて微細な、例えば、金(Au)、銀、銅、鉛(Pb)、白金(Pt)等の金属粒子(図示を省略)と、個々の粒子の表面を保護する有機被膜(表面保護膜)(図示を省略)と、接合材の取り扱いを容易とするための揮発性のバインダー材から構成される。
このようなディスペンサ装置Xを用いて、DCB基板104の回路パターン103aの半導体チップ106aの搭載領域に、DCB基板104から所定の高さである、接合材105a1を吐出により塗布する。
同様にして、ディスペンサ装置Xを用いて、DCB基板104の回路パターン103bの半導体チップ106bの搭載領域に、DCB基板104から所定の高さである、接合材105b1を吐出によりそれぞれ塗布する(図3(A))。
再び、ディスペンサ装置Xを用いて、塗布した接合材105b1上に接合材105b2を吐出して塗布することで積層する(図3(B))。
さらに、ディスペンサ装置Xを用いて、接合材105b2上に接合材105b3を吐出して、DCB基板104から接合材の高さを高くする(図4(A))。
なお、接合材105a1,105b1〜105b3の高さは、後から接合材105a1,105b1〜105b3を焼結して形成される接合層105a,105bが所望の高さになるように予め考慮されたものである。
このようにして接合材105a1,105b1〜105b3を塗布した後、加熱により雰囲気温度を200度〜250度に高める。これにより、接合材105a1,105b1〜105b3に含まれるバインダー材が揮発して、表面保護膜が加熱分解し、金属粒子の表面が露出し、露出した金属粒子が凝集する。このようにして雰囲気温度を上昇させるとともに、金属粒子が凝集した接合材105a1,105b1〜105b3に、半導体チップ106a,106bを搭載して押圧する。
半導体チップ106a,106bで接合材105a1,105b1〜105b3の金属粒子を押圧すると、圧力を受けた金属粒子は焼結して、強固な接合層105a,105bが形成される。このようにして、半導体チップ106a,106bを、図4(B)に示すように、接合層105a,105bを介してDCB基板104に接合させることができる。
このようにして上面の高さが揃った半導体チップ106a,106bの上部電極107a,107bに、ディスペンサ装置Xにより、図5に示すように、半導体チップ106a,106bからの高さが等しい接合材108a1,108b1を吐出してそれぞれ塗布する。
次いで、導電ポスト110a,110bが形成されたプリント基板109を接合材108a1,108b1を介して半導体チップ106a,106b上に載置する。この際、上記と同様に、加熱することでバインダー材を揮発させた接合材108a1,108b1に対して導電ポスト110a,110bを押圧し、接合材108a1,108b1が焼結して接合層108a,108bが形成される。導電ポスト110a,110bは接合層108a,108bを介して半導体チップ106a,106bの上部電極107a,107bに接合される。
ここで、外部導出端子111a,111bは、プリント基板109を半導体チップ106a,106bに載置する前に、DCB基板104の回路パターン103a,103bに固着している。
このような構成を封止樹脂112で封止することにより、図2に示す半導体装置100を製造することができる。
上記の半導体装置100の製造方法では、DCB基板104上の半導体チップ106a,106bの搭載領域に、DCB基板104に半導体チップ106a,106bが接合されると、半導体チップ106a,106bの上面が揃うような高さとなるように、接合材105a1,105b1〜105b3を吐出によりそれぞれ塗布する。さらに、DCB基板104に接合した半導体チップ106a,106b上に、半導体チップ106a,106bからの高さが等しい接合材108a1,108b1を吐出して塗布する。
これにより、半導体装置100の製造過程において半導体チップ106a,106bに段差が生じても、それぞれの半導体チップ106a,106bに接合材105a1,105b1〜105b3を塗布することができ、この際、接合材105a1,105b1〜105b3の高さが等しくなるように調節することができる。このため、高さが等しい導電ポスト110a,110bが形成されたプリント基板109を、当該導電ポスト110a,110bの高さを変更しないで、容易に設置することができ、半導体装置100を製造することができるようになる。
また、このように高さが異なる半導体チップ106a,106bの搭載が可能となることから、半導体チップ106a,106bはその高さに制限されずに、所望の機能を備えた半導体チップ106a,106bを自由に選択して搭載することが可能となる。
さらに、上記の半導体装置100の製造方法では、接合材105a1,105b1〜105b3から形成される、半導体チップ106a,106bとDCB基板104と接合する接合層105a,105bの高さを自由に制御することができる。このため、半導体チップ106a,106bの放熱性を向上させる場合、または、半導体チップ106a,106bとDCB基板104との抵抗を低下させる場合等の目的に応じて、接合層105a,105bの厚さを制御することができる。
[第3の実施の形態]
第3の実施の形態では、第1の実施の形態の半導体装置の製造方法及び半導体装置について、高さが異なる半導体チップの下面の高さを揃える場合を具体的に説明する。
まず、半導体装置200について図6を用いて説明する。
図6は、第3の実施の形態に係る半導体装置を示す図である。
なお、図6では、半導体装置200の断面図を表している。
半導体装置200は、第2の実施の形態における半導体装置100において、DCB基板104に接合層205bを介して半導体チップ106bが接合されて、半導体チップ106a,106bの図6中下面が揃っている。さらに、半導体チップ106b上に接合層108aよりも厚い(高い)接合層208bが形成されて、DCB基板104から接合層108a,208bの上部までの高さが揃っている。
次に、このような半導体装置200の製造方法について図7を用いて説明する。
まず、第2の実施の形態と同様に、DCB基板104を用意するとともに、DCB基板104に対してディスペンサ装置Xをセットする。DCB基板104の半導体チップ106a,106bが搭載される回路パターン103a,103bに、DCB基板104に半導体チップ106a,106bが接合すると、半導体チップ106a,106bの下面の高さが揃うように、ディスペンサ装置Xにより接合材(図示を省略)を吐出して塗布する。
このようにしてDCB基板104に対して接合材を塗布した後、加熱により雰囲気温度を高め、接合材に含まれるバインダー材を揮発させて、表面保護膜から金属粒子が露出する。バインダー材の揮発後、さらに加熱して所定の温度まで上昇させるとともに、半導体チップ106a,106bを載置して押圧する。
半導体チップ106a,106bで接合材の金属粒子を押圧すると、圧力を受けた金属粒子は焼結して、強固な接合層105a,205bが形成される。このようにして、半導体チップ106a,106bを、図7(A)に示すように、半導体チップ106a,106bの下面が揃った状態で、接合層105a,205bを介してDCB基板104に接合させることができる。
再び、ディスペンサ装置Xを用いて、DCB基板104に接合した半導体チップ106a,106bに接合材108a1,208b1を吐出して塗布する。さらに、接合材208b1には、接合材208b2,208b3を続けて吐出して塗布して、図7(B)に示すように、DCB基板104から接合材108a1,208b3の頂点までの高さを等しくする。
次いで、導電ポスト110a,110bが形成されたプリント基板109を設置する。この際、上記と同様に、加熱することでバインダー材を揮発させた接合材108a1,208b1〜208b3に対して半導体チップ106a,106bを押圧し、接合材108a1,208b1〜208b3が焼結して接合層108a,208bが形成される。なお、既述の通り、外部導出端子111a,111bは、DCB基板104の回路パターン103a,103bに固着している。
このような構成を封止樹脂112で封止することにより、図6に示す半導体装置200を製造することができる。
また、第3の実施の形態では、導電ポスト110a,110bが形成されていないプリント基板を用いることも可能である。このような半導体装置300について図8を用いて説明する。
図8は、第3の実施の形態に係る別の半導体装置を示す図である。
半導体装置300は、半導体装置200において、プリント基板309に導電ポスト110a,110bが形成されておらず、プリント基板309の導体パターン(図示を省略)と接合層108b,308bとが直接接合している。
次に、このような半導体装置300の製造方法について図9を用いて説明する。
図9は、第3の実施の形態に係る別の半導体装置の製造方法を示す図である。
上記の説明の通り、半導体チップ106a,106bをそれぞれの下面が揃った状態で、接合層105a,205bを介してDCB基板104に接合させて(図7(A))、半導体チップ106a,106bに接合材108a1,208b1〜208b3を塗布する(図7(B))。
次いで、加熱して、バインダー材を揮発させて接合材108a1,208b1〜208b3から金属粒子を露出させる。バインダー材の揮発後、さらに加熱して所定の温度まで上昇させるとともに金属粒子が露出した接合材108a1,208b1〜208b3に、図9に示すように、プリント基板309を搭載して押圧する。
この際、プリント基板309は、半導体装置200の導電ポスト110a,110bよりも広い面積で接合材108a1,208b1〜208b3を図9中下方に押圧する。
したがって、接合材108a1,208b1〜208b3は導電ポスト110a,110bの場合よりも、受ける圧力の面積が大きくなり、図8に示すような、接合層108a,308bが形成される。プリント基板309は、当該接合層108a,308bを介して半導体チップ106a,106bと接合し、封止樹脂112で封止されて、半導体装置300が製造される。
上記の半導体装置200,300の製造方法では、DCB基板104上の半導体チップ106a,106bの搭載領域に、DCB基板104に半導体チップ106a,106bが接合されると、半導体チップ106a,106bの下面が揃うような高さとなるように、接合材を吐出によりそれぞれ塗布する。さらに、DCB基板104に接合した半導体チップ106a,106b上に、DCB基板104からの高さが等しい接合材108a1,208b1〜208b3を吐出して塗布する。
これにより、半導体装置200,300の製造過程において半導体チップ106a,106bに段差が生じても、それぞれの半導体チップ106a,106bに接合材108a1,208b1〜208b3を塗布することができ、この際、DCB基板104から接合材108a1,208b1〜208b3の頂点の高さが等しくなるように調節することができる。
このため、高さが等しい導電ポスト110a,110bが形成されたプリント基板109を、当該導電ポスト110a,110bの高さを変更しないで、容易に設置することができ、半導体装置200を製造することができるようになる(図6)。
また、導電ポスト110a,110bが形成されていないプリント基板309を、半導体チップ106a,106bと直接接合することで、容易に設置することができ、半導体装置300を製造することができるようになる(図8)。
また、このように高さが異なる半導体チップ106a,106bの搭載が可能となることから、半導体チップ106a,106bはその高さに制限されずに、所望の機能を備えた半導体チップ106a,106bを自由に選択して搭載することが可能となる。
さらに、上記の半導体装置200,300の製造方法では、DCB基板104上に対する吐出する接合材の高さに応じて、半導体チップ106a,106bとDCB基板104と接合する接合層105a,205bの高さを自由に制御することができる。このため、半導体チップ106a,106bの放熱性を向上させる場合、または、半導体チップ106a,106bとDCB基板104との抵抗を低下させる場合等の目的に応じて、接合層105a,205bの厚さを制御することができる。
[第4の実施の形態]
第4の実施の形態では、高さの異なる半導体チップに、高さの異なる導電ポストを接合させた半導体装置について説明する。
このような半導体装置400について図10を用いて説明する。
図10は、第4の実施の形態に係る半導体装置を示す図である。
半導体装置400は、半導体装置200,300において、プリント基板409に高さの異なる導電ポスト410a,410bが形成されている。当該導電ポスト410a,410bが接合層108a,408bを介して半導体チップ106a,106bに接合している。
次に、このような半導体装置400の製造方法について図7並びに図11を用いて説明する。
図11は、第4の実施の形態に係る半導体装置の製造方法を示す図である。
第3の実施の形態と同様にして、半導体チップ106a,106bをそれぞれの下面が揃った状態で、接合層105a,205bを介してDCB基板104に接合させる(図7(A))。
次いで、このように段差が生じた半導体チップ106a,106bに、図11に示すように、接合材108a1,408b1を、後に導電ポスト410a,410bを接合した際にDCB基板104から導電ポスト410a,410bまでの高さが同じになるように吐出して塗布する。なお、DCB基板104から、塗布された接合材108a1,408b1の頂点までの高さは異なったままである。
次いで、加熱して、バインダー材を揮発させた接合材108a1,408b1から金属粒子が露出する。
さらに加熱して所定の温度まで上昇させるとともに、長さが異なる導電ポスト410a,410bが形成されたプリント基板409の当該導電ポスト410a,410bで、金属粒子が露出した段差がある接合材108a1,408b1を図10中下方に押圧する。なお、導電ポスト410a,410bの長さは、導電ポスト410a,410bが、高さの異なる半導体チップ106a,106bと接合した際に、DCB基板104に対してプリント基板409が水平となるように予め調整しておく。
接合材108a1,408b1は、導電ポスト410a,410bに押圧されると、焼結して、接合層108a,408bとなり、導電ポスト410a,410bは、接合層108a,408bを介して半導体チップ106a,106bに接合する。
このような構成を封止樹脂112で封止することにより、図10に示す半導体装置400を製造することができる。
上記の半導体装置400の製造方法では、DCB基板104上の高さが異なる半導体チップ106a,106bに対して、半導体チップ106a,106bの段差を補うべく長さに予め調整した、プリント基板409に形成された導電ポスト410a,410bを接合するようにした。
これにより、半導体装置400の製造過程において生じる半導体チップ106a,106bの段差に関わらず、プリント基板409を、容易に設置することができるようになる。
1 ベース基板
2a,2b,2c,4a,4b,4c 接合材
2a1,2b1,2c1,4a1,4b1,4c1 接合層
3a,3b,3c 半導体チップ
5 プリント基板
6a,6b,6c 導電ポスト

Claims (5)

  1. 高さの異なる複数の半導体チップを備える半導体装置の製造方法において、
    ベース基板上の前記複数の半導体チップの搭載領域に、金属粒子を含む第1の接合材を吐出により、前記複数の半導体チップが接合されると前記ベース基板から第1の高さとなるようにそれぞれ塗布する工程と、
    前記ベース基板に前記第1の接合材を介してそれぞれ搭載した前記半導体チップ上に、金属粒子を含む第2の接合材を吐出により前記半導体チップから第2の高さとなるようにそれぞれ塗布する工程と、
    を有し、
    前記ベース基板から前記第2の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第1の高さまたは前記第2の高さのうち少なくとも一方を調節して塗布することを特徴とする半導体装置の製造方法。
  2. 前記第1の接合材の前記第1の高さが全て等しくなるように調節して塗布する、
    ことを特徴とする請求項1記載の半導体装置の製造方法。
  3. 前記ベース基板から、前記第1の接合材にそれぞれ搭載された前記半導体チップの主面までの高さが全て等しくなるように、前記第1の接合材の前記第1の高さを調節して塗布する、
    ことを特徴とする請求項1記載の半導体装置の製造方法。
  4. ベース基板と、
    前記ベース基板上の所定の搭載領域に、金属粒子を含む第1の接合材が焼結して、前記ベース基板から第1の高さである接合層を介してそれぞれ接合した高さの異なる複数の半導体チップと、
    前記複数の半導体チップ上に、前記半導体チップから第2の高さとなるようにそれぞれ塗布された金属粒子を含む第2の接合材と、
    を有し、
    前記ベース基板から前記第2の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第1の高さまたは前記第2の高さのうち少なくとも一方を調節して塗布されていることを特徴とする半導体装置。
  5. 高さの異なる複数の半導体チップを備える半導体装置の製造方法において、
    ベース基板上に前記複数の半導体チップを設置する工程と、
    複数の導電ポストが形成されたプリント基板を、前記複数の半導体チップ上に前記導電ポストを接合して設置する工程と、
    を有し、
    前記複数の導電ポストは、前記複数の導電ポストを前記複数の半導体チップ上に接合すると前記ベース基板と前記プリント基板とが平行になる高さである、
    ことを特徴とする半導体装置の製造方法。
JP2012157688A 2012-07-13 2012-07-13 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP5920077B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012157688A JP5920077B2 (ja) 2012-07-13 2012-07-13 半導体装置の製造方法及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012157688A JP5920077B2 (ja) 2012-07-13 2012-07-13 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2014022453A JP2014022453A (ja) 2014-02-03
JP5920077B2 true JP5920077B2 (ja) 2016-05-18

Family

ID=50197036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012157688A Expired - Fee Related JP5920077B2 (ja) 2012-07-13 2012-07-13 半導体装置の製造方法及び半導体装置

Country Status (1)

Country Link
JP (1) JP5920077B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6311407B2 (ja) * 2014-03-31 2018-04-18 日本電気株式会社 モジュール部品及びその製造方法
JPWO2016158020A1 (ja) * 2015-04-01 2017-07-27 富士電機株式会社 半導体モジュール
US9603283B1 (en) * 2015-10-09 2017-03-21 Raytheon Company Electronic module with free-formed self-supported vertical interconnects
RU2734059C2 (ru) * 2016-04-21 2020-10-12 Конинклейке Филипс Н.В. Модификация параметров последовательности импульсов для магнитно-резонансной визуализации
US11270982B2 (en) * 2017-01-30 2022-03-08 Mitsubishi Electric Corporation Method of manufacturing power semiconductor device and power semiconductor device
US11353527B2 (en) 2019-07-19 2022-06-07 Shanghai United Imaging Healthcare Co., Ltd. Systems and methods for waveform determination in magnetic resonance imaging
CN110488210B (zh) * 2019-07-19 2021-09-17 上海联影医疗科技股份有限公司 磁共振系统的扫描方法、计算机设备和存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3573135B2 (ja) * 2002-03-01 2004-10-06 日本電気株式会社 マルチチップモジュールの組立方法
JP2009076562A (ja) * 2007-09-19 2009-04-09 Nec Corp 電子装置及び電極接続方法
JP4958735B2 (ja) * 2007-11-01 2012-06-20 株式会社日立製作所 パワー半導体モジュールの製造方法、パワー半導体モジュールの製造装置、パワー半導体モジュール、及び接合方法

Also Published As

Publication number Publication date
JP2014022453A (ja) 2014-02-03

Similar Documents

Publication Publication Date Title
JP5920077B2 (ja) 半導体装置の製造方法及び半導体装置
CN110491856B (zh) 基板结构和制造方法
US20220375833A1 (en) Substrate structures and methods of manufacture
US9780017B2 (en) Packaged device with additive substrate surface modification
US8637379B2 (en) Device including a semiconductor chip and a carrier and fabrication method
US8828804B2 (en) Semiconductor device and method
US7754533B2 (en) Method of manufacturing a semiconductor device
US20140042603A1 (en) Electronic Device and Method of Fabricating an Electronic Device
US20120074563A1 (en) Semiconductor apparatus and the method of manufacturing the same
US20220369468A1 (en) Substrate structures and methods of manufacture
JP6129107B2 (ja) 電力用半導体装置、および電力用半導体装置の製造方法
JP2019067986A (ja) 電力用半導体装置
JP5246143B2 (ja) 半導体モジュールおよびその製造方法ならびに電気機器
US8426251B2 (en) Semiconductor device
JP2017005007A (ja) 半導体装置、および半導体装置の製造方法
JP6019790B2 (ja) 接合方法及び接合部材
JP2013012693A (ja) 半導体モジュール実装方法
US20100078811A1 (en) Method of producing semiconductor devices
WO2023017680A1 (ja) 半導体装置及びその製造方法
CN116913790A (zh) 制造封装体的方法和封装体
JP2023058984A (ja) 半導体装置とその製造方法
JP2003031603A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160328

R150 Certificate of patent or registration of utility model

Ref document number: 5920077

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees