JP5920077B2 - Semiconductor device manufacturing method and semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 230
- 238000004519 manufacturing process Methods 0.000 title claims description 44
- 239000000463 material Substances 0.000 claims description 140
- 239000000758 substrate Substances 0.000 claims description 99
- 239000002923 metal particle Substances 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 12
- 238000007599 discharging Methods 0.000 claims description 9
- 238000005245 sintering Methods 0.000 claims description 4
- 239000011230 binding agent Substances 0.000 description 14
- 238000007789 sealing Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 229910000679 solder Inorganic materials 0.000 description 8
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000011133 lead Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001111 Fine metal Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 150000001298 alcohols Chemical class 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 150000001735 carboxylic acids Chemical class 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
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- H01L2924/13055—Insulated gate bipolar transistor [IGBT]
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
本発明は、半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device.
半導体パワーモジュールは、半導体チップを、回路パターンが形成されたベース基板に接合し、半導体チップ表面の電気配線は、プリント基板に設けられた導電ポストと接合し、これらが封止樹脂により封止されて構成される。ベース基板の回路パターンと半導体チップとを接合するための接合材としては、半田(例えば、特許文献1,2,3)、有機物で被覆した金属粒子(例えば、特許文献4)が利用されている。
In the semiconductor power module, the semiconductor chip is bonded to the base substrate on which the circuit pattern is formed, and the electric wiring on the surface of the semiconductor chip is bonded to the conductive post provided on the printed circuit board, and these are sealed with the sealing resin. Configured. As a bonding material for bonding the circuit pattern of the base substrate and the semiconductor chip, solder (for example,
半導体チップとベース基板との接合に半田のペーストを利用する場合には、ベース基板に印刷用マスクを介して充填したペーストをスキージによりコーティングし、印刷用マスクを取り除くことで、ベース基板の回路パターンの所定位置にペーストが転写され、塗布することができる。半導体チップを、塗布されたペーストを介してベース基板に搭載することができる(例えば、特許文献5参照)。 When solder paste is used to join the semiconductor chip and the base substrate, the base substrate circuit pattern is removed by coating the base substrate with a paste filled via a printing mask with a squeegee and removing the printing mask. The paste can be transferred to a predetermined position and applied. The semiconductor chip can be mounted on the base substrate through the applied paste (see, for example, Patent Document 5).
しかし、上記のような印刷用マスクを利用してペーストをスキージする方法では、以下のような問題があった。即ち、ベース基板上に、高さの異なる半導体チップを搭載して、各半導体チップ上にペーストを塗布する場合に、各半導体チップ間には段差が生じてしまう。上記印刷用マスクは場所によってペーストの厚さを作り分けることができないために、高さの異なる半導体チップ上にペーストをそれぞれ塗布することは難しいという問題点があった。 However, the method of squeezing paste using the printing mask as described above has the following problems. That is, when semiconductor chips having different heights are mounted on the base substrate and a paste is applied on each semiconductor chip, a step is generated between the semiconductor chips. The printing mask has a problem in that it is difficult to apply the paste on the semiconductor chips having different heights because the thickness of the paste cannot be made different depending on the location.
本発明は、このような点に鑑みてなされたものであり、段差に関わらず接合材を塗布することができる半導体装置の製造方法と、段差に関わらず接合材が塗布された半導体装置とを提供することを目的とする。 The present invention has been made in view of the above points, and includes a method for manufacturing a semiconductor device capable of applying a bonding material regardless of a step, and a semiconductor device applied with a bonding material regardless of a step. The purpose is to provide.
上記課題を解決するために、高さの異なる複数の半導体チップを備える半導体装置の製造方法において、ベース基板上の前記複数の半導体チップの搭載領域に、金属粒子を含む第1の接合材を吐出により、前記複数の半導体チップが接合されると前記ベース基板から第1の高さとなるようにそれぞれ塗布する工程と、前記ベース基板に前記第1の接合材を介してそれぞれ搭載した前記半導体チップ上に、金属粒子を含む第2の接合材を吐出により前記半導体チップから第2の高さとなるようにそれぞれ塗布する工程と、を有し、前記ベース基板から前記第2の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第1の高さまたは前記第2の高さのうち少なくとも一方を調節して塗布することを特徴とする半導体装置の製造方法が提供される。 In order to solve the above-described problem, in a method of manufacturing a semiconductor device including a plurality of semiconductor chips having different heights, a first bonding material containing metal particles is discharged onto a mounting region of the plurality of semiconductor chips on a base substrate. To apply the first height from the base substrate when the plurality of semiconductor chips are bonded, and on the semiconductor chip mounted on the base substrate via the first bonding material, respectively. And applying a second bonding material containing metal particles to the second height from the semiconductor chip by discharging, and from the base substrate to the apex of the second bonding material. The semiconductor is characterized in that at least one of the first height and the second height is adjusted and applied to each semiconductor chip so that the heights are all equal. Manufacturing method of location is provided.
上記課題を解決するために、このような半導体装置の製造方法で製造された半導体装置が提供される。
また、上記課題を解決するために、高さの異なる複数の半導体チップを備える半導体装置の製造方法において、ベース基板上に前記複数の半導体チップを設置する工程と、複数の導電ポストが形成されたプリント基板を、前記複数の半導体チップ上に前記導電ポストを接合して設置する工程と、を有し、前記複数の導電ポストは、前記複数の導電ポストを前記複数の半導体チップ上に接合すると前記ベース基板と前記プリント基板とが平行になる高さである、ことを特徴とする半導体装置の製造方法が提供される。
In order to solve the above problems, a semiconductor device manufactured by such a method of manufacturing a semiconductor device is provided.
Further, in order to solve the above problem, in a method of manufacturing a semiconductor device including a plurality of semiconductor chips having different heights, a step of installing the plurality of semiconductor chips on a base substrate and a plurality of conductive posts are formed. A step of bonding the conductive posts on the plurality of semiconductor chips, and the plurality of conductive posts joining the plurality of conductive posts on the plurality of semiconductor chips. A method of manufacturing a semiconductor device is provided, wherein the base substrate and the printed circuit board are parallel to each other.
このような半導体装置の製造方法及び半導体装置によれば、半導体装置に高さが異なる半導体チップを搭載させることができる。 According to such a semiconductor device manufacturing method and semiconductor device, semiconductor chips having different heights can be mounted on the semiconductor device.
以下、実施の形態について図面を参照して説明する。
[第1の実施の形態]
第1の実施の形態では、高さの異なる複数の半導体チップを備える半導体装置の製造方法について、図1を用いて説明する。
Hereinafter, embodiments will be described with reference to the drawings.
[First Embodiment]
In the first embodiment, a method for manufacturing a semiconductor device including a plurality of semiconductor chips having different heights will be described with reference to FIG.
図1は、第1の実施の形態に係る半導体装置の製造方法を説明するための図である。
まず、図1(A)に示すように、ベース基板1上の、複数の半導体チップの搭載領域に、金属粒子を含む接合材2aを、吐出により半導体チップが接合されるとベース基板1から所定の高さ(例えば、高さh1)になるようにそれぞれ塗布する。
FIG. 1 is a diagram for explaining a method of manufacturing a semiconductor device according to the first embodiment.
First, as shown in FIG. 1A, when a semiconductor chip is bonded to a mounting region of a plurality of semiconductor chips on the
なお、ベース基板1は、例えば、絶縁基板と、当該絶縁基板に形成された放熱板及び回路パターンとを備えるDCB(Direct Copper Bonding)基板を適用することができる。接合材2aは、例えば、揮発性のバインダー材中に金属粒子を分散させて、金属粒子の表面を当該揮発性のバインダー材で被覆したペースト状のものを適用することができる。なお、金属粒子は、例えば、銅(Cu)、銀(Ag)等を適用することができる。揮発性のバインダー材は、例えば、カルボン酸類、アルコール類、アミン類のうち少なくとも1種からなる有機物を適用することができる。このような接合材2aは、加熱されるとバインダー材が揮発し、金属粒子が凝縮し、凝縮した金属粒子は加圧されると焼結して接合層を構成する。また、接合材2aの吐出には、例えば、ディスペンサ装置Xが用いられる。ディスペンサ装置Xは、接合材2aが吐出される吐出口の径等に基づく吐出量、吐出圧力等の吐出条件を制御して接合材2aを吐出することができる。また、ディスペンサ装置Xは、所望の位置に、接合材2aを塗布することができる。なお、後述する接合材2b,2c,4a,4b,4cも接合材2aと同様の材料で構成され、また、ディスペンサ装置Xにより同様に塗布される。
As the
半導体チップ3a,3b,3cの接合面の面積と所望の接合層の厚さから、必要な接合材2a,2b,2cの体積を算出し、ディスペンサ装置Xからの吐出量を決定する。上記の吐出量は、所望の体積に応じ、滴下する場所ごとに、接合材2a,2b,2cの一滴の量を変更してもよい。ディスペンサ装置Xから吐出する接合材2a,2b,2cの一滴の量(体積)を変更せずに、所望の吐出量に応じて複数回吐出するようにしてもよい。また、一箇所に塗布するのではなく、接合面に対して均等に配置するように、滴下箇所を移動させながら塗布する。
The volume of the required
図1(B)に示すように、所望の吐出量(接合材2a,2b,2cの体積)となるまで、複数回に分けて分散させて塗布することにより、隣接する接合材間の隙間を小さくすることができ、加熱・加圧して接合層を形成した際に、密な接合層を得ることができる。また、接合材2a,2b,2cの一滴の体積を小さくすることにより、半導体チップ3a,3b,3cの外周形状により近づけて接合材を塗布することができる。
As shown in FIG. 1 (B), a gap between adjacent bonding materials is applied by dispersing and applying in a plurality of times until a desired discharge amount (volume of the
このようにしてベース基板1上に塗布した接合材2a,2b,2cを加熱して、接合材2a,2b,2c上に半導体チップ3a,3b,3cをそれぞれ押圧する。そして、接合材2a,2b,2cが焼結した接合層2a1,2b1,2c1が形成されて、図1(C)に示すように、半導体チップ3a,3b,3cは当該接合層2a1,2b1,2c1を介してベース基板1と接合する。この際、接合層2a1,2b1,2c1は高さh1となっている。半導体チップ3a,3b,3cの高さ(厚さ)は、例えば、図1(C)のように、T1,T2,T3であり、それぞれ高さが異なるために、段差が生じている。
The
次いで、ベース基板1に接合層2a1,2b1,2c1を介してそれぞれ接合した半導体チップ3a,3b,3c上に、金属粒子を含む接合材4a,4b,4cを上記と同様にディスペンサ装置Xの吐出により塗布する。この際、半導体チップ3a,3b,3cからの高さを、例えば、図1(C)に示すように、高さh2,h3,h4となるようにそれぞれ塗布する。これにより、ベース基板1から接合材4a,4b,4cの頂点までの高さが全て高さHに揃うようになる。
Next, on the
ここで、図1(C)に示すように、最も高い(厚い)半導体チップ3cに対しては接合材4cの塗布段数(階層数)を少なく(例えば、1段)、半導体チップ3cより薄い半導体チップ3aに対しては接合材4aの塗布段数(階層数)を増やし(例えば、2段)、最も低い(薄い)半導体チップ3bに対しては接合材4bの塗布段数(階層数)をさらに増やす(例えば、3段)ようにすることで、ベース基板1から接合材4a,4b,4cの頂点までの高さを全て高さHに揃えることができる。
Here, as shown in FIG. 1C, for the highest (thick)
また、接合材4a,4bの塗布段数(階層数)を増やす際に、塗布された下層の接合材の谷となる部分にも接合材4a,4bを塗布すれば、塗布段数を増やして、接合材4a,4bを積み重ねた際の安定性が増す。
Further, when the number of application steps (the number of layers) of the
このようにベース基板1に高さが異なる半導体チップ3a,3b,3cを搭載することで段差が生じても、吐出により接合材2a,2b,2c及び接合材4a,4b,4cの高さを調節して塗布することにより、ベース基板1から接合材4a,4b,4cの高さを等しくすることができるようになる。
Even when the
これにより、この後、例えば、図1(D)に示すように、プリント基板5に形成された高さ(長さ)が揃った導電ポスト6a,6b,6cで接合材4a,4b,4cを押圧することができる。導電ポスト6a,6b,6cは高さ(長さ)が揃っていることから、同じ圧力で接合材4a,4b,4cを押圧することが可能となる。
As a result, for example, as shown in FIG. 1D, the
なお、図示を省略するものの、このように接合材4a,4b,4cの高さが揃っているために、プリント基板5は、導電ポスト6a,6b,6cを設けずに直接接合材4a,4b,4cに接合させることも可能である。
Although not shown, since the
導電ポスト6a,6b,6cにより押圧された接合材4a,4b,4cは、ベース基板1に対する半導体チップ3a,3b,3cの接合と同様に、焼結して、接合層4a1,4b1,4c1を形成する。形成された接合層4a1,4b1,4c1を介して導電ポスト6a,6b,6cと半導体チップ3a,3b,3cが強固に接合して、プリント基板5を確実に設置することができる。なお、このような構成を樹脂により封止することにより半導体装置を製造することができる。
The
なお、金属粒子を含んだ接合材2a,2b,2c,4a,4b,4cに代わり半田を利用する場合には、ベース基板1と半導体チップ3a,3b,3cとの間と、半導体チップ3a,3b,3c上に半田をそれぞれ塗布する必要がある。この場合、ベース基板1と半導体チップ3a,3b,3cとの間の半田を凝固した後に、半導体チップ3a,3b,3c上に塗布した半田を融解させて、導電ポスト6a,6b,6cを接合させる。この融解の際には、ベース基板1と半導体チップ3a,3b,3cとの間の半田も融解してしまう恐れがあり、図1(D)に示す構造を形成することが難しいことが考えられる。また、ベース基板1と半導体チップ3a,3b,3cとの間と、半導体チップ3a,3b,3c上の半田の融点を異ならせることも考えられるが、製造コスト等が嵩むことが考えられる。
When solder is used instead of the
一方、金属粒子を含んだ接合材2a,2b,2c,4a,4b,4cを利用することで、このような問題点は全て解決される。
また、上記では、ベース基板1から半導体チップ3a,3b,3cの(図1中)下面側の高さを揃える(同一平面となる)ように接合材2a,2b,2cの高さを調節するようにした。この場合に限らず、ベース基板1から接合材4a,4b,4cの頂点まで高さを等しくするために、ベース基板1から半導体チップ3a,3b,3cの(図1中)上面側の高さを揃える(同一平面となる)ように、吐出する接合材2a,2b,2cの頂点の高さを調節して塗布することも可能である。
On the other hand, by using the
Further, in the above, the heights of the
したがって、上記の半導体装置の製造方法では、ベース基板1上の複数の半導体チップ3a,3b,3cの搭載領域に、金属粒子を含む接合材2a,2b,2cを吐出により、複数の半導体チップ3a,3b,3cが接合されるとベース基板1から所定の高さとなるようにそれぞれ塗布する。さらに、ベース基板1に接合材2a,2b,2cを介してそれぞれ搭載した半導体チップ3a,3b,3c上に、金属粒子を含む接合材4a,4b,4cを吐出により半導体チップ3a,3b,3cから所定の高さとなるようにそれぞれ塗布する。接合材2a,2b,2c及び接合材4a,4b,4cについては、ベース基板1から接合材4a,4b,4cの頂点までの高さが全て等しくなるように、半導体チップ3a,3b,3cごとに、ベース基板1から所定の高さまたは半導体チップ3a,3b,3cから所定の高さのうち少なくとも一方を調節して塗布するようにした。
Therefore, in the semiconductor device manufacturing method described above, the
これにより、半導体装置の製造過程において生じた半導体チップ3a,3b,3cに段差が生じても、それぞれの半導体チップ3a,3b,3cに接合材4a,4b,4cを塗布することができ、この際、接合材4a,4b,4cの高さを調節して、ベース基板1から接合材4a,4b,4cの頂点までの高さを等しくすることができる。このため、この後に、高さが等しい導電ポスト6a,6b,6cが形成されたプリント基板5を、当該導電ポスト6a,6b,6cの高さを変更しないで、容易に設置することができ、半導体装置を製造することができるようになる。また、このように接合材4a,4b,4cの頂点までの高さが揃っているために、プリント基板5は、導電ポスト6a,6b,6cを設けずに直接接合材4a,4b,4cに接合させることも可能である。
Thereby, even if a step is generated in the
さらには、このように高さが異なる半導体チップ3a,3b,3cの搭載が可能となることから、半導体チップ3a,3b,3cはその高さに制限されずに、所望の機能を備えた半導体チップ3a,3b,3cを自由に選択して搭載することが可能となる。
Furthermore, since the
[第2の実施の形態]
第2の実施の形態では、第1の実施の形態の半導体装置の製造方法及び半導体装置について、高さが異なる半導体チップの上面の高さを揃える場合を具体的に説明する。
[Second Embodiment]
In the second embodiment, the method for manufacturing the semiconductor device and the semiconductor device of the first embodiment will be specifically described in the case where the heights of the upper surfaces of the semiconductor chips having different heights are aligned.
まず、半導体装置100について図2を用いて説明する。
図2は、第2の実施の形態に係る半導体装置を示す図である。
なお、図2では、半導体装置100の断面図を表している。
First, the
FIG. 2 is a diagram illustrating a semiconductor device according to the second embodiment.
In FIG. 2, a cross-sectional view of the
一例として半導体パワーモジュールが挙げられる半導体装置100は、絶縁基板101に放熱板102a,102b及び回路パターン103a,103bが形成されたDCB基板104と、DCB基板104上に接合層105a,105bにより接合された高さの異なる半導体チップ106a,106bとを備える。なお、半導体チップ106a,106bは、IGBT(Insulating Gate Bipolar Transistor)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等のスイッチング素子、または、フリーホイーリングダイオード(FWD)等を適用することができる。また、これらの半導体チップ106a,106bは、シリコン基板、あるいは、炭化ケイ素(SiC)基板や窒化ガリウム(GaN)基板等の基板上に形成したものを用いることができる。接合層105a,105bは、例えば、後述する接合層108a,108bと同様に金属粒子を含む接合材が焼結して形成される。
As an example, a
半導体装置100は、プリント基板109に設けられた導電ポスト110a,110bが、半導体チップ106a,106b上に形成された上部電極107a,107b上に金属粒子から構成された接合層108a,108bを介して接合されている。なお、プリント基板109は、その少なくとも一方の面には導体パターン(図示を省略)が形成されている。導電ポスト110a,110bは、プリント基板109に形成されているスルーホールに設けられ、導体パターンと電気的に接続されている。
In the
また、半導体装置100は、プリント基板109に形成されている外部導出端子111a,111bが回路パターン103a,103bにそれぞれ固着されている。
半導体装置100は、このような構成が図2に示すように封止樹脂112で封止されることで、構成されている。
In the
The
次に、このような半導体装置100の製造方法について図3、図4及び図5を用いて説明する。
図3、図4及び図5は、第2の実施の形態に係る半導体装置の製造方法を示す図である。
Next, a method for manufacturing such a
3, 4 and 5 are views showing a method of manufacturing the semiconductor device according to the second embodiment.
なお、図3(A)〜図5は半導体装置100の各製造工程を時系列的にそれぞれ表している。
まず、DCB基板104を用意するとともに、DCB基板104に対してディスペンサ装置Xをセットする。ディスペンサ装置Xは、接合材を吐出する吐出口の径等に応じた、吐出量、吐出圧力等の吐出条件に基づき、DCB基板104の所望の位置に、所望の厚さの接合材を吐出して塗布することができる。例えば、10kPa〜1000kPaの吐出圧力により吐出して塗布する。また、50μm〜1000μmの厚さとなるように接合材を塗布する。また、ディスペンサ装置Xから吐出される接合材は、直径が数nm〜数100nm程度の極めて微細な、例えば、金(Au)、銀、銅、鉛(Pb)、白金(Pt)等の金属粒子(図示を省略)と、個々の粒子の表面を保護する有機被膜(表面保護膜)(図示を省略)と、接合材の取り扱いを容易とするための揮発性のバインダー材から構成される。
3A to 5 show each manufacturing process of the
First, the
このようなディスペンサ装置Xを用いて、DCB基板104の回路パターン103aの半導体チップ106aの搭載領域に、DCB基板104から所定の高さである、接合材105a1を吐出により塗布する。
Using such a dispenser device X, a bonding material 105a1 having a predetermined height is applied from the
同様にして、ディスペンサ装置Xを用いて、DCB基板104の回路パターン103bの半導体チップ106bの搭載領域に、DCB基板104から所定の高さである、接合材105b1を吐出によりそれぞれ塗布する(図3(A))。
Similarly, using the dispenser device X, the bonding material 105b1 having a predetermined height from the
再び、ディスペンサ装置Xを用いて、塗布した接合材105b1上に接合材105b2を吐出して塗布することで積層する(図3(B))。
さらに、ディスペンサ装置Xを用いて、接合材105b2上に接合材105b3を吐出して、DCB基板104から接合材の高さを高くする(図4(A))。
Again, using the dispenser device X, the bonding material 105b2 is ejected and applied onto the applied bonding material 105b1 for lamination (FIG. 3B).
Further, using the dispenser device X, the bonding material 105b3 is discharged onto the bonding material 105b2, and the height of the bonding material is increased from the DCB substrate 104 (FIG. 4A).
なお、接合材105a1,105b1〜105b3の高さは、後から接合材105a1,105b1〜105b3を焼結して形成される接合層105a,105bが所望の高さになるように予め考慮されたものである。
The heights of the bonding materials 105a1, 105b1 to 105b3 are previously considered so that the
このようにして接合材105a1,105b1〜105b3を塗布した後、加熱により雰囲気温度を200度〜250度に高める。これにより、接合材105a1,105b1〜105b3に含まれるバインダー材が揮発して、表面保護膜が加熱分解し、金属粒子の表面が露出し、露出した金属粒子が凝集する。このようにして雰囲気温度を上昇させるとともに、金属粒子が凝集した接合材105a1,105b1〜105b3に、半導体チップ106a,106bを搭載して押圧する。
Thus, after apply | coating joining material 105a1, 105b1-105b3, atmospheric temperature is raised to 200 degreeC-250 degree | times by heating. Thereby, the binder material contained in the bonding materials 105a1, 105b1 to 105b3 is volatilized, the surface protective film is thermally decomposed, the surfaces of the metal particles are exposed, and the exposed metal particles are aggregated. In this way, the ambient temperature is raised, and the
半導体チップ106a,106bで接合材105a1,105b1〜105b3の金属粒子を押圧すると、圧力を受けた金属粒子は焼結して、強固な接合層105a,105bが形成される。このようにして、半導体チップ106a,106bを、図4(B)に示すように、接合層105a,105bを介してDCB基板104に接合させることができる。
When the metal particles of the bonding materials 105a1, 105b1 to 105b3 are pressed by the
このようにして上面の高さが揃った半導体チップ106a,106bの上部電極107a,107bに、ディスペンサ装置Xにより、図5に示すように、半導体チップ106a,106bからの高さが等しい接合材108a1,108b1を吐出してそれぞれ塗布する。
As shown in FIG. 5, the
次いで、導電ポスト110a,110bが形成されたプリント基板109を接合材108a1,108b1を介して半導体チップ106a,106b上に載置する。この際、上記と同様に、加熱することでバインダー材を揮発させた接合材108a1,108b1に対して導電ポスト110a,110bを押圧し、接合材108a1,108b1が焼結して接合層108a,108bが形成される。導電ポスト110a,110bは接合層108a,108bを介して半導体チップ106a,106bの上部電極107a,107bに接合される。
Next, the printed
ここで、外部導出端子111a,111bは、プリント基板109を半導体チップ106a,106bに載置する前に、DCB基板104の回路パターン103a,103bに固着している。
Here, the external lead-out
このような構成を封止樹脂112で封止することにより、図2に示す半導体装置100を製造することができる。
上記の半導体装置100の製造方法では、DCB基板104上の半導体チップ106a,106bの搭載領域に、DCB基板104に半導体チップ106a,106bが接合されると、半導体チップ106a,106bの上面が揃うような高さとなるように、接合材105a1,105b1〜105b3を吐出によりそれぞれ塗布する。さらに、DCB基板104に接合した半導体チップ106a,106b上に、半導体チップ106a,106bからの高さが等しい接合材108a1,108b1を吐出して塗布する。
By sealing such a structure with the sealing
In the manufacturing method of the
これにより、半導体装置100の製造過程において半導体チップ106a,106bに段差が生じても、それぞれの半導体チップ106a,106bに接合材105a1,105b1〜105b3を塗布することができ、この際、接合材105a1,105b1〜105b3の高さが等しくなるように調節することができる。このため、高さが等しい導電ポスト110a,110bが形成されたプリント基板109を、当該導電ポスト110a,110bの高さを変更しないで、容易に設置することができ、半導体装置100を製造することができるようになる。
As a result, even if there is a step in the
また、このように高さが異なる半導体チップ106a,106bの搭載が可能となることから、半導体チップ106a,106bはその高さに制限されずに、所望の機能を備えた半導体チップ106a,106bを自由に選択して搭載することが可能となる。
Since the
さらに、上記の半導体装置100の製造方法では、接合材105a1,105b1〜105b3から形成される、半導体チップ106a,106bとDCB基板104と接合する接合層105a,105bの高さを自由に制御することができる。このため、半導体チップ106a,106bの放熱性を向上させる場合、または、半導体チップ106a,106bとDCB基板104との抵抗を低下させる場合等の目的に応じて、接合層105a,105bの厚さを制御することができる。
Furthermore, in the manufacturing method of the
[第3の実施の形態]
第3の実施の形態では、第1の実施の形態の半導体装置の製造方法及び半導体装置について、高さが異なる半導体チップの下面の高さを揃える場合を具体的に説明する。
[Third Embodiment]
In the third embodiment, the method for manufacturing the semiconductor device and the semiconductor device of the first embodiment will be specifically described in the case where the heights of the lower surfaces of semiconductor chips having different heights are aligned.
まず、半導体装置200について図6を用いて説明する。
図6は、第3の実施の形態に係る半導体装置を示す図である。
なお、図6では、半導体装置200の断面図を表している。
First, the
FIG. 6 shows a semiconductor device according to the third embodiment.
Note that FIG. 6 illustrates a cross-sectional view of the
半導体装置200は、第2の実施の形態における半導体装置100において、DCB基板104に接合層205bを介して半導体チップ106bが接合されて、半導体チップ106a,106bの図6中下面が揃っている。さらに、半導体チップ106b上に接合層108aよりも厚い(高い)接合層208bが形成されて、DCB基板104から接合層108a,208bの上部までの高さが揃っている。
In the
次に、このような半導体装置200の製造方法について図7を用いて説明する。
まず、第2の実施の形態と同様に、DCB基板104を用意するとともに、DCB基板104に対してディスペンサ装置Xをセットする。DCB基板104の半導体チップ106a,106bが搭載される回路パターン103a,103bに、DCB基板104に半導体チップ106a,106bが接合すると、半導体チップ106a,106bの下面の高さが揃うように、ディスペンサ装置Xにより接合材(図示を省略)を吐出して塗布する。
Next, a method for manufacturing such a
First, as in the second embodiment, the
このようにしてDCB基板104に対して接合材を塗布した後、加熱により雰囲気温度を高め、接合材に含まれるバインダー材を揮発させて、表面保護膜から金属粒子が露出する。バインダー材の揮発後、さらに加熱して所定の温度まで上昇させるとともに、半導体チップ106a,106bを載置して押圧する。
Thus, after apply | coating a joining material with respect to the DCB board |
半導体チップ106a,106bで接合材の金属粒子を押圧すると、圧力を受けた金属粒子は焼結して、強固な接合層105a,205bが形成される。このようにして、半導体チップ106a,106bを、図7(A)に示すように、半導体チップ106a,106bの下面が揃った状態で、接合層105a,205bを介してDCB基板104に接合させることができる。
When the metal particles of the bonding material are pressed by the
再び、ディスペンサ装置Xを用いて、DCB基板104に接合した半導体チップ106a,106bに接合材108a1,208b1を吐出して塗布する。さらに、接合材208b1には、接合材208b2,208b3を続けて吐出して塗布して、図7(B)に示すように、DCB基板104から接合材108a1,208b3の頂点までの高さを等しくする。
Again, using the dispenser device X, the bonding materials 108a1 and 208b1 are discharged and applied to the
次いで、導電ポスト110a,110bが形成されたプリント基板109を設置する。この際、上記と同様に、加熱することでバインダー材を揮発させた接合材108a1,208b1〜208b3に対して半導体チップ106a,106bを押圧し、接合材108a1,208b1〜208b3が焼結して接合層108a,208bが形成される。なお、既述の通り、外部導出端子111a,111bは、DCB基板104の回路パターン103a,103bに固着している。
Next, the printed
このような構成を封止樹脂112で封止することにより、図6に示す半導体装置200を製造することができる。
また、第3の実施の形態では、導電ポスト110a,110bが形成されていないプリント基板を用いることも可能である。このような半導体装置300について図8を用いて説明する。
By sealing such a structure with the sealing
In the third embodiment, it is also possible to use a printed circuit board on which the
図8は、第3の実施の形態に係る別の半導体装置を示す図である。
半導体装置300は、半導体装置200において、プリント基板309に導電ポスト110a,110bが形成されておらず、プリント基板309の導体パターン(図示を省略)と接合層108b,308bとが直接接合している。
FIG. 8 is a diagram illustrating another semiconductor device according to the third embodiment.
In the
次に、このような半導体装置300の製造方法について図9を用いて説明する。
図9は、第3の実施の形態に係る別の半導体装置の製造方法を示す図である。
上記の説明の通り、半導体チップ106a,106bをそれぞれの下面が揃った状態で、接合層105a,205bを介してDCB基板104に接合させて(図7(A))、半導体チップ106a,106bに接合材108a1,208b1〜208b3を塗布する(図7(B))。
Next, a method for manufacturing such a
FIG. 9 is a diagram illustrating another method of manufacturing a semiconductor device according to the third embodiment.
As described above, the
次いで、加熱して、バインダー材を揮発させて接合材108a1,208b1〜208b3から金属粒子を露出させる。バインダー材の揮発後、さらに加熱して所定の温度まで上昇させるとともに金属粒子が露出した接合材108a1,208b1〜208b3に、図9に示すように、プリント基板309を搭載して押圧する。
Next, the binder material is volatilized by heating to expose the metal particles from the bonding materials 108a1, 208b1 to 208b3. After volatilization of the binder material, as shown in FIG. 9, a printed
この際、プリント基板309は、半導体装置200の導電ポスト110a,110bよりも広い面積で接合材108a1,208b1〜208b3を図9中下方に押圧する。
したがって、接合材108a1,208b1〜208b3は導電ポスト110a,110bの場合よりも、受ける圧力の面積が大きくなり、図8に示すような、接合層108a,308bが形成される。プリント基板309は、当該接合層108a,308bを介して半導体チップ106a,106bと接合し、封止樹脂112で封止されて、半導体装置300が製造される。
At this time, the printed
Therefore, the bonding materials 108a1, 208b1 to 208b3 have a larger pressure area than the
上記の半導体装置200,300の製造方法では、DCB基板104上の半導体チップ106a,106bの搭載領域に、DCB基板104に半導体チップ106a,106bが接合されると、半導体チップ106a,106bの下面が揃うような高さとなるように、接合材を吐出によりそれぞれ塗布する。さらに、DCB基板104に接合した半導体チップ106a,106b上に、DCB基板104からの高さが等しい接合材108a1,208b1〜208b3を吐出して塗布する。
In the manufacturing method of the
これにより、半導体装置200,300の製造過程において半導体チップ106a,106bに段差が生じても、それぞれの半導体チップ106a,106bに接合材108a1,208b1〜208b3を塗布することができ、この際、DCB基板104から接合材108a1,208b1〜208b3の頂点の高さが等しくなるように調節することができる。
As a result, even if there is a step in the
このため、高さが等しい導電ポスト110a,110bが形成されたプリント基板109を、当該導電ポスト110a,110bの高さを変更しないで、容易に設置することができ、半導体装置200を製造することができるようになる(図6)。
Therefore, the printed
また、導電ポスト110a,110bが形成されていないプリント基板309を、半導体チップ106a,106bと直接接合することで、容易に設置することができ、半導体装置300を製造することができるようになる(図8)。
Further, by directly bonding the printed
また、このように高さが異なる半導体チップ106a,106bの搭載が可能となることから、半導体チップ106a,106bはその高さに制限されずに、所望の機能を備えた半導体チップ106a,106bを自由に選択して搭載することが可能となる。
Since the
さらに、上記の半導体装置200,300の製造方法では、DCB基板104上に対する吐出する接合材の高さに応じて、半導体チップ106a,106bとDCB基板104と接合する接合層105a,205bの高さを自由に制御することができる。このため、半導体チップ106a,106bの放熱性を向上させる場合、または、半導体チップ106a,106bとDCB基板104との抵抗を低下させる場合等の目的に応じて、接合層105a,205bの厚さを制御することができる。
Furthermore, in the manufacturing method of the
[第4の実施の形態]
第4の実施の形態では、高さの異なる半導体チップに、高さの異なる導電ポストを接合させた半導体装置について説明する。
[Fourth Embodiment]
In the fourth embodiment, a semiconductor device in which conductive posts having different heights are joined to semiconductor chips having different heights will be described.
このような半導体装置400について図10を用いて説明する。
図10は、第4の実施の形態に係る半導体装置を示す図である。
半導体装置400は、半導体装置200,300において、プリント基板409に高さの異なる導電ポスト410a,410bが形成されている。当該導電ポスト410a,410bが接合層108a,408bを介して半導体チップ106a,106bに接合している。
Such a
FIG. 10 is a diagram illustrating a semiconductor device according to the fourth embodiment.
In the
次に、このような半導体装置400の製造方法について図7並びに図11を用いて説明する。
図11は、第4の実施の形態に係る半導体装置の製造方法を示す図である。
Next, a method for manufacturing such a
FIG. 11 is a diagram illustrating the method of manufacturing the semiconductor device according to the fourth embodiment.
第3の実施の形態と同様にして、半導体チップ106a,106bをそれぞれの下面が揃った状態で、接合層105a,205bを介してDCB基板104に接合させる(図7(A))。
Similarly to the third embodiment, the
次いで、このように段差が生じた半導体チップ106a,106bに、図11に示すように、接合材108a1,408b1を、後に導電ポスト410a,410bを接合した際にDCB基板104から導電ポスト410a,410bまでの高さが同じになるように吐出して塗布する。なお、DCB基板104から、塗布された接合材108a1,408b1の頂点までの高さは異なったままである。
Next, as shown in FIG. 11, the
次いで、加熱して、バインダー材を揮発させた接合材108a1,408b1から金属粒子が露出する。
さらに加熱して所定の温度まで上昇させるとともに、長さが異なる導電ポスト410a,410bが形成されたプリント基板409の当該導電ポスト410a,410bで、金属粒子が露出した段差がある接合材108a1,408b1を図10中下方に押圧する。なお、導電ポスト410a,410bの長さは、導電ポスト410a,410bが、高さの異なる半導体チップ106a,106bと接合した際に、DCB基板104に対してプリント基板409が水平となるように予め調整しておく。
Next, the metal particles are exposed from the bonding materials 108a1 and 408b1 in which the binder material is volatilized by heating.
The heating material is further heated to a predetermined temperature, and the bonding material 108a1, 408b1 having a step where the metal particles are exposed at the
接合材108a1,408b1は、導電ポスト410a,410bに押圧されると、焼結して、接合層108a,408bとなり、導電ポスト410a,410bは、接合層108a,408bを介して半導体チップ106a,106bに接合する。
When the bonding materials 108a1 and 408b1 are pressed against the
このような構成を封止樹脂112で封止することにより、図10に示す半導体装置400を製造することができる。
上記の半導体装置400の製造方法では、DCB基板104上の高さが異なる半導体チップ106a,106bに対して、半導体チップ106a,106bの段差を補うべく長さに予め調整した、プリント基板409に形成された導電ポスト410a,410bを接合するようにした。
By sealing such a structure with the sealing
In the manufacturing method of the
これにより、半導体装置400の製造過程において生じる半導体チップ106a,106bの段差に関わらず、プリント基板409を、容易に設置することができるようになる。
As a result, the printed
1 ベース基板
2a,2b,2c,4a,4b,4c 接合材
2a1,2b1,2c1,4a1,4b1,4c1 接合層
3a,3b,3c 半導体チップ
5 プリント基板
6a,6b,6c 導電ポスト
DESCRIPTION OF
Claims (5)
ベース基板上の前記複数の半導体チップの搭載領域に、金属粒子を含む第1の接合材を吐出により、前記複数の半導体チップが接合されると前記ベース基板から第1の高さとなるようにそれぞれ塗布する工程と、
前記ベース基板に前記第1の接合材を介してそれぞれ搭載した前記半導体チップ上に、金属粒子を含む第2の接合材を吐出により前記半導体チップから第2の高さとなるようにそれぞれ塗布する工程と、
を有し、
前記ベース基板から前記第2の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第1の高さまたは前記第2の高さのうち少なくとも一方を調節して塗布することを特徴とする半導体装置の製造方法。 In a manufacturing method of a semiconductor device including a plurality of semiconductor chips having different heights,
When the plurality of semiconductor chips are bonded to each other by discharging the first bonding material containing metal particles to the mounting region of the plurality of semiconductor chips on the base substrate, the first height from the base substrate is set. Applying step;
A step of applying a second bonding material containing metal particles to the second height from the semiconductor chip by discharging onto the semiconductor chip mounted on the base substrate via the first bonding material, respectively. When,
Have
Adjusting at least one of the first height and the second height for each semiconductor chip so that all the heights from the base substrate to the top of the second bonding material are equal. A method of manufacturing a semiconductor device, characterized by applying.
ことを特徴とする請求項1記載の半導体装置の製造方法。 Applying the first bonding material so that the first heights are all equal.
The method of manufacturing a semiconductor device according to claim 1.
ことを特徴とする請求項1記載の半導体装置の製造方法。 The first height of the first bonding material is adjusted so that all the heights from the base substrate to the main surface of the semiconductor chip mounted on the first bonding material are equal. Apply,
The method of manufacturing a semiconductor device according to claim 1.
前記ベース基板上の所定の搭載領域に、金属粒子を含む第1の接合材が焼結して、前記ベース基板から第1の高さである接合層を介してそれぞれ接合した高さの異なる複数の半導体チップと、
前記複数の半導体チップ上に、前記半導体チップから第2の高さとなるようにそれぞれ塗布された金属粒子を含む第2の接合材と、
を有し、
前記ベース基板から前記第2の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第1の高さまたは前記第2の高さのうち少なくとも一方を調節して塗布されていることを特徴とする半導体装置。 A base substrate;
A plurality of different heights obtained by sintering a first bonding material containing metal particles in a predetermined mounting region on the base substrate and bonding the first bonding material from the base substrate via a bonding layer having a first height. Semiconductor chip,
A second bonding material including metal particles applied on the plurality of semiconductor chips so as to have a second height from the semiconductor chip;
Have
Adjusting at least one of the first height and the second height for each semiconductor chip so that all the heights from the base substrate to the top of the second bonding material are equal. A semiconductor device which is coated.
ベース基板上に前記複数の半導体チップを設置する工程と、
複数の導電ポストが形成されたプリント基板を、前記複数の半導体チップ上に前記導電ポストを接合して設置する工程と、
を有し、
前記複数の導電ポストは、前記複数の導電ポストを前記複数の半導体チップ上に接合すると前記ベース基板と前記プリント基板とが平行になる高さである、
ことを特徴とする半導体装置の製造方法。 In a manufacturing method of a semiconductor device including a plurality of semiconductor chips having different heights,
Installing the plurality of semiconductor chips on a base substrate;
A step of installing a printed circuit board on which a plurality of conductive posts are formed by bonding the conductive posts on the plurality of semiconductor chips; and
Have
The plurality of conductive posts have a height at which the base substrate and the printed circuit board are parallel when the plurality of conductive posts are bonded onto the plurality of semiconductor chips.
A method for manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012157688A JP5920077B2 (en) | 2012-07-13 | 2012-07-13 | Semiconductor device manufacturing method and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012157688A JP5920077B2 (en) | 2012-07-13 | 2012-07-13 | Semiconductor device manufacturing method and semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014022453A JP2014022453A (en) | 2014-02-03 |
JP5920077B2 true JP5920077B2 (en) | 2016-05-18 |
Family
ID=50197036
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012157688A Expired - Fee Related JP5920077B2 (en) | 2012-07-13 | 2012-07-13 | Semiconductor device manufacturing method and semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5920077B2 (en) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6311407B2 (en) * | 2014-03-31 | 2018-04-18 | 日本電気株式会社 | Module parts and manufacturing method thereof |
JPWO2016158020A1 (en) * | 2015-04-01 | 2017-07-27 | 富士電機株式会社 | Semiconductor module |
US9603283B1 (en) * | 2015-10-09 | 2017-03-21 | Raytheon Company | Electronic module with free-formed self-supported vertical interconnects |
CN109073723B (en) * | 2016-04-21 | 2021-08-24 | 皇家飞利浦有限公司 | Modifying MRI pulse sequence parameters using a historical database |
CN110235243B (en) * | 2017-01-30 | 2023-07-18 | 三菱电机株式会社 | Method for manufacturing power semiconductor device and power semiconductor device |
US11353527B2 (en) | 2019-07-19 | 2022-06-07 | Shanghai United Imaging Healthcare Co., Ltd. | Systems and methods for waveform determination in magnetic resonance imaging |
CN110488210B (en) * | 2019-07-19 | 2021-09-17 | 上海联影医疗科技股份有限公司 | Scanning method for magnetic resonance system, computer device and storage medium |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3573135B2 (en) * | 2002-03-01 | 2004-10-06 | 日本電気株式会社 | Assembly method of multi-chip module |
JP2009076562A (en) * | 2007-09-19 | 2009-04-09 | Nec Corp | Electronic device and electrode connecting method |
JP4958735B2 (en) * | 2007-11-01 | 2012-06-20 | 株式会社日立製作所 | Power semiconductor module manufacturing method, power semiconductor module manufacturing apparatus, power semiconductor module, and joining method |
-
2012
- 2012-07-13 JP JP2012157688A patent/JP5920077B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2014022453A (en) | 2014-02-03 |
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