JP2014022453A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置 Download PDF

Info

Publication number
JP2014022453A
JP2014022453A JP2012157688A JP2012157688A JP2014022453A JP 2014022453 A JP2014022453 A JP 2014022453A JP 2012157688 A JP2012157688 A JP 2012157688A JP 2012157688 A JP2012157688 A JP 2012157688A JP 2014022453 A JP2014022453 A JP 2014022453A
Authority
JP
Japan
Prior art keywords
semiconductor chips
bonding
semiconductor device
semiconductor
base substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012157688A
Other languages
English (en)
Other versions
JP5920077B2 (ja
Inventor
Yasuto Kinoshita
慶人 木下
Shinji Tada
慎司 多田
Eiji Mochizuki
英司 望月
Tatsuo Nishizawa
龍男 西澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012157688A priority Critical patent/JP5920077B2/ja
Publication of JP2014022453A publication Critical patent/JP2014022453A/ja
Application granted granted Critical
Publication of JP5920077B2 publication Critical patent/JP5920077B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】段差に関わらず接合材を塗布することができる。
【解決手段】半導体装置の製造方法では、ベース基板１上の半導体チップ３ａ，３ｂ，３ｃの搭載領域に、金属粒子を含む接合材２ａ，２ｂ，２ｃを吐出により半導体チップ３ａ，３ｂ，３ｃが接合されるとベース基板１から所定の高さとなるようにそれぞれ塗布する。さらに、ベース基板１に接合材２ａ，２ｂ，２ｃを介してそれぞれ搭載した半導体チップ３ａ，３ｂ，３ｃ上に、金属粒子を含む接合材４ａ，４ｂ，４ｃを吐出により半導体チップ３ａ，３ｂ，３ｃから所定の高さとなるようにそれぞれ塗布する。接合材２ａ，２ｂ，２ｃ及び接合材４ａ，４ｂ，４ｃは、ベース基板１から接合材４ａ，４ｂ，４ｃの頂点までの高さが全て等しくなるように、半導体チップ３ａ，３ｂ，３ｃごとに、ベース基板１から所定の高さまたは半導体チップ３ａ，３ｂ，３ｃから所定の高さのうち少なくとも一方を調節して塗布する。
【選択図】図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。
半導体パワーモジュールは、半導体チップを、回路パターンが形成されたベース基板に接合し、半導体チップ表面の電気配線は、プリント基板に設けられた導電ポストと接合し、これらが封止樹脂により封止されて構成される。ベース基板の回路パターンと半導体チップとを接合するための接合材としては、半田（例えば、特許文献１，２，３）、有機物で被覆した金属粒子（例えば、特許文献４）が利用されている。
半導体チップとベース基板との接合に半田のペーストを利用する場合には、ベース基板に印刷用マスクを介して充填したペーストをスキージによりコーティングし、印刷用マスクを取り除くことで、ベース基板の回路パターンの所定位置にペーストが転写され、塗布することができる。半導体チップを、塗布されたペーストを介してベース基板に搭載することができる（例えば、特許文献５参照）。
特開２０００−２７７６５１号公報 特開２００４−０３９９２９号公報 特開２００９−０６４８５２号公報 特開２００９−２１８６２４号公報 特開２０１１−１３５１０２号公報
しかし、上記のような印刷用マスクを利用してペーストをスキージする方法では、以下のような問題があった。即ち、ベース基板上に、高さの異なる半導体チップを搭載して、各半導体チップ上にペーストを塗布する場合に、各半導体チップ間には段差が生じてしまう。上記印刷用マスクは場所によってペーストの厚さを作り分けることができないために、高さの異なる半導体チップ上にペーストをそれぞれ塗布することは難しいという問題点があった。
本発明は、このような点に鑑みてなされたものであり、段差に関わらず接合材を塗布することができる半導体装置の製造方法と、段差に関わらず接合材が塗布された半導体装置とを提供することを目的とする。
上記課題を解決するために、高さの異なる複数の半導体チップを備える半導体装置の製造方法において、ベース基板上の前記複数の半導体チップの搭載領域に、金属粒子を含む第１の接合材を吐出により、前記複数の半導体チップが接合されると前記ベース基板から第１の高さとなるようにそれぞれ塗布する工程と、前記ベース基板に前記第１の接合材を介してそれぞれ搭載した前記半導体チップ上に、金属粒子を含む第２の接合材を吐出により前記半導体チップから第２の高さとなるようにそれぞれ塗布する工程と、を有し、前記ベース基板から前記第２の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第１の高さまたは前記第２の高さのうち少なくとも一方を調節して塗布することを特徴とする半導体装置の製造方法が提供される。
上記課題を解決するために、このような半導体装置の製造方法で製造された半導体装置が提供される。
また、上記課題を解決するために、高さの異なる複数の半導体チップを備える半導体装置の製造方法において、ベース基板上に前記複数の半導体チップを設置する工程と、複数の導電ポストが形成されたプリント基板を、前記複数の半導体チップ上に前記導電ポストを接合して設置する工程と、を有し、前記複数の導電ポストは、前記複数の導電ポストを前記複数の半導体チップ上に接合すると前記ベース基板と前記プリント基板とが平行になる高さである、ことを特徴とする半導体装置の製造方法が提供される。
このような半導体装置の製造方法及び半導体装置によれば、半導体装置に高さが異なる半導体チップを搭載させることができる。
第１の実施の形態に係る半導体装置の製造方法を説明するための図である。 第２の実施の形態に係る半導体装置を示す図である。 第２の実施の形態に係る半導体装置の製造方法を示す図（その１）である。 第２の実施の形態に係る半導体装置の製造方法を示す図（その２）である。 第２の実施の形態に係る半導体装置の製造方法を示す図（その３）である。 第３の実施の形態に係る半導体装置を示す図である。 第３の実施の形態に係る半導体装置の製造方法を示す図である。 第３の実施の形態に係る別の半導体装置を示す図である。 第３の実施の形態に係る別の半導体装置の製造方法を示す図である。 第４の実施の形態に係る半導体装置を示す図である。 第４の実施の形態に係る半導体装置の製造方法を示す図である。
以下、実施の形態について図面を参照して説明する。
［第１の実施の形態］
第１の実施の形態では、高さの異なる複数の半導体チップを備える半導体装置の製造方法について、図１を用いて説明する。
図１は、第１の実施の形態に係る半導体装置の製造方法を説明するための図である。
まず、図１（Ａ）に示すように、ベース基板１上の、複数の半導体チップの搭載領域に、金属粒子を含む接合材２ａを、吐出により半導体チップが接合されるとベース基板１から所定の高さ（例えば、高さｈ１）になるようにそれぞれ塗布する。
なお、ベース基板１は、例えば、絶縁基板と、当該絶縁基板に形成された放熱板及び回路パターンとを備えるＤＣＢ（Direct Copper Bonding）基板を適用することができる。接合材２ａは、例えば、揮発性のバインダー材中に金属粒子を分散させて、金属粒子の表面を当該揮発性のバインダー材で被覆したペースト状のものを適用することができる。なお、金属粒子は、例えば、銅（Ｃｕ）、銀（Ａｇ）等を適用することができる。揮発性のバインダー材は、例えば、カルボン酸類、アルコール類、アミン類のうち少なくとも１種からなる有機物を適用することができる。このような接合材２ａは、加熱されるとバインダー材が揮発し、金属粒子が凝縮し、凝縮した金属粒子は加圧されると焼結して接合層を構成する。また、接合材２ａの吐出には、例えば、ディスペンサ装置Ｘが用いられる。ディスペンサ装置Ｘは、接合材２ａが吐出される吐出口の径等に基づく吐出量、吐出圧力等の吐出条件を制御して接合材２ａを吐出することができる。また、ディスペンサ装置Ｘは、所望の位置に、接合材２ａを塗布することができる。なお、後述する接合材２ｂ，２ｃ，４ａ，４ｂ，４ｃも接合材２ａと同様の材料で構成され、また、ディスペンサ装置Ｘにより同様に塗布される。
半導体チップ３ａ，３ｂ，３ｃの接合面の面積と所望の接合層の厚さから、必要な接合材２ａ，２ｂ，２ｃの体積を算出し、ディスペンサ装置Ｘからの吐出量を決定する。上記の吐出量は、所望の体積に応じ、滴下する場所ごとに、接合材２ａ，２ｂ，２ｃの一滴の量を変更してもよい。ディスペンサ装置Ｘから吐出する接合材２ａ，２ｂ，２ｃの一滴の量（体積）を変更せずに、所望の吐出量に応じて複数回吐出するようにしてもよい。また、一箇所に塗布するのではなく、接合面に対して均等に配置するように、滴下箇所を移動させながら塗布する。
図１（Ｂ）に示すように、所望の吐出量（接合材２ａ，２ｂ，２ｃの体積）となるまで、複数回に分けて分散させて塗布することにより、隣接する接合材間の隙間を小さくすることができ、加熱・加圧して接合層を形成した際に、密な接合層を得ることができる。また、接合材２ａ，２ｂ，２ｃの一滴の体積を小さくすることにより、半導体チップ３ａ，３ｂ，３ｃの外周形状により近づけて接合材を塗布することができる。
このようにしてベース基板１上に塗布した接合材２ａ，２ｂ，２ｃを加熱して、接合材２ａ，２ｂ，２ｃ上に半導体チップ３ａ，３ｂ，３ｃをそれぞれ押圧する。そして、接合材２ａ，２ｂ，２ｃが焼結した接合層２ａ１，２ｂ１，２ｃ１が形成されて、図１（Ｃ）に示すように、半導体チップ３ａ，３ｂ，３ｃは当該接合層２ａ１，２ｂ１，２ｃ１を介してベース基板１と接合する。この際、接合層２ａ１，２ｂ１，２ｃ１は高さｈ１となっている。半導体チップ３ａ，３ｂ，３ｃの高さ（厚さ）は、例えば、図１（Ｃ）のように、Ｔ１，Ｔ２，Ｔ３であり、それぞれ高さが異なるために、段差が生じている。
次いで、ベース基板１に接合層２ａ１，２ｂ１，２ｃ１を介してそれぞれ接合した半導体チップ３ａ，３ｂ，３ｃ上に、金属粒子を含む接合材４ａ，４ｂ，４ｃを上記と同様にディスペンサ装置Ｘの吐出により塗布する。この際、半導体チップ３ａ，３ｂ，３ｃからの高さを、例えば、図１（Ｃ）に示すように、高さｈ２，ｈ３，ｈ４となるようにそれぞれ塗布する。これにより、ベース基板１から接合材４ａ，４ｂ，４ｃの頂点までの高さが全て高さＨに揃うようになる。
ここで、図１（Ｃ）に示すように、最も高い（厚い）半導体チップ３ｃに対しては接合材４ｃの塗布段数（階層数）を少なく（例えば、１段）、半導体チップ３ｃより薄い半導体チップ３ａに対しては接合材４ａの塗布段数（階層数）を増やし（例えば、２段）、最も低い（薄い）半導体チップ３ｂに対しては接合材４ｂの塗布段数（階層数）をさらに増やす（例えば、３段）ようにすることで、ベース基板１から接合材４ａ，４ｂ，４ｃの頂点までの高さを全て高さＨに揃えることができる。
また、接合材４ａ，４ｂの塗布段数（階層数）を増やす際に、塗布された下層の接合材の谷となる部分にも接合材４ａ，４ｂを塗布すれば、塗布段数を増やして、接合材４ａ，４ｂを積み重ねた際の安定性が増す。
このようにベース基板１に高さが異なる半導体チップ３ａ，３ｂ，３ｃを搭載することで段差が生じても、吐出により接合材２ａ，２ｂ，２ｃ及び接合材４ａ，４ｂ，４ｃの高さを調節して塗布することにより、ベース基板１から接合材４ａ，４ｂ，４ｃの高さを等しくすることができるようになる。
これにより、この後、例えば、図１（Ｄ）に示すように、プリント基板５に形成された高さ（長さ）が揃った導電ポスト６ａ，６ｂ，６ｃで接合材４ａ，４ｂ，４ｃを押圧することができる。導電ポスト６ａ，６ｂ，６ｃは高さ（長さ）が揃っていることから、同じ圧力で接合材４ａ，４ｂ，４ｃを押圧することが可能となる。
なお、図示を省略するものの、このように接合材４ａ，４ｂ，４ｃの高さが揃っているために、プリント基板５は、導電ポスト６ａ，６ｂ，６ｃを設けずに直接接合材４ａ，４ｂ，４ｃに接合させることも可能である。
導電ポスト６ａ，６ｂ，６ｃにより押圧された接合材４ａ，４ｂ，４ｃは、ベース基板１に対する半導体チップ３ａ，３ｂ，３ｃの接合と同様に、焼結して、接合層４ａ１，４ｂ１，４ｃ１を形成する。形成された接合層４ａ１，４ｂ１，４ｃ１を介して導電ポスト６ａ，６ｂ，６ｃと半導体チップ３ａ，３ｂ，３ｃが強固に接合して、プリント基板５を確実に設置することができる。なお、このような構成を樹脂により封止することにより半導体装置を製造することができる。
なお、金属粒子を含んだ接合材２ａ，２ｂ，２ｃ，４ａ，４ｂ，４ｃに代わり半田を利用する場合には、ベース基板１と半導体チップ３ａ，３ｂ，３ｃとの間と、半導体チップ３ａ，３ｂ，３ｃ上に半田をそれぞれ塗布する必要がある。この場合、ベース基板１と半導体チップ３ａ，３ｂ，３ｃとの間の半田を凝固した後に、半導体チップ３ａ，３ｂ，３ｃ上に塗布した半田を融解させて、導電ポスト６ａ，６ｂ，６ｃを接合させる。この融解の際には、ベース基板１と半導体チップ３ａ，３ｂ，３ｃとの間の半田も融解してしまう恐れがあり、図１（Ｄ）に示す構造を形成することが難しいことが考えられる。また、ベース基板１と半導体チップ３ａ，３ｂ，３ｃとの間と、半導体チップ３ａ，３ｂ，３ｃ上の半田の融点を異ならせることも考えられるが、製造コスト等が嵩むことが考えられる。
一方、金属粒子を含んだ接合材２ａ，２ｂ，２ｃ，４ａ，４ｂ，４ｃを利用することで、このような問題点は全て解決される。
また、上記では、ベース基板１から半導体チップ３ａ，３ｂ，３ｃの（図１中）下面側の高さを揃える（同一平面となる）ように接合材２ａ，２ｂ，２ｃの高さを調節するようにした。この場合に限らず、ベース基板１から接合材４ａ，４ｂ，４ｃの頂点まで高さを等しくするために、ベース基板１から半導体チップ３ａ，３ｂ，３ｃの（図１中）上面側の高さを揃える（同一平面となる）ように、吐出する接合材２ａ，２ｂ，２ｃの頂点の高さを調節して塗布することも可能である。
したがって、上記の半導体装置の製造方法では、ベース基板１上の複数の半導体チップ３ａ，３ｂ，３ｃの搭載領域に、金属粒子を含む接合材２ａ，２ｂ，２ｃを吐出により、複数の半導体チップ３ａ，３ｂ，３ｃが接合されるとベース基板１から所定の高さとなるようにそれぞれ塗布する。さらに、ベース基板１に接合材２ａ，２ｂ，２ｃを介してそれぞれ搭載した半導体チップ３ａ，３ｂ，３ｃ上に、金属粒子を含む接合材４ａ，４ｂ，４ｃを吐出により半導体チップ３ａ，３ｂ，３ｃから所定の高さとなるようにそれぞれ塗布する。接合材２ａ，２ｂ，２ｃ及び接合材４ａ，４ｂ，４ｃについては、ベース基板１から接合材４ａ，４ｂ，４ｃの頂点までの高さが全て等しくなるように、半導体チップ３ａ，３ｂ，３ｃごとに、ベース基板１から所定の高さまたは半導体チップ３ａ，３ｂ，３ｃから所定の高さのうち少なくとも一方を調節して塗布するようにした。
これにより、半導体装置の製造過程において生じた半導体チップ３ａ，３ｂ，３ｃに段差が生じても、それぞれの半導体チップ３ａ，３ｂ，３ｃに接合材４ａ，４ｂ，４ｃを塗布することができ、この際、接合材４ａ，４ｂ，４ｃの高さを調節して、ベース基板１から接合材４ａ，４ｂ，４ｃの頂点までの高さを等しくすることができる。このため、この後に、高さが等しい導電ポスト６ａ，６ｂ，６ｃが形成されたプリント基板５を、当該導電ポスト６ａ，６ｂ，６ｃの高さを変更しないで、容易に設置することができ、半導体装置を製造することができるようになる。また、このように接合材４ａ，４ｂ，４ｃの頂点までの高さが揃っているために、プリント基板５は、導電ポスト６ａ，６ｂ，６ｃを設けずに直接接合材４ａ，４ｂ，４ｃに接合させることも可能である。
さらには、このように高さが異なる半導体チップ３ａ，３ｂ，３ｃの搭載が可能となることから、半導体チップ３ａ，３ｂ，３ｃはその高さに制限されずに、所望の機能を備えた半導体チップ３ａ，３ｂ，３ｃを自由に選択して搭載することが可能となる。
［第２の実施の形態］
第２の実施の形態では、第１の実施の形態の半導体装置の製造方法及び半導体装置について、高さが異なる半導体チップの上面の高さを揃える場合を具体的に説明する。
まず、半導体装置１００について図２を用いて説明する。
図２は、第２の実施の形態に係る半導体装置を示す図である。
なお、図２では、半導体装置１００の断面図を表している。
一例として半導体パワーモジュールが挙げられる半導体装置１００は、絶縁基板１０１に放熱板１０２ａ，１０２ｂ及び回路パターン１０３ａ，１０３ｂが形成されたＤＣＢ基板１０４と、ＤＣＢ基板１０４上に接合層１０５ａ，１０５ｂにより接合された高さの異なる半導体チップ１０６ａ，１０６ｂとを備える。なお、半導体チップ１０６ａ，１０６ｂは、ＩＧＢＴ（Insulating Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のスイッチング素子、または、フリーホイーリングダイオード（ＦＷＤ）等を適用することができる。また、これらの半導体チップ１０６ａ，１０６ｂは、シリコン基板、あるいは、炭化ケイ素（ＳｉＣ）基板や窒化ガリウム（ＧａＮ）基板等の基板上に形成したものを用いることができる。接合層１０５ａ，１０５ｂは、例えば、後述する接合層１０８ａ，１０８ｂと同様に金属粒子を含む接合材が焼結して形成される。
半導体装置１００は、プリント基板１０９に設けられた導電ポスト１１０ａ，１１０ｂが、半導体チップ１０６ａ，１０６ｂ上に形成された上部電極１０７ａ，１０７ｂ上に金属粒子から構成された接合層１０８ａ，１０８ｂを介して接合されている。なお、プリント基板１０９は、その少なくとも一方の面には導体パターン（図示を省略）が形成されている。導電ポスト１１０ａ，１１０ｂは、プリント基板１０９に形成されているスルーホールに設けられ、導体パターンと電気的に接続されている。
また、半導体装置１００は、プリント基板１０９に形成されている外部導出端子１１１ａ，１１１ｂが回路パターン１０３ａ，１０３ｂにそれぞれ固着されている。
半導体装置１００は、このような構成が図２に示すように封止樹脂１１２で封止されることで、構成されている。
次に、このような半導体装置１００の製造方法について図３、図４及び図５を用いて説明する。
図３、図４及び図５は、第２の実施の形態に係る半導体装置の製造方法を示す図である。
なお、図３（Ａ）〜図５は半導体装置１００の各製造工程を時系列的にそれぞれ表している。
まず、ＤＣＢ基板１０４を用意するとともに、ＤＣＢ基板１０４に対してディスペンサ装置Ｘをセットする。ディスペンサ装置Ｘは、接合材を吐出する吐出口の径等に応じた、吐出量、吐出圧力等の吐出条件に基づき、ＤＣＢ基板１０４の所望の位置に、所望の厚さの接合材を吐出して塗布することができる。例えば、１０ｋＰａ〜１０００ｋＰａの吐出圧力により吐出して塗布する。また、５０μｍ〜１０００μｍの厚さとなるように接合材を塗布する。また、ディスペンサ装置Ｘから吐出される接合材は、直径が数ｎｍ〜数１００ｎｍ程度の極めて微細な、例えば、金（Ａｕ）、銀、銅、鉛（Ｐｂ）、白金（Ｐｔ）等の金属粒子（図示を省略）と、個々の粒子の表面を保護する有機被膜（表面保護膜）（図示を省略）と、接合材の取り扱いを容易とするための揮発性のバインダー材から構成される。
このようなディスペンサ装置Ｘを用いて、ＤＣＢ基板１０４の回路パターン１０３ａの半導体チップ１０６ａの搭載領域に、ＤＣＢ基板１０４から所定の高さである、接合材１０５ａ１を吐出により塗布する。
同様にして、ディスペンサ装置Ｘを用いて、ＤＣＢ基板１０４の回路パターン１０３ｂの半導体チップ１０６ｂの搭載領域に、ＤＣＢ基板１０４から所定の高さである、接合材１０５ｂ１を吐出によりそれぞれ塗布する（図３（Ａ））。
再び、ディスペンサ装置Ｘを用いて、塗布した接合材１０５ｂ１上に接合材１０５ｂ２を吐出して塗布することで積層する（図３（Ｂ））。
さらに、ディスペンサ装置Ｘを用いて、接合材１０５ｂ２上に接合材１０５ｂ３を吐出して、ＤＣＢ基板１０４から接合材の高さを高くする（図４（Ａ））。
なお、接合材１０５ａ１，１０５ｂ１〜１０５ｂ３の高さは、後から接合材１０５ａ１，１０５ｂ１〜１０５ｂ３を焼結して形成される接合層１０５ａ，１０５ｂが所望の高さになるように予め考慮されたものである。
このようにして接合材１０５ａ１，１０５ｂ１〜１０５ｂ３を塗布した後、加熱により雰囲気温度を２００度〜２５０度に高める。これにより、接合材１０５ａ１，１０５ｂ１〜１０５ｂ３に含まれるバインダー材が揮発して、表面保護膜が加熱分解し、金属粒子の表面が露出し、露出した金属粒子が凝集する。このようにして雰囲気温度を上昇させるとともに、金属粒子が凝集した接合材１０５ａ１，１０５ｂ１〜１０５ｂ３に、半導体チップ１０６ａ，１０６ｂを搭載して押圧する。
半導体チップ１０６ａ，１０６ｂで接合材１０５ａ１，１０５ｂ１〜１０５ｂ３の金属粒子を押圧すると、圧力を受けた金属粒子は焼結して、強固な接合層１０５ａ，１０５ｂが形成される。このようにして、半導体チップ１０６ａ，１０６ｂを、図４（Ｂ）に示すように、接合層１０５ａ，１０５ｂを介してＤＣＢ基板１０４に接合させることができる。
このようにして上面の高さが揃った半導体チップ１０６ａ，１０６ｂの上部電極１０７ａ，１０７ｂに、ディスペンサ装置Ｘにより、図５に示すように、半導体チップ１０６ａ，１０６ｂからの高さが等しい接合材１０８ａ１，１０８ｂ１を吐出してそれぞれ塗布する。
次いで、導電ポスト１１０ａ，１１０ｂが形成されたプリント基板１０９を接合材１０８ａ１，１０８ｂ１を介して半導体チップ１０６ａ，１０６ｂ上に載置する。この際、上記と同様に、加熱することでバインダー材を揮発させた接合材１０８ａ１，１０８ｂ１に対して導電ポスト１１０ａ，１１０ｂを押圧し、接合材１０８ａ１，１０８ｂ１が焼結して接合層１０８ａ，１０８ｂが形成される。導電ポスト１１０ａ，１１０ｂは接合層１０８ａ，１０８ｂを介して半導体チップ１０６ａ，１０６ｂの上部電極１０７ａ，１０７ｂに接合される。
ここで、外部導出端子１１１ａ，１１１ｂは、プリント基板１０９を半導体チップ１０６ａ，１０６ｂに載置する前に、ＤＣＢ基板１０４の回路パターン１０３ａ，１０３ｂに固着している。
このような構成を封止樹脂１１２で封止することにより、図２に示す半導体装置１００を製造することができる。
上記の半導体装置１００の製造方法では、ＤＣＢ基板１０４上の半導体チップ１０６ａ，１０６ｂの搭載領域に、ＤＣＢ基板１０４に半導体チップ１０６ａ，１０６ｂが接合されると、半導体チップ１０６ａ，１０６ｂの上面が揃うような高さとなるように、接合材１０５ａ１，１０５ｂ１〜１０５ｂ３を吐出によりそれぞれ塗布する。さらに、ＤＣＢ基板１０４に接合した半導体チップ１０６ａ，１０６ｂ上に、半導体チップ１０６ａ，１０６ｂからの高さが等しい接合材１０８ａ１，１０８ｂ１を吐出して塗布する。
これにより、半導体装置１００の製造過程において半導体チップ１０６ａ，１０６ｂに段差が生じても、それぞれの半導体チップ１０６ａ，１０６ｂに接合材１０５ａ１，１０５ｂ１〜１０５ｂ３を塗布することができ、この際、接合材１０５ａ１，１０５ｂ１〜１０５ｂ３の高さが等しくなるように調節することができる。このため、高さが等しい導電ポスト１１０ａ，１１０ｂが形成されたプリント基板１０９を、当該導電ポスト１１０ａ，１１０ｂの高さを変更しないで、容易に設置することができ、半導体装置１００を製造することができるようになる。
また、このように高さが異なる半導体チップ１０６ａ，１０６ｂの搭載が可能となることから、半導体チップ１０６ａ，１０６ｂはその高さに制限されずに、所望の機能を備えた半導体チップ１０６ａ，１０６ｂを自由に選択して搭載することが可能となる。
さらに、上記の半導体装置１００の製造方法では、接合材１０５ａ１，１０５ｂ１〜１０５ｂ３から形成される、半導体チップ１０６ａ，１０６ｂとＤＣＢ基板１０４と接合する接合層１０５ａ，１０５ｂの高さを自由に制御することができる。このため、半導体チップ１０６ａ，１０６ｂの放熱性を向上させる場合、または、半導体チップ１０６ａ，１０６ｂとＤＣＢ基板１０４との抵抗を低下させる場合等の目的に応じて、接合層１０５ａ，１０５ｂの厚さを制御することができる。
［第３の実施の形態］
第３の実施の形態では、第１の実施の形態の半導体装置の製造方法及び半導体装置について、高さが異なる半導体チップの下面の高さを揃える場合を具体的に説明する。
まず、半導体装置２００について図６を用いて説明する。
図６は、第３の実施の形態に係る半導体装置を示す図である。
なお、図６では、半導体装置２００の断面図を表している。
半導体装置２００は、第２の実施の形態における半導体装置１００において、ＤＣＢ基板１０４に接合層２０５ｂを介して半導体チップ１０６ｂが接合されて、半導体チップ１０６ａ，１０６ｂの図６中下面が揃っている。さらに、半導体チップ１０６ｂ上に接合層１０８ａよりも厚い（高い）接合層２０８ｂが形成されて、ＤＣＢ基板１０４から接合層１０８ａ，２０８ｂの上部までの高さが揃っている。
次に、このような半導体装置２００の製造方法について図７を用いて説明する。
まず、第２の実施の形態と同様に、ＤＣＢ基板１０４を用意するとともに、ＤＣＢ基板１０４に対してディスペンサ装置Ｘをセットする。ＤＣＢ基板１０４の半導体チップ１０６ａ，１０６ｂが搭載される回路パターン１０３ａ，１０３ｂに、ＤＣＢ基板１０４に半導体チップ１０６ａ，１０６ｂが接合すると、半導体チップ１０６ａ，１０６ｂの下面の高さが揃うように、ディスペンサ装置Ｘにより接合材（図示を省略）を吐出して塗布する。
このようにしてＤＣＢ基板１０４に対して接合材を塗布した後、加熱により雰囲気温度を高め、接合材に含まれるバインダー材を揮発させて、表面保護膜から金属粒子が露出する。バインダー材の揮発後、さらに加熱して所定の温度まで上昇させるとともに、半導体チップ１０６ａ，１０６ｂを載置して押圧する。
半導体チップ１０６ａ，１０６ｂで接合材の金属粒子を押圧すると、圧力を受けた金属粒子は焼結して、強固な接合層１０５ａ，２０５ｂが形成される。このようにして、半導体チップ１０６ａ，１０６ｂを、図７（Ａ）に示すように、半導体チップ１０６ａ，１０６ｂの下面が揃った状態で、接合層１０５ａ，２０５ｂを介してＤＣＢ基板１０４に接合させることができる。
再び、ディスペンサ装置Ｘを用いて、ＤＣＢ基板１０４に接合した半導体チップ１０６ａ，１０６ｂに接合材１０８ａ１，２０８ｂ１を吐出して塗布する。さらに、接合材２０８ｂ１には、接合材２０８ｂ２，２０８ｂ３を続けて吐出して塗布して、図７（Ｂ）に示すように、ＤＣＢ基板１０４から接合材１０８ａ１，２０８ｂ３の頂点までの高さを等しくする。
次いで、導電ポスト１１０ａ，１１０ｂが形成されたプリント基板１０９を設置する。この際、上記と同様に、加熱することでバインダー材を揮発させた接合材１０８ａ１，２０８ｂ１〜２０８ｂ３に対して半導体チップ１０６ａ，１０６ｂを押圧し、接合材１０８ａ１，２０８ｂ１〜２０８ｂ３が焼結して接合層１０８ａ，２０８ｂが形成される。なお、既述の通り、外部導出端子１１１ａ，１１１ｂは、ＤＣＢ基板１０４の回路パターン１０３ａ，１０３ｂに固着している。
このような構成を封止樹脂１１２で封止することにより、図６に示す半導体装置２００を製造することができる。
また、第３の実施の形態では、導電ポスト１１０ａ，１１０ｂが形成されていないプリント基板を用いることも可能である。このような半導体装置３００について図８を用いて説明する。
図８は、第３の実施の形態に係る別の半導体装置を示す図である。
半導体装置３００は、半導体装置２００において、プリント基板３０９に導電ポスト１１０ａ，１１０ｂが形成されておらず、プリント基板３０９の導体パターン（図示を省略）と接合層１０８ｂ，３０８ｂとが直接接合している。
次に、このような半導体装置３００の製造方法について図９を用いて説明する。
図９は、第３の実施の形態に係る別の半導体装置の製造方法を示す図である。
上記の説明の通り、半導体チップ１０６ａ，１０６ｂをそれぞれの下面が揃った状態で、接合層１０５ａ，２０５ｂを介してＤＣＢ基板１０４に接合させて（図７（Ａ））、半導体チップ１０６ａ，１０６ｂに接合材１０８ａ１，２０８ｂ１〜２０８ｂ３を塗布する（図７（Ｂ））。
次いで、加熱して、バインダー材を揮発させて接合材１０８ａ１，２０８ｂ１〜２０８ｂ３から金属粒子を露出させる。バインダー材の揮発後、さらに加熱して所定の温度まで上昇させるとともに金属粒子が露出した接合材１０８ａ１，２０８ｂ１〜２０８ｂ３に、図９に示すように、プリント基板３０９を搭載して押圧する。
この際、プリント基板３０９は、半導体装置２００の導電ポスト１１０ａ，１１０ｂよりも広い面積で接合材１０８ａ１，２０８ｂ１〜２０８ｂ３を図９中下方に押圧する。
したがって、接合材１０８ａ１，２０８ｂ１〜２０８ｂ３は導電ポスト１１０ａ，１１０ｂの場合よりも、受ける圧力の面積が大きくなり、図８に示すような、接合層１０８ａ，３０８ｂが形成される。プリント基板３０９は、当該接合層１０８ａ，３０８ｂを介して半導体チップ１０６ａ，１０６ｂと接合し、封止樹脂１１２で封止されて、半導体装置３００が製造される。
上記の半導体装置２００，３００の製造方法では、ＤＣＢ基板１０４上の半導体チップ１０６ａ，１０６ｂの搭載領域に、ＤＣＢ基板１０４に半導体チップ１０６ａ，１０６ｂが接合されると、半導体チップ１０６ａ，１０６ｂの下面が揃うような高さとなるように、接合材を吐出によりそれぞれ塗布する。さらに、ＤＣＢ基板１０４に接合した半導体チップ１０６ａ，１０６ｂ上に、ＤＣＢ基板１０４からの高さが等しい接合材１０８ａ１，２０８ｂ１〜２０８ｂ３を吐出して塗布する。
これにより、半導体装置２００，３００の製造過程において半導体チップ１０６ａ，１０６ｂに段差が生じても、それぞれの半導体チップ１０６ａ，１０６ｂに接合材１０８ａ１，２０８ｂ１〜２０８ｂ３を塗布することができ、この際、ＤＣＢ基板１０４から接合材１０８ａ１，２０８ｂ１〜２０８ｂ３の頂点の高さが等しくなるように調節することができる。
このため、高さが等しい導電ポスト１１０ａ，１１０ｂが形成されたプリント基板１０９を、当該導電ポスト１１０ａ，１１０ｂの高さを変更しないで、容易に設置することができ、半導体装置２００を製造することができるようになる（図６）。
また、導電ポスト１１０ａ，１１０ｂが形成されていないプリント基板３０９を、半導体チップ１０６ａ，１０６ｂと直接接合することで、容易に設置することができ、半導体装置３００を製造することができるようになる（図８）。
また、このように高さが異なる半導体チップ１０６ａ，１０６ｂの搭載が可能となることから、半導体チップ１０６ａ，１０６ｂはその高さに制限されずに、所望の機能を備えた半導体チップ１０６ａ，１０６ｂを自由に選択して搭載することが可能となる。
さらに、上記の半導体装置２００，３００の製造方法では、ＤＣＢ基板１０４上に対する吐出する接合材の高さに応じて、半導体チップ１０６ａ，１０６ｂとＤＣＢ基板１０４と接合する接合層１０５ａ，２０５ｂの高さを自由に制御することができる。このため、半導体チップ１０６ａ，１０６ｂの放熱性を向上させる場合、または、半導体チップ１０６ａ，１０６ｂとＤＣＢ基板１０４との抵抗を低下させる場合等の目的に応じて、接合層１０５ａ，２０５ｂの厚さを制御することができる。
［第４の実施の形態］
第４の実施の形態では、高さの異なる半導体チップに、高さの異なる導電ポストを接合させた半導体装置について説明する。
このような半導体装置４００について図１０を用いて説明する。
図１０は、第４の実施の形態に係る半導体装置を示す図である。
半導体装置４００は、半導体装置２００，３００において、プリント基板４０９に高さの異なる導電ポスト４１０ａ，４１０ｂが形成されている。当該導電ポスト４１０ａ，４１０ｂが接合層１０８ａ，４０８ｂを介して半導体チップ１０６ａ，１０６ｂに接合している。
次に、このような半導体装置４００の製造方法について図７並びに図１１を用いて説明する。
図１１は、第４の実施の形態に係る半導体装置の製造方法を示す図である。
第３の実施の形態と同様にして、半導体チップ１０６ａ，１０６ｂをそれぞれの下面が揃った状態で、接合層１０５ａ，２０５ｂを介してＤＣＢ基板１０４に接合させる（図７（Ａ））。
次いで、このように段差が生じた半導体チップ１０６ａ，１０６ｂに、図１１に示すように、接合材１０８ａ１，４０８ｂ１を、後に導電ポスト４１０ａ，４１０ｂを接合した際にＤＣＢ基板１０４から導電ポスト４１０ａ，４１０ｂまでの高さが同じになるように吐出して塗布する。なお、ＤＣＢ基板１０４から、塗布された接合材１０８ａ１，４０８ｂ１の頂点までの高さは異なったままである。
次いで、加熱して、バインダー材を揮発させた接合材１０８ａ１，４０８ｂ１から金属粒子が露出する。
さらに加熱して所定の温度まで上昇させるとともに、長さが異なる導電ポスト４１０ａ，４１０ｂが形成されたプリント基板４０９の当該導電ポスト４１０ａ，４１０ｂで、金属粒子が露出した段差がある接合材１０８ａ１，４０８ｂ１を図１０中下方に押圧する。なお、導電ポスト４１０ａ，４１０ｂの長さは、導電ポスト４１０ａ，４１０ｂが、高さの異なる半導体チップ１０６ａ，１０６ｂと接合した際に、ＤＣＢ基板１０４に対してプリント基板４０９が水平となるように予め調整しておく。
接合材１０８ａ１，４０８ｂ１は、導電ポスト４１０ａ，４１０ｂに押圧されると、焼結して、接合層１０８ａ，４０８ｂとなり、導電ポスト４１０ａ，４１０ｂは、接合層１０８ａ，４０８ｂを介して半導体チップ１０６ａ，１０６ｂに接合する。
このような構成を封止樹脂１１２で封止することにより、図１０に示す半導体装置４００を製造することができる。
上記の半導体装置４００の製造方法では、ＤＣＢ基板１０４上の高さが異なる半導体チップ１０６ａ，１０６ｂに対して、半導体チップ１０６ａ，１０６ｂの段差を補うべく長さに予め調整した、プリント基板４０９に形成された導電ポスト４１０ａ，４１０ｂを接合するようにした。
これにより、半導体装置４００の製造過程において生じる半導体チップ１０６ａ，１０６ｂの段差に関わらず、プリント基板４０９を、容易に設置することができるようになる。
１ ベース基板
２ａ，２ｂ，２ｃ，４ａ，４ｂ，４ｃ 接合材
２ａ１，２ｂ１，２ｃ１，４ａ１，４ｂ１，４ｃ１ 接合層
３ａ，３ｂ，３ｃ 半導体チップ
５ プリント基板
６ａ，６ｂ，６ｃ 導電ポスト

Claims (5)

  1. 高さの異なる複数の半導体チップを備える半導体装置の製造方法において、
    ベース基板上の前記複数の半導体チップの搭載領域に、金属粒子を含む第１の接合材を吐出により、前記複数の半導体チップが接合されると前記ベース基板から第１の高さとなるようにそれぞれ塗布する工程と、
    前記ベース基板に前記第１の接合材を介してそれぞれ搭載した前記半導体チップ上に、金属粒子を含む第２の接合材を吐出により前記半導体チップから第２の高さとなるようにそれぞれ塗布する工程と、
    を有し、
    前記ベース基板から前記第２の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第１の高さまたは前記第２の高さのうち少なくとも一方を調節して塗布することを特徴とする半導体装置の製造方法。
  2. 前記第１の接合材の前記第１の高さが全て等しくなるように調節して塗布する、
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記ベース基板から、前記第１の接合材にそれぞれ搭載された前記半導体チップの主面までの高さが全て等しくなるように、前記第１の接合材の前記第１の高さを調節して塗布する、
    ことを特徴とする請求項１記載の半導体装置の製造方法。
  4. ベース基板と、
    前記ベース基板上の所定の搭載領域に、金属粒子を含む第１の接合材が焼結して、前記ベース基板から第１の高さである接合層を介してそれぞれ接合した高さの異なる複数の半導体チップと、
    前記複数の半導体チップ上に、前記半導体チップから第２の高さとなるようにそれぞれ塗布された金属粒子を含む第２の接合材と、
    を有し、
    前記ベース基板から前記第２の接合材の頂点までの高さが全て等しくなるように、前記半導体チップごとに、前記第１の高さまたは前記第２の高さのうち少なくとも一方を調節して塗布されていることを特徴とする半導体装置。
  5. 高さの異なる複数の半導体チップを備える半導体装置の製造方法において、
    ベース基板上に前記複数の半導体チップを設置する工程と、
    複数の導電ポストが形成されたプリント基板を、前記複数の半導体チップ上に前記導電ポストを接合して設置する工程と、
    を有し、
    前記複数の導電ポストは、前記複数の導電ポストを前記複数の半導体チップ上に接合すると前記ベース基板と前記プリント基板とが平行になる高さである、
    ことを特徴とする半導体装置の製造方法。
JP2012157688A 2012-07-13 2012-07-13 半導体装置の製造方法及び半導体装置 Expired - Fee Related JP5920077B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012157688A JP5920077B2 (ja) 2012-07-13 2012-07-13 半導体装置の製造方法及び半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012157688A JP5920077B2 (ja) 2012-07-13 2012-07-13 半導体装置の製造方法及び半導体装置

Publications (2)

Publication Number Publication Date
JP2014022453A true JP2014022453A (ja) 2014-02-03
JP5920077B2 JP5920077B2 (ja) 2016-05-18

Family

ID=50197036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012157688A Expired - Fee Related JP5920077B2 (ja) 2012-07-13 2012-07-13 半導体装置の製造方法及び半導体装置

Country Status (1)

Country Link
JP (1) JP5920077B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015195319A (ja) * 2014-03-31 2015-11-05 日本電気株式会社 モジュール部品及びその製造方法
JPWO2016158020A1 (ja) * 2015-04-01 2017-07-27 富士電機株式会社 半導体モジュール
CN108140638A (zh) * 2015-10-09 2018-06-08 雷神公司 具有自由形成的自支撑垂直互连件的电子模块
WO2018138902A1 (ja) * 2017-01-30 2018-08-02 三菱電機株式会社 パワー半導体装置の製造方法およびパワー半導体装置
CN109073723A (zh) * 2016-04-21 2018-12-21 皇家飞利浦有限公司 使用历史数据库修改mri脉冲序列参数
CN110488210A (zh) * 2019-07-19 2019-11-22 上海联影医疗科技有限公司 磁共振系统的扫描方法、计算机设备和存储介质
US11353527B2 (en) 2019-07-19 2022-06-07 Shanghai United Imaging Healthcare Co., Ltd. Systems and methods for waveform determination in magnetic resonance imaging

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258172A (ja) * 2002-03-01 2003-09-12 Nec Corp マルチチップモジュールの組立方法
JP2009076562A (ja) * 2007-09-19 2009-04-09 Nec Corp 電子装置及び電極接続方法
JP2009117428A (ja) * 2007-11-01 2009-05-28 Hitachi Ltd パワー半導体モジュールの製造方法、パワー半導体モジュールの製造装置、パワー半導体モジュール、及び接合方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003258172A (ja) * 2002-03-01 2003-09-12 Nec Corp マルチチップモジュールの組立方法
JP2009076562A (ja) * 2007-09-19 2009-04-09 Nec Corp 電子装置及び電極接続方法
JP2009117428A (ja) * 2007-11-01 2009-05-28 Hitachi Ltd パワー半導体モジュールの製造方法、パワー半導体モジュールの製造装置、パワー半導体モジュール、及び接合方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015195319A (ja) * 2014-03-31 2015-11-05 日本電気株式会社 モジュール部品及びその製造方法
JPWO2016158020A1 (ja) * 2015-04-01 2017-07-27 富士電機株式会社 半導体モジュール
US9978664B2 (en) 2015-04-01 2018-05-22 Fuji Electric Co., Ltd. Semiconductor module
CN108140638A (zh) * 2015-10-09 2018-06-08 雷神公司 具有自由形成的自支撑垂直互连件的电子模块
JP2018534771A (ja) * 2015-10-09 2018-11-22 レイセオン カンパニー フリーフォームされた自立縦型インターコネクトを有する電子モジュール
CN109073723A (zh) * 2016-04-21 2018-12-21 皇家飞利浦有限公司 使用历史数据库修改mri脉冲序列参数
WO2018138902A1 (ja) * 2017-01-30 2018-08-02 三菱電機株式会社 パワー半導体装置の製造方法およびパワー半導体装置
JPWO2018138902A1 (ja) * 2017-01-30 2019-11-07 三菱電機株式会社 パワー半導体装置の製造方法およびパワー半導体装置
CN110488210A (zh) * 2019-07-19 2019-11-22 上海联影医疗科技有限公司 磁共振系统的扫描方法、计算机设备和存储介质
CN110488210B (zh) * 2019-07-19 2021-09-17 上海联影医疗科技股份有限公司 磁共振系统的扫描方法、计算机设备和存储介质
US11353527B2 (en) 2019-07-19 2022-06-07 Shanghai United Imaging Healthcare Co., Ltd. Systems and methods for waveform determination in magnetic resonance imaging

Also Published As

Publication number Publication date
JP5920077B2 (ja) 2016-05-18

Similar Documents

Publication Publication Date Title
JP5920077B2 (ja) 半導体装置の製造方法及び半導体装置
CN110491856B (zh) 基板结构和制造方法
US10418319B2 (en) Method of manufacturing a semiconductor device
US8637379B2 (en) Device including a semiconductor chip and a carrier and fabrication method
US20220375833A1 (en) Substrate structures and methods of manufacture
US9780017B2 (en) Packaged device with additive substrate surface modification
US8828804B2 (en) Semiconductor device and method
US7754533B2 (en) Method of manufacturing a semiconductor device
US20140042603A1 (en) Electronic Device and Method of Fabricating an Electronic Device
US20120074563A1 (en) Semiconductor apparatus and the method of manufacturing the same
US20220369468A1 (en) Substrate structures and methods of manufacture
JP6129107B2 (ja) 電力用半導体装置、および電力用半導体装置の製造方法
JP5246143B2 (ja) 半導体モジュールおよびその製造方法ならびに電気機器
US8426251B2 (en) Semiconductor device
JP6019790B2 (ja) 接合方法及び接合部材
KR20170069924A (ko) 반도체 패키지 및 그 제조 방법
JP2013012693A (ja) 半導体モジュール実装方法
JP2017005007A (ja) 半導体装置、および半導体装置の製造方法
US20100078811A1 (en) Method of producing semiconductor devices
WO2023017680A1 (ja) 半導体装置及びその製造方法
JP2023058984A (ja) 半導体装置とその製造方法
CN116913790A (zh) 制造封装体的方法和封装体
JP2003031603A (ja) 回路装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160309

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160328

R150 Certificate of patent or registration of utility model

Ref document number: 5920077

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees