KR20170069924A - 반도체 패키지 및 그 제조 방법 - Google Patents

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    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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Abstract

반도체 디바이스의 칩 양면에 형성된 전극과 배선의 사이에, 열적 신뢰성의 높은 접합을 구축하기 위한 접합 방법을 제공한다. 제1 기판 상에 접합막을 협지하도록 반도체 칩을 접합하고, 반도체 칩 상에 제1 절연막을 형성하고, 제1 절연막에 제1 비어를 형성하고, 제1 비어를 통해 반도체 칩과 전기적으로 접속되도록 제1 절연막 상에 제1 배선을 형성하고, 접합막에 제2 비어를 형성하고, 제2 비어를 통해 반도체 칩과 전기적으로 접속되도록 반도체 칩 아래에 제2 배선을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법이다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지, 예컨대, 파워 반도체 디바이스가 실장된 반도체 패키지 및 그 제조 방법에 관한 것이다.
파워 반도체 디바이스는 전력의 변환과 제어를 기본 기능으로 하는 반도체 디바이스이다. 가전이나 OA 기기에서 이용되고 있는 인버터나 소형 모터에의 응용뿐만 아니라, 발전소의 전력 시스템, 전철이나 자동차 등의 모터 구동 시스템 등에 둘 수 있는 전력의 변환이나 제어를 맡는 중요한 역할을 담당하고 있다. 파워 반도체 디바이스의 대표적인 것으로서, 예컨대, pn 접합 다이오드 구조나 쇼트키 배리어 다이오드 구조를 갖는 정류 다이오드, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 등의 파워트랜지스터, 사이리스터 등을 들 수 있다. 통상 파워 반도체 디바이스는, 특표2012-164817호 공보나 특개평9-74193호 공보, 특개2001-352009호 공보에서 개시되어 있는 것처럼, 상하에 하나 혹은 그 이상의 전극(단자)을 갖는 반도체 칩(이하, 칩으로도 기재)으로서 공급되어 칩의 상면과 하면의 양쪽 모두에 배선을 구축하고, 배선을 통해 외부 전원이나 다른 디바이스와 전기적으로 접속된다.
본 발명의 실시 형태의 하나는, 반도체 칩과, 반도체 칩을 묻고, 또한, 제1 비어를 갖는 제1 절연막과, 반도체 칩 상에 위치하고, 또한, 제1 비어를 통해 반도체 칩과 전기적으로 접속된 제1 배선과, 반도체 칩 아래에 위치하고, 또한, 제2 비어를 갖는 접합막과, 접합막 아래에 위치하고, 또한, 제2 비어를 통해 기 반도체 칩과 전기적으로 접속된 제2 배선을 갖고, 제1 절연막에 포함되는 재료와 접합막에 포함되는 재료가 서로 다른, 반도체 패키지이다.
반도체 칩은, 반도체 칩 아래와 위에 각각 제1 단자와 제2 단자를 갖고 있을 수 있고, 반도체 칩은 각각 제1 단자와 제2 단자를 통해 제2 배선과 제1 배선과 전기적으로 접속될 수 있다.
반도체 패키지는 제1 절연막 내에 제3 비어를 더 가지고 있을 수 있고, 제1 절연막 아래에 위치하고, 또한, 제3 비어를 통해 제1 배선과 전기적으로 접속된 제3 배선을 가지고 있을 수 있다. 제1 배선과 제3 배선은 제3 비어 안에서 접속될 수 있다. 제2 배선과 제3 배선은 동일한 층 내에 존재하고 있을 수 있다.
제1 비어, 제2 비어, 제3 비어는, 서로 크기가 차이가 날 수 있다. 접합막은 복수의 비어를 가지고 있을 수 있다.
접합막은 절연 재료를 포함할 수 있다.
반도체 패키지는 제1 배선 상에 기판을 더 갖고 있을 수 있다.
본 발명의 실시 형태의 하나는, 제1 기판 상에 접합막을 협지하도록 반도체 칩을 접합하고, 반도체 칩 상에 제1 절연막을 형성하고, 제1 절연막에 제1 비어를 형성하고, 제1 비어를 통해 반도체 칩과 전기적으로 접속되도록 제1 절연막 상에 제1 배선을 형성하고, 접합막에 제2 비어를 형성하고, 제2 비어를 통해 반도체 칩과 전기적으로 접속되도록 반도체 칩 아래에 제2 배선을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법이다.
제조 방법에 있어서, 반도체 칩은, 반도체 칩 아래와 위에 각각 제1 단자와 제2 단자를 가지고 있을 수 있고, 제1 배선과 제2 배선은, 각각 제2 단자와 제1 단자를 통해 반도체 칩과 전기적으로 접속되도록 형성할 수 있다.
제조 방법에 있어서, 제1 비어와 동시에 제3 비어를 제1 절연막에 형성할 수도 있고, 제3 비어를 메우도록 제1 배선을 형성할 수 있다. 제1 배선과 전기적으로 접속되도록, 제2 배선과 동시에 제3 비어 아래에 제3 배선을 형성할 수도 있다.
상기 제조 방법에 있어서, 제1 비어, 제2 비어, 제3 비어는 서로 크기가 차이가 날 수 있다. 제2 비어는, 제1 기판을 관통하도록 형성할 수 있다. 제2 비어는, 접합막에 복수의 비어를 가지도록 형성할 수 있다.
제조 방법에 있어서, 접합막은 절연 재료를 포함할 수 있다. 제1 절연막에 포함되는 재료는, 접합막에 포함되는 재료와 다를 수 있다.
상기 제조 방법에 있어서, 제1 기판은 개구부와 개구부를 관통하는 배선을 가지고 있을 수 있고, 제3 비어를 통해 배선과 전기적으로 접속되도록 제1 배선을 형성할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시 형태의 반도체 패키지의 단면 모식도이다.
도 2는 본 발명의 일 실시 형태의 반도체 패키지의 단면 모식도이다.
도 3a 내지 도 3e는 본 발명의 일 실시 형태의 반도체 패키지의 제조 방법을 나타내는 도면이다.
도 4a 내지 도 4d는 본 발명의 일 실시 형태의 반도체 패키지의 제조 방법을 나타내는 도면이다.
도 5는 본 발명의 일 실시 형태의 반도체 패키지의 제조 방법을 나타내는 도면이다.
도 6a 내지 도 6d는 본 발명의 일 실시 형태의 반도체 패키지의 제조 방법을 나타내는 도면이다.
도 7a 내지 도 7d는 본 발명의 일 실시 형태의 반도체 패키지의 제조 방법을 나타내는 도면이다.
도 8a 및 도 8b는 본 발명의 일 실시 형태의 반도체 패키지의 제조 방법을 나타내는 도면이다.
이하, 본 발명의 각 실시 형태에 대해서, 도면 등을 참조하면서 설명한다. 단, 본 발명은, 그 요지를 일탈하지 않는 범위에서 여러가지 형태로 실시할 수 있고, 이하에 예시하는 실시 형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 도면은, 설명을 보다 명확하게 하기 위해, 실제의 형태에 비해, 각 부의 폭, 두께, 형상 등에 관해 모식적으로 나타내어지는 경우가 있으나, 어디까지나 일례이며, 본 발명의 해석을 한정하는 것은 아니다. 또한, 본 명세서와 각 도면에 대해, 이미 언급한 도면에 관해 설명한 것과 동일한 기능을 갖춘 요소에는, 동일한 부호를 교부하고, 중복하는 설명을 생략한 것이 있다.
본 발명에 있어서, 어느 하나의 막을 가공하여 복수의 막을 형성한 경우, 이들 복수의 막은 다른 기능, 역할을 갖는 경우가 있다. 그렇지만, 이들 복수의 막은 동일한 공정으로 동일층으로서 형성된 막에서 유래한다. 따라서, 이들 복수의 막은 동일층에 존재하고 있는 것과, 정의한다.
이하에서 기재하는 각 실시 형태의 태양에 의해 초래되는 작용 효과와는 상이한 다른 작용 효과에 있어서도, 본 명세서의 기재로부터 분명한 것, 또는, 당업자에 있어 용이하게 예측 할 수 있는 것에 대해서는, 당연하게 본 발명에 의해 기인하는 것으로 해석된다.
(제1 실시 형태)
본 실시 형태에서는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 구조를, 도 1a를 이용해 설명한다.
반도체 패키지는 반도체 칩(120)을 포함한다. 반도체 칩(120)에는, 적어도 칩 양면의 한 쪽에 단자(나옴 전극)가 형성되어 있다. 도 1a에서는 반도체 칩(120)이 제1 단자(122)로 두 개의 제2 단자(124, 126)를 갖는 예가 도시되어 있다.
반도체 패키지는 반도체 칩(120) 상에 제1 절연막(130)을 가지고 있어 반도체 칩(120) 및 제2 단자(124, 126)를 묻도록 형성되어 있다. 제1 절연막(130)은 반도체 칩(120)을 보호하고, 반도체 패키지에 물리적 강도를 부여하는 것으로 반도체 패키지 자체의 취급을 용이하게 하는 기능을 가진다.
제1 절연막(130)은, 비어(개구부)를 가지고 있다. 구체적으로는, 제1 절연막(130)은, 제2 단자(124, 126)와 겹치는 영역 상에 제1 비어(142, 144)를 가지고 있다. 추가로 제1 절연막(130)은, 반도체 칩(120)의 근방, 또한, 반도체 칩(120)과는 겹치지 않는 영역에 제3 비어(146 및 148)를 가지고 있다. 제1 비어(142, 144)는 제2 단자(124, 126)에 각각 이르고 있고, 제3 비어(146, 148)는 제1 절연막(130)을 관통하고 있다.
반도체 패키지는 제1 절연막(130) 상에 제1 배선(152 및 154)을 가지고 있다. 제1 배선(152)은 제1 비어(142)와 제3 비어(146)를 메우도록 마련되어 있고, 또한, 제1 배선(154)은 제1 비어(144)와 제3 비어(148)를 메우도록 마련되어 있다. 제1 배선(152, 154)의 일부는 제1 절연막(130)의 상면에 접하고 있다. 제1 배선(152, 154)은 각각, 제2 단자(124, 126)를 통해 반도체 칩(120)과 전기적으로 접속되어 있다. 후술하는 것처럼, 제1 배선(152 또는 154)은 전해 도금법이나 도전성 금속의 페이스트(이하, 금속 페이스트) 등을 이용하여 형성할 수 있다.
도 1a에서 나타낸 반도체 패키지는 추가로, 제2 절연막(135)을 개입시켜 제1 배선(152, 154) 상에 기판(제2 기판)(105)을 가지고 있을 수 있다. 제2 절연막(135)은 제2 기판(105)을 제1 배선(152, 154)과 접착하는 기능을 갖는다. 제2 기판(105)을 반도체 칩(120)을 보호하는 것과 동시에 반도체 패키지에 물리적 강도를 부여하는 기능을 가진다. 또한, 후술하는 것처럼, 제2 기판(105)은, 제2 배선(170) 또는 제3 배선(172, 174)을 형성할 때의 지지 기판으로서 기능한다. 따라서, 본 실시 형태와 관련되는 반도체 패키지는 반드시 제2 절연막(135)이나 제2 기판(105)이 필수가 아니며, 반도체 패키지의 물리적 강도나 취급하기 쉬움을 고려하여, 이들을 마련하지 않을 수 있다.
반도체 패키지는 반도체 칩(120) 아래에 접합막(110)을 더 갖고 있으며, 접합막(110)은 적어도 하나의 제2 비어(160)를 가지고 있다. 그리고 제2 비어(160)을 메우도록, 제2 배선(170)이 반도체 칩(120), 접합막(110) 아래에 마련되어 있다. 제2 배선(170)은 제1 단자(122)를 통해 반도체 칩(120)과 전기적으로 접속되어 있다. 후술하는 것처럼, 제1 배선(152 또는 154)은 전해 도금법이나 금속 페이스트 등을 이용해 형성할 수 있다.
접합막(110)과 제1 절연막(130)의 재료는 차이가 알 수 있다. 즉, 접합막(110)과 제1 절연막(130)에 포함되는 재료는 서로 차이가 날 수 있다. 따라서, 제1 비어(142, 144)를 둘러싸는 재료와 제2 비어(160)를 둘러싸는 재료가 차이가 날 수 있다.
반도체 패키지는 제3 비어(146, 148) 아래에 제3 배선(172, 174)을 더 가지고 있다. 제1 비어(142, 144), 제2 비어(160), 및 제3 비어(146, 148)는 서로 크기(단면적)가 차이가 날 수 있다. 예컨대, 제3 비어(146, 148)가 최대이며, 제2 비어(160)가 최소일 수 있다. 또는, 제1 비어(142, 144)가 최소일 수도 있다.
제3 배선(172)은 제1 배선(152)과 전기적으로 접속되고 있고, 제3 배선(174)는 제1 배선(154)과 전기적으로 접속되어 있다. 덧붙여, 제2 배선(170), 제3 배선(172, 174)는 서로 물리적으로는 접속되지 않고, 분리되어 있지만, 동일한 층으로서 존재하고 있을 수 있다. 후술하는 것처럼, 제2 배선(170)이나 제3 배선(172, 174)은 전해 도금법이나 금속 페이스트 등을 이용해 형성할 수 있다.
반도체 패키지는 제2 배선(170), 제3 배선(172, 174) 아래에 레지스트층(180)을 더 가지고 있을 수 있다. 레지스트층(180)은 제2 배선(170), 제3 배선(172, 174)의 단부를 보호하는 기능을 갖고, 또한, 예컨대, 땜납을 선택적으로 제2 배선(170), 제3 배선(172, 174)과 접촉시킬 수 있도록, 땜납과의 친화성이 낮을 수 있다.
본 실시 형태와 관련되는 반도체 패키지에 있어서, 칩의 양면에 마련된 단자에 배선을 구축할 수 있고, 이러한 배선을 이용하는 것으로 칩 양면에 마련된 단자에 대해, 칩의 한 쪽의 측으로부터 전기 신호를 공급할 수 있다. 또한, 칩 양면의 단자에 대해, 같은 배선 형성 방법(예컨대, 전해 도금법)을 적용할 수 있다.
통상, 양면에 단자를 갖는 칩을 실장하는 경우, 칩 상면의 단자에는 전해 도금법에 따라 배선이 형성된다. 한편, 칩 하면의 단자는, 고융점 땜납이나 소결금속(예컨대, 소결은 등), 또는 도전성 다이아 터치 필름(DAF)과 같은 도전성 필름을 이용하거나, 혹은 접촉한 금속 간의 확산에 의한 접속(금속 확산 접합)을 이용하여, 인쇄 배선 기판 등에 마련된 배선 패드와 접합된다. 즉, 칩의 상면과 하면에서의 배선의 형성 방법에 차이가 있다. 이 때문에, 상면의 단자에 대해서 배선을 형성할 때에는 사용하지 않는 장치, 예컨대, 칩 본딩 장치 등이 필요하고, 프로세스의 복잡화, 제조 비용의 증대를 초래한다. 또한, 고융점 땜납이나 소성금속, 도전성 필름을 이용한 접합이나 금속 확산 접합에 의한 접합은, 열적 신뢰성이 비교적 낮고, 접합면에서의 박리가 일어나기 쉬우며, 접합면이나 그 근방에서 보이드가 발생하기 쉽다.
이것에 대해 본 발명의 실시 형태의 하나인 반도체 패키지에서는, 후술하는 것처럼, 칩 양면의 단자에 대해 같은 수법으로 배선을 구축할 수 있으므로, 양면의 단자 상에 같은 공정, 같은 제조 장치를 이용해 배선을 형성할 수 있다. 이 때문에, 제조 프로세스가 간략화되어 제조 비용을 저감할 수 있다. 또한, 칩 양면의 단자와 같은 재료(예컨대, 구리)로 배선을 형성할 수 있기 때문에, 열적 신뢰성의 높은 접합을 달성할 수 있다.
(제2 실시 형태)
본 실시 형태에서는, 본 발명의 일 실시 형태와 관련되는 반도체 패키지의 구조를 도 1b를 이용해 설명한다. 본 실시 형태의 반도체 패키지는, 제2 비어(160)의 구조가 다른 점이 제1 실시 형태의 그것과 다르다. 제1 실시 형태와 같은 구조에 관해서는 기술을 생략한다.
도 1b에서 나타낸 것처럼, 본 실시 형태의 반도체 패키지에서는, 접합막(110)에는 단일한 비어(제2 비어(160))가 마련된다. 그리고 이 비어(160)를 메우도록 제2 배선(170)이 형성된다. 이 구조를 채용하는 것으로, 제1 단자(122)와 제2 배선(170)과의 접속 영역이 넓게 되어, 접촉 저항을 크게 저감할 수 있다. 또한, 칩으로부터의 방열을 촉진할 수 있다.
(제3 실시 형태)
본 실시 형태에서는, 본 발명의 실시 형태인 반도체 패키지의 구조를 도 1c를 이용하여 설명한다. 본 실시 형태의 반도체 패키지는, 제3 비어(146, 148)의 구조가 다른 점이 제1, 제2 실시 형태의 그것과 다르다. 제1, 제2 실시 형태와 같은 구조에 관해서는 기술을 생략한다.
도 1c에서 나타낸 것처럼, 본 실시 형태의 반도체 패키지에서는, 제3 비어(146, 148)는 복수의 지름을 갖는다. 즉, 제3 비어(146, 148)는, 개구 면적이 다른 영역을 두 개 이상 가지고 있다. 따라서, 제1 배선(152, 154)과 제3 배선(172, 174)은 제3 비어(146, 148) 내에서 접속된다. 이러한 형상을 갖는 제3 비어(146, 148)는, 예컨대, 제1 절연막(130)을 관통하지 않도록, 제1 절연막(130)의 상면으로부터 개구부를 형성하고, 그 후 제1 절연막(130)의 하면으로부터, 보다 큰 개구부를 형성하는 것에 의해서 만들어질 수 있다. 이 구조를 채용하는 것으로, 보다 효율 좋게 각 비어를 전해 도금법으로 메울 수 있으며, 또한, 비어 형성 시에 비어 내에서 발생하는 구석 부분(스미야)를 큰 폭으로 저감할 수 있다.
(제4 실시 형태)
본 실시 형태에서는, 본 발명의 실시 형태와 관련되는 반도체 패키지의 구조를 도 2를 이용하여 설명한다. 본 실시 형태의 반도체 패키지는, 복수의 반도체 칩(120)을 갖는 점에서 제1 내지 제 3 실시 형태와 다르다. 또한, 칩의 상하에 배선을 구축할 수 있는 점에서 제1 내지 제 3 실시 형태와 다르다. 제1 내지 제 3 실시 형태와 같은 구조에 관해서는 기술을 생략한다.
도 2에서 나타낸 것처럼, 본 실시 형태의 반도체 패키지는 두 개의 반도체 칩(120)을 가지고 있다. 덧붙여, 반도체 칩(120)의 수는 두 개로 한정되지 않고, 셋 이상의 반도체 칩(120)을 가지고 있을 수 있다. 반도체 패키지는 추가로, 제1 절연막(130) 및 반도체 칩(120)의 제2 단자(124, 126) 상에 마련된 제1 배선(152, 154, 156)을 가지고 있어, 두 개의 반도체 칩(120)은 제1 배선(154)에 의해 서로 전기적으로 접속되어 있다.
두 개의 반도체 칩(120) 아래에는 제2 비어(160)를 갖는 접합막(110)을 개입시켜 제2 배선(170)이 각각 마련되어 있다. 또한, 레지스트층(180)이 제1 배선(152, 154, 156), 및 제2 배선(170)의 단부를 덮도록 형성되어 있다. 덧붙여, 반도체 패키지는 반드시 레지스트층(180)을 반도체 패키지 양면에 가질 필요는 없으며, 예컨대, 반도체 패키지의 하면에만 가지고 있을 수 있다.
제1 배선(152, 154, 156), 제2 배선(170)은 같은 방법으로 형성되며, 예컨대, 전해 도금법이나 금속 페이스트를 이용하여 형성된다. 이 때문에, 프로세스가 간략화되어 낮은 비용으로 복수의 반도체 칩을 포함하는 반도체 패키지를 제조할 수 있다. 또한, 보다 열적 신뢰성의 높은 접합을 부여할 수 있다. 본 실시 형태의 반도체 패키지에서, 제1 배선(152, 154, 156)은 칩의 상면에서 개구하는 전극으로서 기능하고, 한편, 제2 배선(170)은 칩의 하면에서 개구하는 전극으로서 기능한다. 따라서, 반도체 패키지가 적층된, 고밀도 칩 실장 기판을 제조할 수 있다.
(제5 실시 형태)
본 실시 형태에서는, 본 발명의 실시 형태와 관련되는 반도체 패키지의 제작 방법으로서 도 1a에 나타낸 반도체 패키지의 제작 방법을 도 3a 내지 3e, 도 4a 내지 4d, 및 도 5를 이용하여 설명한다.
제1 기판(100) 상에 접합막(110)을 이용해 반도체 칩(120)을 접합한다. 제1 기판(100)으로서 금속이나 유리, 세라믹, 수지 등으로 형성된 기판을 이용할 수 있다. 수지, 예컨대, 에폭시계 수지에 유리 섬유 등이 혼합된 기판일 수도 있다. 또는, 미리 배선이 형성된 인쇄 기판 등을 이용할 수 있다. 혹은, 얇은 절연막을 구리 등의 금속의 박막으로 협지한 필름이 표면에 마련된 기판을 이용할 수 있다.
접합막(110)은, 제1 기판(100)과 반도체 칩(120)을 접착하는 기능을 가질 수 있다. 따라서, 에폭시나 폴리이미드, 폴리실록산 등의 유기 재료로 대표되는 절연 재료 등을 이용할 수 있다. 절연 재료로서 예컨대, 절연성 DAF를 이용할 수 있다. 다만, 후술하는 것처럼 제1 기판(100)은 공정 중에 박리 되므로, 물리적, 혹은, 화학적으로 제1 기판(100)을 박리 가능한 접합막(110)을 이용하는 것이 바람직하다. 예컨대, 광조사에 의해서 접착성이 저하하는 접착제를 접합막(110)으로서 이용할 수 있다.
반도체 칩(120)은 실리콘이나 갈륨, 실리콘카바이드, 질화 갈륨 등의 반도체가 갖는 반도체 특성을 이용한 디바이스일 수 있다. 예컨대, 정류 다이오드나 트랜지스터 등을 들 수 있고 대전압 대전류로 구동되는 파워트랜지스터나 사이리스터 등의 파워 반도체 디바이스일 수 있다. 반도체 칩(120)에는, 적어도 칩 양면의 한 쪽에 단자(나옴 전극)가 형성되어 있다. 도 3a에서는 제1 단자(122)와 두 개의 제2 단자(124, 126)을 갖는 예가 도시되어 있다.
반도체 칩(120)과 제2 단자(124, 126)를 묻도록 제1 절연막(130)을 형성한다(도 3b). 제1 절연막(130)은, 에폭시계 수지나 폴리이미드계 수지를 이용하여 잉크젯법이나 인쇄법, 스핀 코팅법, 딥 코팅법 등의 습식 제막법에 의해 형성할 수 있다. 혹은, 절연성 필름을 반도체 칩(120) 상에 배치하고, 라미네이트 가공 등에 의해 가열, 압착하여 제1 절연막(130)을 형성할 수도 있다. 제1 절연막(130)과 접합막(110)의 재료는 차이가 날 수 있다. 즉, 제1 절연막(130)에 포함되는 재료와 접합막(110)에 포함되는 재료는 차이가 날 수 있고, 따라서, 제1 비어(142, 144)를 둘러싸는 재료와 제2 비어(160)를 둘러싸는 재료가 차이가 날 수 있다.
이후, 도 3c에서 나타낸 것처럼, 제1 절연막(130)에 제2 단자(124, 126)과 겹치는 영역에 제1 비어(142, 144)를 형성하고, 제2 단자(124, 126)를 노출시킨다. 동시에 제1 절연막(130)에 제1 기판(100)에 이르는 제3 비어(146, 148)를 형성한다. 제3 비어(146, 148)는 제1 비어(142, 144)보다 크게 할 수 있으며, 이로 인해, 큰 전류를 반도체 칩(120)에 공급할 수 있다. 제1 비어(142, 144), 제3 비어(146, 148)은 포트리소그래피나 레이저 조사에 의해 형성할 수 있다.
다음으로, 제1 절연막(130) 상에, 제1 비어(142, 144) 및 제3 비어(146, 148)을 메우도록 제1 배선층(150)을 형성한다(도 3d). 제1 배선층(150)은 전해 도금법, 혹은 금속 페이스트를 이용하여 형성할 수 있다. 제1 배선층(150)은 구리나 금을 포함할 수 있다. 형성한 제1 배선층(150)에 에칭 가공을 실시하여 불필요한 부분을 없애고, 제1 배선(152, 154)을 형성한다. 제1 배선(152)은 제1 비어(142)와 제3 비어(146)을 메우고, 제2 단자(124)를 통해 반도체 칩(120)과 전기적으로 접속된다. 한편, 제1 배선(154)은 제1 비어(144)와 제3 비어(148)를 메우고, 제2 단자(126)를 통해 반도체 칩(120)과 전기적으로 접속된다. 제1 배선(152 및 154)은, 직접 접속되지 않고, 분리되어 있다. 덧붙여, 제1 배선(152 및 154)은 제1 배선층(150)을 가공하는 것에 의해 형성되고 있고, 이 때문에, 이러한 배선은 동일한 층 내에 존재하고 있다.
제1 배선층(150)을 전해 도금법으로 형성하는 경우, 제1 비어(142, 144), 및 제3 비어(146, 148)가 충분히 금속으로 메워지지 않는 경우가 있다. 이 경우, 금속 페이스트를 보완적인 재료로서 이용할 수 있다. 예컨대, 제1 배선층(150)의 형성 전에 금속 페이스트를 제1 비어(142, 144), 또는, 제3 비어(146, 148)의 일부에 도포하여 금속층을 형성하고, 그 후 전해 도금법을 이용하여 제1 배선층(150)을 형성할 수 있다. 또는, 제1 배선층(150)을 형성한 후, 금속 페이스트를 이용하여 금속층을 추가적으로 형성할 수 있다.
다음으로, 제1 기판(100)을 박리한다(도 4a). 박리는 물리적인 힘을 가하거나, 혹은, 화학적으로 처리하는 것으로 실시할 수 있다. 따라서, 제1 기판(100)은 가기판으로서 기능한다. 박리 후, 필요에 따라 제1 기판(100)과 접촉하고 있던 면을 에칭용의 현상액 등으로 세척할 수 있다.
그 후 제2 기판(105)을 제2 절연막(135)를 개입시켜 제1 배선(152, 154) 상에 형성한다. 제2 기판(105)은 제1 기판(100)과 같은 기판을 사용할 수 있다. 제2 기판(105)은, 박리된 제1 기판(100)을 그대로 이용할 수도 있고, 다른 기판을 새롭게 이용할 수도 있다. 제2 절연막(135)은, 제1 절연막(130)과 같은 재료를 사용할 수 있다.
다음으로, 접합막(110)에 대해 레이저 조사, 또는, 포트리소그래피에 의해 제2 비어(160)를 형성하여, 제1 단자(122)를 노출시킨다(도 4b). 여기에서는 제2 비어(160)는 복수로 형성되어 그 크기가 제1 비어(142, 146) 보다 작게 도시되어 있으나, 단일한 제2 비어(160)를 형성할 수 있고, 또한, 그 크기는 제1 비어(142, 146) 보다 클 수 있다.
다음으로, 예컨대, 전해 도금법, 또는, 금속 페이스트를 이용하여 제2 배선층(175)을 형성한다(도 4c). 제2 배선층(175)은 제2 비어(160)를 메워 제1 단자(122)와 접하도록 형성한다. 형성한 제2 배선층(175)에 에칭 가공을 실시하여 불필요한 부분을 없고, 제2 배선(170)과 제3 배선(172, 174)을 형성한다(도 4d). 제2 배선(170)과 제3 배선(172, 174)은 서로 분리되어 있다. 제2 배선(170)은 제1 단자(122)와 전기적으로 접속되고 제3 배선(172)은 제1 배선(152)과 전기적으로 접속되고, 제3 배선(174)은 제1 배선(154)과 전기적으로 접속된다. 제2 배선(170), 제3 배선(172, 174)은 모두 제2 배선층(175)을 가공하여 형성된 것이므로, 따라서 이러한 배선은 동일한 층 내에 존재하고 있다.
제1 배선층(150)의 형성과 같이, 제2 배선층(175)의 형성 전에 금속 페이스트를 제2 비어(160)의 일부에 도포하여 금속층을 형성하고, 그 후 전해 도금법을 이용하여 제2 배선층(175)를 형성할 수도 있다. 또는, 제2 배선층(175)을 전해 도금으로 형성한 후, 금속 페이스트를 이용해 금속층을 추가적으로 형성할 수 있다.
이후, 제2 배선(170)과 제3 배선(172, 174)의 사이에 레지스트층(180)을 형성할 수 있다. 레지스트층(180)은 제2 배선(170), 제3 배선(172, 174)의 단부를 보호하는 기능을 가지며, 예컨대, 수지를 이용하여 습식제막법을 이용해 형성할 수 있다. 또한, 제2 배선(170), 제3 배선(172, 174) 상에는 땜납을 선택적으로 배치하는 경우, 땜납 마스크 등, 땜납에 대해 친화성의 낮은 재료를 레지스트층(180)으로 이용할 수도 있다. 이후, 제2 기판(105)을 박리할 수 있고, 반대로 제2 기판(105)을 남겨둘 수도 있다. 제2 기판(105)로서 금속판을 이용한 경우, 제2 기판(105)을 반도체 패키지에 남기는 것으로 방열판으로서 기능시킬 수 있다.
상술한 것처럼, 본 발명의 실시 형태와 관련되는 반도체 패키지의 제조 공정에 있어서, 칩 양면의 단자에 대해서 같은 수법(예컨대, 전해 도금법)으로 배선을 구축할 수 있기 때문에, 양면의 단자 상에 같은 공정, 같은 제조 장치를 이용하여 배선을 형성할 수 있다. 이 때문에, 제조 프로세스가 간략화되고, 제조 비용을 저감할 수 있다. 또한, 칩 양면의 단자와 같은 재료(예컨대, 구리)로 배선을 형성할 수 있기 때문에, 열적 신뢰성의 높은 접합을 달성할 수 있다.
(제6 실시 형태)
본 실시 형태에서는, 본 발명의 실시 형태와 관련되는 반도체 패키지의 제작 방법을 설명한다. 구체적으로는, 제5 실시 형태에서 나타낸 제1 기판으로서, 배선이 형성된 기판을 이용한 예를 도 6a 내지 6d, 도 7a 내지 7d, 도 8a, 도 8b를 이용하여 설명한다. 제5 실시 형태와 같은 구성에 관해서는 설명을 생략한다.
본 실시의 형태에서는, 제1 기판(200)으로서 미리 배선(기판 배선)(202, 204)이 형성된 기판(예컨대, 인쇄 배선 기판)을 이용한다(도 6a). 제1 기판(200)에는 관통 비어(208)가 형성되어 있고, 관통 비어(208)를 관통하는 기판 배선(202, 204)이 마련되어 있다. 또한, 두 개의 관통 비어(208)의 사이에는 관통공(206)이 마련되어 있다. 관통공(206)은 적어도 한 개가 있을 수 있고, 복수로 마련될 수도 있다.
제1 기판(200) 상에, 접합막(210)을 개입시켜 제1 단자(222)와 제2 단자(224, 226)가 구비된 반도체 칩(220)을 접합한다. 이 때, 반도체 칩(220)은 관통공(206)과 겹치도록 접합한다(도 6a). 다음으로, 반도체 칩(220)과 제2 단자(224, 226)를 묻도록 제1 절연막(230)을 형성한다(도 6b). 반도체 칩 220의 고정 방법이나 제1 절연막(230)의 형성 방법은 제5 실시 형태와 같다.
제5 실시 형태와 같이, 제1 절연막(230)에 제1 비어(242, 244), 제3 비어(246, 248)를 형성한다. 그 후, 전해 도금법, 또는, 금속 페이스트를 이용하여 제1 비어(242, 244), 제3 비어(246, 248)를 메우도록 제1 배선층(250)을 제1 절연막(230) 상에 형성한다(도 6d). 제1 배선층(250)을 에칭 가공하여 제1 배선(252, 254)을 더 형성한다(도 7a). 따라서, 제1 배선(252, 254)은 서로 분리되어 있으나, 동일한 층 내에 존재한다. 제1 배선(252)은 제2 단자(224)를 통해 반도체 칩(220)과 전기적으로 접속하고, 제1 배선(254)은 제2 단자(226)를 통해 반도체 칩(220)과 전기적으로 접속된다.
이후, 제5 실시 형태와 같이, 제1 배선(252, 254) 상에 제2 절연막(235)을 형성한다(도 7b). 도시하지는 않았지만, 기판을 제2 절연막(235) 상에 더 형성할 수도 있다.
이후, 관통공(206)을 통해 레이저 조사를 실시하고, 접합막(210)에 제2 비어(260)를 형성하고, 제1 단자(222)를 노출시킨다(도 7c). 여기에서는, 제2 비어(260)는 복수로 마련되고 있으나, 단일한 제2 비어(260)를 형성할 수도 있다.
이후, 제5 실시 형태와 같이, 기판 배선(202, 204), 제1 기판(200)과 겹치도록, 또한, 제2 비어(260)를 메우도록 제2 배선층(275)을 전해 도금법, 또는, 금속 페이스트를 이용하여 형성하고(도 7d), 에칭 가공을 더 실시하고, 제2 배선(270), 제3 배선(272, 274)을 형성한다(도 8a). 필요에 따라, 레지스트층(280)을 제2 배선(270)과 제3 배선(272, 274)의 사이에 형성할 수 있다(도 8b).
상술한 것처럼, 본 발명의 실시 형태와 관련되는 반도체 패키지의 제조 공정에서는, 칩 양면의 단자에 대해 같은 수법(예컨대, 전해 도금법)으로 배선을 구축할 수 있기 때문에, 양면의 단자 상에 같은 공정, 같은 제조 장치를 이용하여 배선을 형성할 수 있다. 이 때문에, 제조 프로세스가 간략화되고, 제조 비용을 저감할 수 있다. 또한, 칩 양면의 단자와 같은 재료(예컨대, 구리)로 배선을 형성할 수 있기 때문에, 열적 신뢰성의 높은 접합을 달성할 수 있다. 또한, 제1 기판(200)을 박리 할 필요가 없고, 제5 실시 형태에서 수행한 것처럼, 제2 기판(105)을 제1 배선(252, 254) 상에 형성할 필요가 없기 때문에, 공정을 단축할 수 있다. 또한, 관통 비어(208)에 마련되는 기판 배선(202, 204)을 미리 임의로 설계할 수 있기 때문에, 대전류를 흘리는데 적합한 기판을 이용할 수 있다.
100: 제1 기판, 105: 제2 기판, 110: 접합막, 120: 반도체 칩, 122: 제1 단자, 124: 제2 단자, 126: 제2 단자, 130: 제1 절연막, 135: 제2 절연막, 142: 제1 비어, 144: 제1 비어, 146: 제3 비어, 148: 제3 비어, 150: 제1 배선층, 152: 제1 배선, 154: 제1 배선, 156: 제1 배선, 160: 제2 비어, 170: 제2 배선, 172: 제3 배선, 174: 제3 배선, 175: 제2 배선층, 180: 레지스트층, 200: 제1 기판, 202: 기판 배선, 204: 기판 배선, 210: 접합막, 220: 반도체 칩, 222: 제1 단자, 224: 제2 단자, 226: 제2 단자, 230: 제1 절연막, 235: 제2 절연막, 242: 제1 비어, 244: 제1 비어, 246: 제3 비어, 248: 제3 비어, 250: 제1 배선층, 252: 제1 배선, 254: 제1 배선, 260: 제2 비어, 270: 제2 배선, 272: 제3 배선, 274: 제3 배선, 275: 제2 배선층, 280: 레지스트층

Claims (18)

  1. 반도체 칩과,
    상기 반도체 칩을 묻고, 또한, 제1 비어를 갖는 제1 절연막과,
    상기 반도체 칩 상에 위치하고, 또한, 상기 제1 비어를 통해 상기 반도체 칩과 전기적으로 접속된 제1 배선과,
    상기 반도체 칩 아래에 위치하고, 또한, 제2 비어를 갖는 접합막과,
    상기 접합막 아래에 위치하고, 또한, 상기 제2 비어를 통해 상기 반도체 칩과 전기적으로 접속된 제2 배선을 갖고,
    상기 제1 절연막에 포함되는 재료와 상기 접합막에 포함되는 재료가 서로 다른, 반도체 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩은, 상기 반도체 칩 아래와 위에 각각 제1 단자와 제2 단자를 갖고, 상기 반도체 칩은 각각 상기 제1 단자와 상기 제2 단자를 통해 상기 제2 배선 및 상기 제1 배선과 전기적으로 접속되어 있는, 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 절연막 내에 제3 비어를 갖고,
    상기 제1 절연막 아래에 위치하고, 또한, 상기 제3 비어를 통해 상기 제1 배선과 전기적으로 접속된 제3 배선을 갖는, 반도체 패키지.
  4. 제3항에 있어서,
    상기 제2 배선과 상기 제3 배선은 동일한 층 내에 존재하는, 반도체 패키지.
  5. 제3항에 있어서,
    상기 제1 비어, 상기 제2 비어, 상기 제3 비어는, 서로 크기가 다른, 반도체 패키지.
  6. 제1항에 있어서,
    상기 접합막은 복수의 비어를 더 갖는, 반도체 패키지.
  7. 제3항에 있어서,
    상기 제1 배선과 상기 제3 배선은 상기 제3 비어 안에서 접속되어 있는, 반도체 패키지.
  8. 제1항에 있어서,
    상기 접합막은 절연 재료를 포함하는, 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 배선 상에 기판 더 갖는, 반도체 패키지.
  10. 제1 기판에 접합막을 협지하도록 반도체 칩을 접합하고,
    상기 반도체 칩 상에 제1 절연막을 형성하고,
    상기 제1 절연막에 제1 비어를 형성하고,
    상기 제1 비어를 통해 상기 반도체 칩과 전기적으로 접속되도록 상기 제1 절연막 상에 제1 배선을 형성하고,
    상기 접합막에 제2 비어를 형성하고,
    상기 제2 비어를 통해 상기 반도체 칩과 전기적으로 접속되도록 상기 반도체 칩 아래에 제2 배선을 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
  11. 제10항에 있어서,
    상기 반도체 칩은, 상기 반도체 칩 아래와 위에 각각 제1 단자와 제2 단자를 갖고,
    상기 제1 배선과 상기 제2 배선은, 각각 상기 제2 단자와 상기 제1 단자를 통해 상기 반도체 칩과 전기적으로 접속되도록 형성하는, 반도체 패키지의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 비어와 동시에 제3 비어를 상기 제1 절연막에 형성하는 것을 더 포함하고,
    상기 제1 배선은, 상기 제3 비어를 메우도록 형성하는, 반도체 패키지의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 배선과 전기적으로 접속되도록, 상기 제2 배선과 동시에 상기 제3 비어 아래에 제3 배선을 형성하는 것을 더 포함하는, 반도체 패키지의 제조 방법.
  14. 제12항에 있어서,
    상기 제1 비어, 상기 제2 비어, 상기 제3 비어는 서로 크기가 다른, 반도체 패키지의 제조 방법.
  15. 제10항에 있어서,
    상기 제2 비어는, 상기 접합막에 복수의 비어를 갖도록 형성되는, 반도체 패키지의 제조 방법.
  16. 제10항에 있어서,
    상기 접합막은 절연 재료를 포함하는, 반도체 패키지의 제조 방법.
  17. 제10항에 있어서,
    상기 제1 절연막에 포함되는 재료는, 상기 접합막에 포함되는 재료와 다른, 반도체 패키지의 제조 방법.
  18. 제12항에 있어서,
    상기 제1 기판은 개구부와,
    상기 개구부를 관통하는 배선을 갖고,
    상기 제3 비어를 통해 상기 배선과 전기적으로 접속되도록 상기 제1 배선을 형성하는, 반도체 패키지의 제조 방법.
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