JP2017108041A - 半導体パッケージおよびその製造方法 - Google Patents

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    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
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    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
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Abstract

【課題】半導体デバイスのチップ両面に形成された電極と配線との間に、熱的信頼性の高い接合を構築するための接合方法を提供する。【解決手段】第１の基板上に接合膜を挟持するように半導体チップを接合し、半導体チップ上に第１の絶縁膜を形成し、第１の絶縁膜に第１のビアを形成し、第１のビアを通して半導体チップと電気的に接続されるように第１の絶縁膜上に第１の配線を形成し、接合膜に第２のビアを形成し、第２のビアを通して半導体チップと電気的に接続されるように半導体チップの下に第２の配線を形成することを含む、半導体パッケージの製造方法である。【選択図】図１

Description

本発明は半導体パッケージ、例えばパワー半導体デバイスが実装された半導体パッケージ、およびその製造方法に関する。
パワー半導体デバイスは電力の変換と制御を基本機能とする半導体デバイスである。家電やＯＡ機器で用いられているインバーターや小型モーターへの応用のみならず、発電所の電力システム、電車や自動車などのモーター駆動システムなどにおける電力の変換や制御を司る重要な役割を担っている。パワー半導体デバイスの代表的なものとして、例えばｐｎ接合ダイオード構造やショットキーバリアダイオード構造を有する整流ダイオード、パワートランジスタ、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などのパワートランジスタ、サイリスタなどが挙げられる。通常パワー半導体デバイスは、特許文献１，２で開示されているように、上下に一つあるいはそれ以上の電極（端子）を有する半導体チップ（以下、チップとも記す）として供給され、チップの上面と下面の両方に配線を構築し、配線を通して外部電源や他のデバイスと電気的に接続される。
特表２０１２―１６４８１７号公報 特開平９−７４１９３号公報 特開２００１−３５２００９号公報
本発明は、パワー半導体デバイスなどの半導体デバイスのチップ両面に形成された電極と配線との間に、熱的信頼性の高い接合を構築するための接合方法を提供することを目的の一つとする。あるいは、チップ両面に形成された電極上に対して該接合方法が適用された半導体デバイスチップを提供することを目的の一つとする。あるいは、該半導体デバイスチップが実装された半導体パッケージを提供することを目的の一つとする。
本発明の実施形態の一つは、半導体チップと、半導体チップを埋め込み、かつ、第１のビアを有する第１の絶縁膜と、半導体チップ上に位置し、かつ第１のビアを通して半導体チップと電気的に接続された第１の配線と、半導体チップの下に位置し、かつ第２のビアを有する接合膜と、接合膜の下に位置し、かつ第２のビアを通して記半導体チップと電気的に接続された第２の配線を有し、第１の絶縁膜に含まれる材料と接合膜に含まれる材料が互いに異なる、半導体パッケージである。
半導体チップは、半導体チップの下と上にそれぞれ第１の端子と第２の端子を有していてもよく、半導体チップはそれぞれ第１の端子と第２の端子を通して第２の配線と第１の配線と電気的に接続されていてもよい。
半導体パッケージはさらに第１の絶縁膜内に第３のビアを有していてもよく、第１の絶縁膜の下に位置し、かつ第３のビアを通して第１の配線と電気的に接続された第３の配線を有していてもよい。第１の配線と第３の配線は第３のビアの中で接続されていてもよい。第２の配線と第３の配線は同一の層内に存在していてもよい。
第１のビア、第２のビア、第３のビアは、互いに大きさが異なっていてもよい。接合膜はさらに複数のビアを有していてもよい。
接合膜は絶縁材料を含んでもよい。
半導体パッケージはさらに第１の配線上に基板を有していてもよい。
本発明の実施形態の一つは、第１の基板上に接合膜を挟持するように半導体チップを接合し、半導体チップ上に第１の絶縁膜を形成し、第１の絶縁膜に第１のビアを形成し、第１のビアを通して半導体チップと電気的に接続されるように第１の絶縁膜上に第１の配線を形成し、接合膜に第２のビアを形成し、第２のビアを通して半導体チップと電気的に接続されるように半導体チップの下に第２の配線を形成することを含む、半導体パッケージの製造方法である。
製造方法において、半導体チップは、半導体チップの下と上にそれぞれ第１の端子と第２の端子を有していてもよく、第１の配線と第２の配線は、それぞれ第２の端子と第１の端子を通して半導体チップと電気的に接続されるように形成してもよい。
製造方法において、第１のビアと同時に第３のビアを第１の絶縁膜に形成してもよく、第３のビアを埋めるように第１の配線を形成してもよい。第１の配線と電気的に接続されるように、第２の配線と同時に第３のビアの下に第３の配線を形成してもよい。
上記製造方法において、第１のビア、第２のビア、第３のビアは互いに大きさが異なっていてもよい。第２のビアは、第１の基板を貫通するように形成してもよい。第２のビアは、接合膜に複数のビアを有するように形成してもよい。
製造方法において、接合膜は絶縁材料を含んでもよい。第１の絶縁膜に含まれる材料は、接合膜に含まれる材料と異なっていてもよい。
上記製造方法において、基板は開口部と、開口部を貫通する配線を有していてもよく、第３のビアを通して配線と電気的に接続されるように第１の配線を形成してもよい。
本発明の一実施形態の半導体パッケージの断面模式図。 本発明の一実施形態の半導体パッケージの断面模式図。 本発明の一実施形態の半導体パッケージの製造方法を示す図。 本発明の一実施形態の半導体パッケージの製造方法を示す図。 本発明の一実施形態の半導体パッケージの製造方法を示す図。 本発明の一実施形態の半導体パッケージの製造方法を示す図。 本発明の一実施形態の半導体パッケージの製造方法を示す図。 本発明の一実施形態の半導体パッケージの製造方法を示す図。
以下、本発明の各実施形態について、図面等を参照しつつ説明する。但し、本発明は、その要旨を逸脱しない範囲において様々な態様で実施することができ、以下に例示する実施形態の記載内容に限定して解釈されるものではない。
また、図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
本発明において、ある一つの膜を加工して複数の膜を形成した場合、これら複数の膜は異なる機能、役割を有することがある。しかしながら、これら複数の膜は同一の工程で同一層として形成された膜に由来する。したがって、これら複数の膜は同一層に存在しているものと定義する。
以下に記載する各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
（第１実施形態）
本実施形態では、本発明の一実施形態に係る半導体パッケージの構造を、図１（Ａ）を用いて説明する。
半導体パッケージは半導体チップ１２０を含む。半導体チップ１２０には、少なくともチップ両面の一方に端子（取り出し電極）が形成されている。図１（Ａ）では第１の端子１２２と二つの第２の端子１２４、１２６を有する例が描かれている。
半導体パッケージは半導体チップ１２０上に第１の絶縁膜１３０を有しており、半導体チップ１２０ならびに第２の端子１２４、１２６を埋め込むように形成されている。第１の絶縁膜１３０は半導体チップ１２０を保護し、半導体パッケージに物理的強度を与えることで半導体パッケージ自体の取り扱いを容易にする機能を有する。
第１の絶縁膜１３０は、ビア（開口部）を有している。具体的には、第２の端子１２４、１２６と重なる領域上に第１のビア１４２、１４４を有している。さらに、半導体チップ１２０の近傍、かつ半導体チップ１２０とは重ならない領域に第３のビア１４６と１４８を有している。第１のビア１４２、１４４は第２の端子１２４、１２６に達しており、第３のビア１４６、１４８は第１の絶縁膜１３０を貫通している。
半導体パッケージは第１の絶縁膜１３０上に第１の配線１５２と１５４を有している。第１の配線１５２は第１のビア１４２と第３のビア１４６を埋め込むように設けられており、一方第１の配線１５４は第１のビア１４４と第３のビア１４８を埋め込むように設けられている。第１の配線１５２、１５４の一部は第１の絶縁膜１３０の上面に接している。第１の配線１５２、１５４はそれぞれ、第２の端子１２４、１２６を通して半導体チップ１２０と電気的に接続されている。後述するように、第１の配線１５２や１５４は電解めっき法や導電性金属のペースト（以下、金属ペースト）などを用いて形成することができる。
図１（Ａ）に示す半導体パッケージはさらに、第２の絶縁膜１３５を介して第１の配線１５２、１５４上に基板（第２の基板）１０５を有していてもよい。第２の絶縁膜１３５は第２の基板１０５を第１の配線１５２、１５４と接着する機能を有する。第２の基板１０５は半導体チップ１２０を保護すると同時に半導体パッケージに物理的強度を与える機能を有する。また、後述するように、第２の配線１７０や第３の配線１７２、１７４を形成する際の支持基板として機能する。したがって、本実施形態に係る半導体パッケージは必ずしも第２の絶縁膜１３５や第２の基板１０５は必須ではなく、半導体パッケージの物理的強度や取り扱いやすさを考慮し、設置しなくてもよい。
半導体パッケージはさらに半導体チップ１２０の下に接合膜１１０を有しており、接合膜１１０は少なくとも一つの第２のビア１６０を有している。そして第２のビア１６０を埋めるように、第２の配線１７０が半導体チップ１２０、接合膜１１０の下に設けられている。第２の配線１７０は第１の端子１２２を通して半導体チップ１２０と電気的に接続されている。後述するように、第１の配線１５２や１５４は電解めっき法や金属ペーストなどを用いて形成することができる。
接合膜１１０と第１の絶縁膜１３０の材料は異なっていてもよい。すなわち、接合膜１１０と第１の絶縁膜１３０に含まれる材料は互いに異なっていてもよい。したがって、第１のビア１４２、１４４を取り囲む材料と、第２のビア１６０を取り囲む材料が異なっていてもよい。
半導体パッケージはさらに、第３のビア１４６、１４８の下に第３の配線１７２、１７４を有している。第１のビア１４２、１４４、第２のビア１６０、および第３のビア１４６、１４８は互いに大きさ（断面積）が異なっていてもよい。例えば第３のビア１４６、１４８が最大であり、第２のビア１６０が最小でもよい。あるいは第１のビア１４２、１４４が最小でもよい。
第３の配線１７２は第１の配線１５２と電気的に接続されており、第３の配線１７４は第１の配線１５４と電気的に接続されている。なお、第２の配線１７０、第３の配線１７２、１７４は互いに物理的には接続されておらず、分離されているが、同一の層として存在していてもよい。後述するように、第２の配線１７０や第３の配線１７２、１７４は電解めっき法や金属ペーストなどを用いて形成することができる。
半導体パッケージはさらに、第２の配線１７０、第３の配線１７２、１７４の下にレジスト層１８０を有していてもよい。レジスト層は第２の配線１７０、第３の配線１７２、１７４の端部を保護する機能を有し、また、例えばはんだを選択的に第２の配線１７０、第３の配線１７２、１７４と接触できるよう、はんだとの親和性が低くてもよい。
本実施形態に係る半導体パッケージにより、チップの両面に設けられた端子に配線を構築することができ、これらの配線を用いることでチップ両面に設けられた端子に対し、チップの片方の側から電気信号を供給することができる。また、チップ両面の端子に対して、同じ配線形成方法（例えば電解メッキ法）を適用することができる。
通常、両面に端子を有するチップを実装する場合、チップ上面の端子には電解めっき法によって配線が形成される。一方、チップ下面の端子は、高融点はんだや焼結金属（例えば焼結銀など）、あるいは導電性ダイアタッチフィルム（ＤＡＦ）のような導電性フィルムを用いたり、あるいは接触した金属間の拡散による接続（金属拡散接合）を利用して、プリント配線基板などに設けられた配線パッドと接合される。すなわち、チップの上面と下面では配線の形成方法が異なっている。このため、上面の端子に対して配線を形成する際には使用しない装置、例えばチップボンディング装置などが必要となり、プロセスの複雑化、製造コストの増大を招く。また、高融点はんだや焼成金属、導電性フィルムを用いた接合や金属拡散接による接合は、熱的信頼性が比較的低く、接合面での剥離が起こりやすく、接合面やその近傍においてボイドが発生しやすい。
これに対して本発明の実施形態の一つである半導体パッケージは、後述するように、チップ両面の端子に対して同じ手法で配線を構築することができるため、両面の端子上に同じ工程、同じ製造装置を用いて配線を形成することができる。このため、製造プロセスが簡略化され、製造コストを低減することができる。また、チップ両面の端子と同じ材料（例えば銅）で配線を形成することができるため、熱的信頼性の高い接合を達成することができる。
（第２実施形態）
本実施形態では、本発明の一実施形態に係る半導体パッケージの構造を図１（Ｂ）を用いて説明する。本実施形態の半導体パッケージは、第２のビア１６０の構造が異なる点が第１実施形態のそれと異なる。第１実施形態と同様の構造に関しては記述を省略する。
図１（Ｂ）に示すように、本実施形態の半導体パッケージでは、接合膜１１０には単一のビア（第２のビア１６０）が設けられる。そしてこのビア１６０を埋めるように第２の配線１７０が形成される。この構造を採用することで、第１の端子１２２と第２の配線との接続領域が広がり、接触抵抗を大きく低減することができる。また、チップからの放熱を促進することができる。
（第３実施形態）
本実施形態では、本発明の実施形態である半導体パッケージの構造を図１（Ｃ）を用いて説明する。本実施形態の半導体パッケージは、第３のビア１４６、１４８の構造が異なる点が第１、第２実施形態のそれと異なる。第１、第２実施形態と同様の構造に関しては記述を省略する。
図１（Ｃ）に示すように、本実施形態の半導体パッケージでは、第３のビア１４６、１４８は複数の径を有する。すなわち第３のビア１４６、１４８は、開口面積が異なる領域を二つ以上有している。したがって、第１の配線１５２、１５４と第３の配線１７２、１７４は第３のビア１４６、１４８内で接続される。このような形状を有する第３のビア１４６、１４８は、例えば第１の絶縁膜１３０を貫通しないように、第１の絶縁膜１３０の上面から開口部を形成し、その後第１の絶縁膜１３０の下面から、より大きな開口部を形成することによって作成することができる。この構造を採用することで、より効率よく各ビアを電解めっき法で埋め込むことができ、また、ビア形成時にビア内に発生するスミヤを大幅に低減することができる。
（第４実施形態）
本実施形態では、本発明の実施形態に係る半導体パッケージの構造を図２を用いて説明する。本実施形態の半導体パッケージは、複数の半導体チップ１２０を有する点で第１乃至第３実施形態と異なる。また、チップの上下に配線を構築できる点で第１乃至第３実施形態と異なる。第１乃至第３実施形態と同様の構造に関しては記述を省略する。
図２に示すように、本実施形態の半導体パッケージは二つの半導体チップ１２０を有している。なお、半導体チップ１２０の数は二つに限定されず、三つ以上の半導体チップ１２０を有していてもよい。半導体パッケージはさらに、第１の絶縁膜１３０ならびに半導体チップ１２０の第２の端子１２４、１２６上に設けられた第１の配線１５２、１５４、１５６を有しており、二つの半導体チップ１２０は第１の配線１５４によって互いに電気的に接続されている。
二つの半導体チップ１２０の下には第２のビア１６０を有する接合膜１１０を介して第２の配線１７０がそれぞれ設けられている。また、レジスト層１８０が第１の配線１５２、１５４、１５６、および第２の配線１７０の端部を覆うように形成されている。なお、半導体パッケージは必ずしもレジスト層を半導体パッケージ両面に有する必要はなく、例えば半導体パッケージの下面のみに有していてもよい。
第１の配線１５２、１５４、１５６、第２の配線１７０は同じ方法で形成され、例えば電解めっき法や金属ペーストを用いて形成される。このため、プロセスが簡略化され、低いコストで複数の半導体チップを含む半導体パッケージを製造することができる。また、より熱的信頼性の高い接合を与えることができる。本実施形態の半導体パッケージでは、第１の配線１５２、１５４、１５６はチップの上面に開口する電極として機能し、一方、第２の配線１７０はチップの下面に開口する電極として機能する。したがって、半導体パッケージが積層された、高密度チップ実装基板を製造することができる。
（第５実施形態）
本実施形態では、本発明の実施形態に係る半導体パッケージの作製方法として、図１（Ａ）に示した半導体パッケージの作製方法を図３（Ａ）乃至３（Ｅ）、図４（Ａ）乃至４（Ｄ）、および図５を用いて説明する。
第１の基板１００上に接合膜１１０を用いて半導体チップ１２０を接合する。第１の基板１００として、金属やガラス、セラミック、樹脂などで形成された基板を用いることができる。樹脂、例えばエポキシ系樹脂にガラス繊維などが混合された基板でもよい。あるいは、あらかじめ配線が形成されたプリント基板などを用いてもよい。あるいは、薄い絶縁膜を銅などの金属の薄膜で挟持したフィルムが表面に設置された基板を用いてもよい。
接合膜１１０は、第１の基板１００と半導体チップ１２０を接着する機能を有すればよい。したがって、エポキシやポリイミド、ポリシロキサンなどの有機材料に代表される絶縁材料などを用いることができる。絶縁材料として、例えば絶縁性ＤＡＦを用いることができる。ただし、後述するように第１の基板１００は工程中に剥離されるので、物理的、あるいは化学的に第１の基板１００を剥離可能な接合膜１１０を用いることが好ましい。例えば光照射によって接着性が低下する接着剤を接合膜１１０として用いてもよい。
半導体チップ１２０はシリコンやガリウム、シリコンカーバイド、窒化ガリウムなどの半導体が有する半導体特性を利用したデバイスであればよい。例えば整流ダイオードやトランジスタなどが挙げられ、大電圧大電流で駆動されるパワートランジスタやサイリスタなどのパワー半導体デバイスでもよい。半導体チップ１２０には、少なくともチップ両面の一方に端子（取り出し電極）が形成されている。図３（Ａ）では第１の端子１２２と二つの第２の端子１２４、１２６を有する例が描かれている。
半導体チップ１２０と第２の端子１２４、１２６を埋め込むように第１の絶縁膜１３０を形成する（図３（Ｂ））。第１の絶縁膜１３０は、エポキシ系樹脂やポリイミド系樹脂を用い、インクジェット法や印刷法、スピンコーティング法、ディップコーティング法などの湿式製膜法により形成することができる。あるいは、絶縁性フィルムを半導体チップ１２０上に配置し、ラミネート加工などによって加熱・圧着して形成してもよい。第１の絶縁膜１３０と接合膜１１０の材料は異なっていてもよい。つまり、第１の絶縁膜１３０に含まれる材料と接合膜１１０に含まれる材料は異なっていてもよく、したがって、第１のビア１４２、１４４を取り囲む材料と、第２のビア１６０を取り囲む材料が異なっていてもよい。
この後、図３（Ｃ）に示すように、第１の絶縁膜１３０に第２の端子１２４、１２６と重なる領域に第１のビア１４２、１４４を形成し、第２の端子１２４、１２６を露出させる。同時に第１の絶縁膜１３０に第１の基板１００に達する第３のビア１４６、１４８を形成する。第３のビア１４６、１４８は第１のビア１４２、１４４よりも大きくすることができ、これにより、大きな電流を半導体チップ１２０に供給することができる。第１のビア１４２、１４４、第３のビア１４６、１４８はフォトリソグラフィーやレーザー照射によって形成すればよい。
次に、第１の絶縁膜１３０上に、第１のビア１４２、１４４、および第３のビア１４６、１４８を埋めるように第１の配線層１５０を形成する（図３（Ｄ））。第１の配線層１５０は電解めっき法、あるいは金属ペーストを用いて形成することができる。第１の配線層１５０は銅や金を含むことができる。形成した第１の配線層１５０にエッチング加工を行って不要な部分を取り除き、第１の配線１５２、１５４を形成する。第１の配線１５２は第１のビア１４２と第３のビア１４６を埋め込み、第２の端子１２４を通して半導体チップ１２０と電気的に接続される。一方、第１の配線１５４は第１のビア１４４と第３のビア１４８を埋め込み、第２の端子１２６を通して半導体チップ１２０と電気的に接続される。第１の配線１５２と１５４は、直接接続されず、分離されている。なお、第１の配線１５２と１５４は第１の配線層１５０を加工することによって形成されており、このため、これらの配線は同一の層内に存在している。
第１の配線層１５０を電解めっき法で形成する場合、第１のビア１４２、１４４、および第３のビア１４６、１４８が十分に金属で埋め込まれないことがある。この場合、金属ペーストを補足的に用いることができる。例えば第１の配線層１５０の形成前に金属ペーストを第１のビア１４２、１４４、あるいは第３のビア１４６、１４８の一部に塗布して金属層を形成し、その後電解めっき法を用いて第１の配線層を形成してもよい。あるいは、第１の配線層１５０を形成した後、金属ペーストを用いて金属層を追加的に形成してもよい。
次に第１の基板１００を剥離する（図４（Ａ））。剥離は物理的な力を加える、あるいは化学的に処理することで行うことができる。したがって、第１の基板１００は仮基板として機能する。剥離後、必要に応じて第１の基板１００と接触していた面をエッチング用の現像液などで洗浄してもよい。
その後第２の基板１０５を第２の絶縁膜１３５を介して第１の配線１５２、１５４上に形成する。第２の基板１０５は第１の基板１００と同様のものを使用することができる。第２の基板１０５は、剥離された第１の基板１００をそのまま用いてもよく、異なる基板を新たに用いてもよい。第２の絶縁膜１３５は、第１の絶縁膜１３０と同様のものを使用することができる。
次に接合膜１１０に対してレーザー照射、あるいはフォトリソグラフィーによって第２のビア１６０を形成し、第１の端子１２２を露出させる（図４（Ｂ））。ここでは第２のビア１６０は複数形成され、その大きさが第１のビア１４２、１４６よりも小さいように描かれているが、単一の第２のビア１６０を形成してもよく、またその大きさは第１のビア１４２、１４６よりも大きくてもよい。
次に、例えば電解メッキ法、あるいは金属ペーストを用いて第２の配線層１７５を形成する（図４（Ｃ））。第２の配線層１７５は第２のビア１６０を埋め、第１の端子１２２と接するように形成する。形成した第２の配線層１７５にエッチング加工を行って不要な部分を取り除き、第２の配線１７０と第３の配線１７２、１７４を形成する（図４（Ｄ））。第２の配線１７０と第３の配線１７２、１７４は互いに分離されている。第２の配線１７０は第１の端子１２２と接続され、第３の配線１７２は第１の配線１５２と電気的に接続され、第３の配線１７４は第１の配線１５４と電気的に接続される。第２の配線１７０、第３の配線１７２、１７４はいずれも第２の配線層１７５を加工して形成されたものであり、したがってこれらの配線は同一の層内に存在している。
第１の配線層１５０の形成と同様、第２の配線層１７５の形成前に金属ペーストを第２のビア２６０の一部に塗布して金属層を形成し、その後電解めっき法を用いて第２の配線層１７５を形成してもよい。あるいは、第２の配線層１７５を電解めっきで形成した後、金属ペーストを用いて金属層を追加的に形成してもよい。
この後、第２の配線１７０と第３の配線１７２、１７４との間にレジスト層１８０を形成してもよい。レジスト層１８０は第２の配線１７０、第３の配線１７２、１７４の端部を保護する機能を有し、例えば樹脂を用い、湿式製膜法を利用して形成することができる。また、第２の配線１７０、第３の配線１７２、１７４上にはんだを選択的に配置する場合、はんだマスクなど、はんだに対して親和性の低い材料を用いてもよい。この後、第２の基板１０５を剥離してもよく、逆に第２の基板１０５を残しておいてもよい。第２の基板１０５として金属板を用いた場合、第２の基板１０５を半導体パッケージに残すことで放熱板として機能させることができる。
上述したように、本発明の実施形態に係る半導体パッケージの製造工程において、チップ両面の端子に対して同じ手法（例えば電解めっき法）で配線を構築することができるため、両面の端子上に同じ工程、同じ製造装置を用いて配線を形成することができる。このため、製造プロセスが簡略化され、製造コストを低減することができる。また、チップ両面の端子と同じ材料（例えば銅）で配線を形成することができるため、熱的信頼性の高い接合を達成することができる。
（第６実施形態）
本実施形態では、本発明の実施形態に係る半導体パッケージの作製方法を説明する。具体的には、第５実施形態で示した第１の基板として、配線が形成された基板を用いた例を図６（Ａ）乃至６（Ｄ）、図７（Ａ）乃至４（Ｄ）、図８（Ａ）、（Ｂ）を用いて説明する。第５実施形態と同じ構成に関しては説明を省略する。
本実施の形態では、第１の基板２００として、あらかじめ配線（基板配線）２０２、２０４が形成された基板（例えばプリント配線基板）を用いる（図６（Ａ））。第１の基板２００には貫通ビア２０８が形成されており、貫通ビア２０８を貫通する基板配線２０２、２０４が設けられている。さらに、二つの貫通ビア２０８の間には貫通孔２０６が設けられている。貫通孔２０６は少なくとも一つあればよく、複数設けてもよい。
第１の基板２００上に、接合膜２１０を介して第１の端子２２２と第２の端子２２４、２２６が備えられた半導体チップ２２０を接合する。この際、半導体チップ２２０は貫通孔２０６と重なるように接合する（図６（Ａ））。次に半導体チップ２２０と第２の端子２２４、２２６を埋め込むように第１の絶縁膜２３０を形成する（図６（Ｂ））。半導体チップ２２０の固定方法や第１の絶縁膜２３０の形成方法は第５実施形態と同様である。
第５実施形態と同様に、第１の絶縁膜２３０に第１のビア２４２、２４４、第３のビア２４６、２４８を形成する。その後、電解めっき法、あるいは金属ペーストを用い、第１のビア２４２、２４４、第３のビア２４６、２４８を埋めるように第１の配線層２５０を第１の絶縁膜２３０上に形成する（図６（Ｄ））。さらに第１の配線層２５０をエッチング加工して第１の配線２５２、２５４を形成する（図７（Ａ））。したがって、第１の配線２５２、２５４は互いに分離しているが同一の層内に存在する。第１の配線２５２は第２の端子２２４を通して半導体チップ２２０と電気的に接続し、第１の配線２５４は第２の端子２２６を通して半導体チップ２２０と電気的に接続される。
この後、第５実施形態と同様に、第１の配線２５２、２５４上に第２の絶縁膜２３５を形成する（図７（Ｂ））。図示しないが、さらに基板を第２の絶縁膜２３５上に形成してもよい。
この後、貫通孔２０６を通してレーザー照射を行い、接合膜２１０に第２のビア２６０を形成し、第１の端子２２２を露出させる（図７（Ｃ））。ここでは第２のビア２６０は複数設けられているが、単一の第２のビア２６０を形成してもよい。
この後、第５実施形態と同様に、基板配線２０２、２０４、第１の基板２００と重なるように、かつ第２のビア２６０を埋めるように第２の配線層２７５を電解めっき法、あるいは金属ペーストを用いて形成し（図７（Ｄ））、さらにエッチング加工を行い、第２の配線２７０、第３の配線２７２、２７４を形成する（図８（Ａ））。必要に応じ、レジスト層２８０を第２の配線２７０と第３の配線２７２、２７４の間に形成してもよい（図８（Ｂ））。
上述したように、本発明の実施形態に係る半導体パッケージの製造工程では、チップ両面の端子に対して同じ手法（例えば電解めっき法）で配線を構築することができるため、両面の端子上に同じ工程、同じ製造装置を用いて配線を形成することができる。このため、製造プロセスが簡略化され、製造コストを低減することができる。また、チップ両面の端子と同じ材料（例えば銅）で配線を形成することができるため、熱的信頼性の高い接合を達成することができる。さらに、第１の基板２００を剥離する必要がなく、第５実施形態で行ったように第２の基板１０５を第１の配線２５２、２５４上に形成する必要がないため、工程を短縮することができる。また、貫通ビア２０８に設けられる基板配線２０２、２０４はあらかじめ任意に設計できるため、大電流を流すのに適した基板を用いることができる。
１００：第１の基板、１０５：第２の基板、１１０：接合膜、１２０：半導体チップ、１２２：第１の端子、１２４：第２の端子、１２６：第２の端子、１３０：第１の絶縁膜、１３５：第２の絶縁膜、１４２：第１のビア、１４４：第１のビア、１４６：第３のビア、１４８：第３のビア、１５０：第１の配線層、１５２：第１の配線、１５４：第１の配線、１５６：第１の配線、１６０：第２のビア、１７０：第２の配線、１７２：第３の配線、１７４：第３の配線、１７５：第２の配線層、１８０：レジスト層、２００：第１の基板、２０２：基板配線、２０４：基板配線、２１０：接合膜、２２０：半導体チップ、２２２：第１の端子、２２４：第２の端子、２２６：第２の端子、２３０：第１の絶縁膜、２３５：第２の絶縁膜、２４２：第１のビア、２４４：第１のビア、２４６：第３のビア、２４８：第３のビア、２５０：第１の配線層、２５２：第１の配線、２５４：第１の配線、２６０：第２のビア、２７０：第２の配線、２７２：第３の配線、２７４：第３の配線、２７５：第２の配線層、２８０：レジスト層

Claims (19)

  1. 半導体チップと、
    前記半導体チップを埋め込み、かつ、第１のビアを有する第１の絶縁膜と、
    前記半導体チップ上に位置し、かつ前記第１のビアを通して前記半導体チップと電気的に接続された第１の配線と、
    前記半導体チップの下に位置し、かつ第２のビアを有する接合膜と、
    前記接合膜の下に位置し、かつ前記第２のビアを通して前記半導体チップと電気的に接続された第２の配線を有し、
    前記第１の絶縁膜に含まれる材料と前記接合膜に含まれる材料が互いに異なる、半導体パッケージ。
  2. 前記半導体チップは、前記半導体チップの下と上にそれぞれ第１の端子と第２の端子を有し、前記半導体チップはそれぞれ前記第１の端子と前記第２の端子を通して前記第２の配線と前記第１の配線と電気的に接続されている、請求項１に記載の半導体パッケージ。
  3. 前記第１の絶縁膜内に第３のビアを有し、
    前記第１の絶縁膜の下に位置し、かつ前記第３のビアを通して前記第１の配線と電気的に接続された第３の配線を有する、請求項１に記載の半導体パッケージ。
  4. 前記第２の配線と前記第３の配線は同一の層内に存在する、請求項３に記載の半導体パッケージ。
  5. 前記第１のビア、前記第２のビア、前記第３のビアは、互いに大きさが異なる、請求項３に記載の半導体パッケージ。
  6. 前記接合膜はさらに複数のビアを有する、請求項１に記載の半導体パッケージ。
  7. 前記第１の配線と前記第３の配線は前記第３のビアの中で接続されている、請求項３に記載の半導体パッケージ。
  8. 前記接合膜は絶縁材料を含む、請求項１に記載の半導体パッケージ。
  9. 前記第１の配線上にさらに基板を有する、請求項１に記載の半導体パッケージ。
  10. 第１の基板上に接合膜を挟持するように半導体チップを接合し、
    前記半導体チップ上に第１の絶縁膜を形成し、
    前記第１の絶縁膜に第１のビアを形成し、
    前記第１のビアを通して前記半導体チップと電気的に接続されるように前記第１の絶縁膜上に第１の配線を形成し、
    前記接合膜に第２のビアを形成し、
    前記第２のビアを通して前記半導体チップと電気的に接続されるように前記半導体チップの下に第２の配線を形成することを含む、半導体パッケージの製造方法。
  11. 前記半導体チップは、前記半導体チップの下と上にそれぞれ第１の端子と第２の端子を有し、
    前記第１の配線と前記第２の配線は、それぞれ前記第２の端子と前記第１の端子を通して前記半導体チップと電気的に接続されるように形成する、請求項１０に記載の半導体パッケージの製造方法。
  12. 前記第１のビアと同時に第３のビアを前記第１の絶縁膜に形成し、
    前記第３のビアを埋めるように前記第１の配線を形成する、請求項１０に記載の半導体パッケージ製造方法。
  13. 前記第１の配線と電気的に接続されるように、前記第２の配線と同時に前記第３のビアの下に第３の配線を形成する、請求項１２に記載の半導体パッケージ製造方法。
  14. 前記第１のビア、前記第２のビア、前記第３のビアは互いに大きさが異なる、請求項１２に記載の半導体パッケージ製造方法。
  15. 前記第２のビアは、前記接合膜に複数のビアを有するように形成される、請求項１０に記載の半導体パッケージ製造方法。
  16. 前記接合膜は絶縁材料を含む、請求項１０に記載の半導体パッケージ製造方法。
  17. 前記第１の絶縁膜に含まれる材料は、前記接合膜に含まれる材料と異なる、請求項１０に記載の半導体パッケージ製造方法。
  18. 前記第１の基板は開口部と、前記開口部を貫通する配線を有し、
    前記第３のビアを通して前記配線と電気的に接続されるように第１の配線を形成する、請求項１２に記載の半導体パッケージ製造方法。
  19. 前記第２のビアは、前記接合膜に複数のビアを有するように形成する、請求項１０に記載の半導体パッケージ製造方法。
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