CN104103598A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括器件载体以及附接至器件载体的半导体芯片。此外，半导体器件包括具有凹陷的盖体。盖体包括半导体材料并且附接至器件载体以使得半导体芯片容纳在凹陷中。

Description

半导体器件及其制造方法
背景技术
半导体器件制造商坚持致力于提高它们产品的通用性和性能，并同时降低它们的制造成本。半导体器件制造中的一个重要方面是封装半导体芯片。如本领域技术人员所知晓的那样，在晶片上制造集成电路，随后单片化晶片以生产半导体芯片。一个或多个半导体芯片布置在封装中以保护它们免受环境和物理影响。封装也涉及将半导体芯片电极电耦合至半导体器件的外部端子。期望以低成本提供高性能器件的封装方法。
附图说明
包括附图以提供对于实施例的进一步理解，并且包括在以及构成本说明书的一部分。附图示出了实施例以及与说明书一起用于解释实施例的原理。随着参照以下详细说明书而变得更好地理解，将易于知晓其它实施例和许多实施例的有意的优点。附图的元件无需按照相对比例绘制。相同的附图标记对应于相同的部件。
图1示意性示出了示例性半导体器件的剖视图。
图2A至图2J示意性示出了制造半导体器件的方法的示例性工艺的剖视图。
图3A至图3B示意性示出了制造半导体器件的方法的示例性工艺的剖视图。
图4A至图4B示意性示出了制造半导体器件的方法的示例性工艺的剖视图。
图5示意性示出了示例性半导体器件的剖视图。
图6示意性示出了示例性半导体器件的剖视图。
图7示意性示出了示例性半导体器件的剖视图。
图8A至图8E示意性示出了制造半导体器件的方法的示例性工艺的剖视图。
图9示意性示出了示例性半导体器件的剖视图。
图10A至图10B是在晶片层级上制造半导体器件的方法的示例性工艺的透视图。
具体实施方式
在以下详细说明书中，对附图做出参考标记，其形成附图的一部分，以及借由可以实施本发明的说明具体实施例的方式示出了附图。在这点上，方向性术语，诸如“顶部”、“底部”、“左侧”、“右侧”、“上部”、“下部”等等用于所述附图的朝向。因为实施例的部件可以定位于大量不同的朝向，使用方向性术语以用于说明的目的并且并非是限定性的。应该理解，可以不脱离本发明的范围而采用其它实施例或者做出结构上或逻辑上改变。因此以下详细说明并非视作限定性，以及由所附权利要求限定本发明的范围。
应该理解的是在此所述的各个示例性实施例的特征可以相互组合，除非明确给出相反指示或者除非技术上限制。
如在本说明书中所采用的，术语“键合”、“附接”、“连接”、“耦合”和/或“电耦合”并非意味着元件必需直接接触在一起；插入的元件或层可以分别提供在“键合”、“附接”、“连接”、“耦合”和/或“电耦合”的元件之间。
以下所述的半导体器件包含一个或多个半导体芯片。可以通过不同技术制造半导体芯片，并且可以包括例如集成电路、电光学电路或电机械电路和/或无源器件。
半导体芯片可以包括集成电路，诸如例如逻辑集成电路、控制电路、微处理器、存储器件、功率器件等等。
特别地，可以涉及具有垂直结构的半导体芯片，也即可以制造半导体芯片以使得电流可以沿垂直于半导体芯片的主表面的方向流动。具有垂直结构的半导体芯片在其两个主表面上具有电极，也即在其顶侧和底侧上（底层在此也称作背侧）。
半导体芯片可以例如是功率半导体芯片。功率半导体芯片可以具有垂直结构。垂直功率半导体芯片可以例如是构造为功率MOSFET（金属氧化物半导体场效应晶体管）、IGBT（绝缘栅极型双极晶体管）、JFET（结型栅极场效应晶体管）、功率双极晶体管或功率二极管。借由示例的方式，功率MOSFET的源极电极和栅极电极可以位于前侧主表面上，而功率MOSFET的漏极电极可以设置在背侧主表面上。
半导体芯片无需由特定半导体材料制造，例如Si、SiC、SiGe、GaAs、GaN，并且此外可以包含并非半导体的无机和/或有机材料，诸如例如绝缘体、塑料或金属。
半导体芯片可以具有电极，其允许与包含在半导体芯片中的集成电路或功率器件电接触。电极可以包括施加至半导体芯片的半导体材料的一个或多个金属层。金属层可以制造为具有任何期望的几何形状以及任何期望的材料组分。金属层可以例如是覆盖了区域的层或焊区的形式。借由示例的方式，可以使用能够形成焊料键合或扩散焊料键合的任何所需的金属作为材料，例如Cu、Ni、NiSn、Au、Ag、Pt、Pd、In、Sn以及一个或多个这些金属的合金。金属层无需是纯净的或者仅由一种材料制造，也即包含在金属层中的材料的各种成分和浓度是可能的。
在此所述的半导体器件可以包括器件载体。一个或多个半导体芯片安装在器件载体上。在一个实施例中，器件载体可以包括半导体材料或者由半导体材料制成，例如硅。在一些实施例中，器件载体可以包括可以在至少一个主表面上至少部分地具有金属层的半导体材料。在一些实施例中，器件载体可以包括可以在至少一个主表面上至少部分地具有电绝缘层的半导体材料，绝缘层可以包括例如二氧化硅、氮化硅、氧化铝等等中的一种或多种。
在其它一些实施例中，器件载体可以是金属板或薄片，诸如例如引线框架的裸片焊盘。金属板或薄片可以由任何金属或金属合金制成，例如铜或铜合金。在其它一些实施例中，器件载体可以由有机或无机材料的绝缘层制成，例如塑料或陶瓷。例如，器件可以包括涂覆具有金属层的塑料层。该器件载体可以包括单层PCB（印刷电路板）或多层PCB。PCB可以具有至少一个绝缘层以及附接至绝缘层的构造金属薄层。通常在环氧树脂、聚四氟乙烯、芳族聚酰胺纤维或碳纤维的基底上制成绝缘层，并且可以包括一个或多个增强元件，诸如纤维垫，例如玻璃或碳纤维。在其它一些实施例中，器件载体可以包括涂覆具有金属层的陶瓷板，例如金属键合的陶瓷衬底。借由示例的方式，器件载体可以是DCB（直接铜键合）陶瓷衬底。
在此所述的半导体器件包括盖体。在此涉及的盖体可以包括或者可以由半导体材料制成。借由示例的方式，盖体可以由体半导体材料制成。盖体可以例如是具有凹陷的半导体芯片，例如具有凹陷的Si、SiC、SiGe、GaAs、GaN芯片。
图1示出了示例性半导体器件100。半导体器件100包括器件载体110，半导体芯片130和盖体150。半导体芯片130可以附接至器件载体110的上表面110a。盖体150具有凹陷151，半导体芯片130容纳在其中。此外，盖体150附接至器件载体110。也即，盖体150和器件载体110可以限定空腔160，半导体芯片130容纳在空腔中。
更具体地，形成在盖体150中的凹陷151可以限定盖体150的侧壁152，其部分地或者完全地围绕凹陷150。侧壁152可以包括安装在器件载体110上的底表面152a。如借由以下更详细示例的方式所解释说明的那样，盖体150的侧壁152的底表面152a可以通过粘附层、氧化物键合层（图1中未示出）等等而键合至器件载体110的上表面110a。
盖体150可以包括或者由半导体材料制成。更具体地，盖体150可以是体半导体部分，其中通过合适的材料移除工艺形成凹陷151，合适的材料移除工艺诸如例如蚀刻，特别是各向异性蚀刻、化学蚀刻、干法蚀刻、湿法蚀刻、特别是各向异性的干法或湿法蚀刻、反应离子蚀刻，机械加工，例如研磨、切割等等，或者微结构领域已知的其它技术。
器件载体110也可以包括或者由半导体材料制成。借由示例的方式，盖体150和器件载体110均可以由相同的半导体材料制成，例如盖体150和/或器件载体110可以包括硅或者由硅制成。具体地，器件载体110可以例如是硅芯片，而盖体150可以例如是（凹陷的）硅芯片。
借由示例的方式，器件载体110和/或盖体150可以包括单晶硅或多晶硅，或者由单晶硅或多晶硅制成。更具体地，器件载体110可以例如是体半导体部分。也可能的是器件载体110可以包括其它类型的载体或者由其它类型的载体制成，诸如例如如上所述的引线框架、PCB或金属键合陶瓷衬底。
在器件载体100包括单晶硅或多晶硅或者由单晶硅或多晶硅制成的情形中，也可能的是盖体150可以包括其它类型材料或者由其它类型材料制成，例如诸如塑料模塑化合物等等的绝缘材料。
半导体芯片130可以安装在器件载体110的上表面110a上。借由示例的方式，器件载体110的上表面110a可以是平坦的，从而导致半导体芯片130的下主表面130a和侧壁152的底表面152a可以基本上在相同的平面中延伸。
半导体器件100的尺寸可以在广泛范围内变化。在下文中X和Y表示横向方向，而Z涉及正交于器件载体110的上表面110a的方向。借由示例的方式，凹陷151可以具有在侧壁的底表面152a与凹陷151的内表面151a之间沿着方向Z测量得到的深度D，该厚度等于或大于50μm、80μm、200μm、500μm、1000μm、2000μm。另一方面，深度D可以等于或小于2000μm、1000μm、500μm、200μm、80μm、50μm。盖体151的深度D可以取决于半导体芯片130的厚度Ts，并且可以例如大于Ts。
盖体150在方向Z上的在凹陷151之上的厚度标记为Tl。Tl可以等于或大于200μm、350μm、500μm、1000μm。此外，Tl可以等于或小于2000μm、1000μm、500μm、350μm、200μm。
盖体150在方向Z上的总高度标记为H。H可以等于、大于或小于D和Tl的任何前述数值，当添加为H＝D+Tl时。
半导体芯片130可以具有由Ws标记的横向尺寸或宽度。Ws可以等于或大于1mm、2mm、5mm、10mm。此外，Ws可以等于或小于10mm、5mm、2mm、1mm。Ws可以例如沿方向X或Y测量。
半导体器件100的宽度可以由半导体器件100的最大横向尺寸限定，并且由Wd标记。Wd可以对应于器件载体110的最大横向尺寸，或者可以对应于盖体150的最大横向尺寸。如借由图1中示例的方式所表示，沿一个（例如X）或两个（例如X、Y）横向方向的器件载体110和盖体150的横向尺寸也可以相等。以下将进一步详细解释，可以在从多个器件阵列（参见图10B）切去半导体器件100的情形中获得在一个或两个横向方向上的盖体150和器件载体110的相等的横向尺寸。Wd可以大于1.5mm、5mm、1cm、3cm、5cm。此外，Wd可以小于5cm、3cm、1cm、5mm、1.5mm。
如以下将进一步详细解释说明的那样，可以设计半导体器件100以包括如下所述的变形例和/或附加细节。应该理解，如果没有明确给出相反指示或者由于技术限制而不可行，则以下借由示例方式解释的所有细节可以与半导体器件100组合。
图2A至图2J示出了制造半导体器件200的示例性方法的工艺阶段。应该注意，图2A至图2J中所示的制造阶段可以理解作为简化形式，因为可以使用这些附图中并未示出的额外动作。另一方面，图2A至图2J中所示的一些动作可以省略或者替换为其它工艺动作。特别地，以下结合附图3A至附图3B以及图4A至图4B中所示的实施例进一步解释说明一些可能的变形例。此外，可以修改或者相反地变更所述工艺阶段的顺序。
根据图2A，可以提供器件载体110。在一个实施方式中，器件载体110可以具有平坦的板的形状，例如半导体芯片、塑料板、陶瓷板或金属板。如图2B中所示，芯片键合层210可以位于器件载体110的上表面110a上。芯片键合层210可以包括例如粘合剂、焊料材料、金属颗粒、包含金属颗粒的有机膏剂等等。
根据图2C，半导体芯片130附接至器件载体110。可以例如通过粘附键合、焊接、扩散焊接、烧结等等附接半导体芯片130。应该注意，芯片键合层210可以是导电的或者可以是电绝缘的。在备选的实施方式中，多个半导体芯片130可以附接至器件载体110。
半导体芯片130可以具有暴露在半导体芯片130的下主表面130a处的底电极131。借由示例的方式，半导体芯片130可以配置作为垂直功率半导体芯片，并且可以包括功率二极管或功率晶体管，例如功率MOSFET、IGBT、JFET或功率双极晶体管。在功率MOSFET或JFET的情形中，底电极131可以例如是漏极电极。在功率双极晶体管的情形中，底电极131可以例如是集电极电极，并且在功率二极管的情形中底电极可以例如是阴极。
半导体芯片130具有与下主表面130a相对的上主表面130b。绝缘材料的层220可以设置在上主表面130b之上。可以构造绝缘材料的层220。借由示例的方式，可以构造绝缘材料的层220以包括第一部分220a、第二部分220b和第三部分220c。
绝缘材料的层220可以例如包括硬钝化层或者是硬钝化层，诸如氧化硅、氮化硅或氮氧化硅混合层。此外，绝缘层220可以包括聚合物层，例如由将要经由光刻而直接或间接构造的材料制成，例如光致抗蚀剂、诸如例如SU8，聚酰亚胺，叠层，印制的聚合物，BCB（苯环丁烯），聚对二甲苯，聚降冰片烯，环氧树脂或其它有机材料。
根据图2D，盖体150放置在器件载体110和半导体芯片130之上。盖体150具有凹陷151，例如结合图1如上所述而设计、划定尺寸以及制造。为了避免重复，参照对应的说明。
盖体150可以通过盖体键合层230固定至器件载体110。盖体键合层230可以例如包括粘附材料或焊料材料。在其它一些实施方式中，例如如果器件载体110和盖体150均包括半导体材料或者由半导体材料制成，半导体材料例如硅，则盖体键合层230可以例如是半导体氧化物键合层。
应该注意，绝缘材料的层220可以适配成具有厚度Ti（参见图1，在Z方向上）以支撑盖体150的凹陷151的内表面151a。换言之，Ti＝D－Ts，其中Ti可以是由如上所述D和Ts的数值的范围所限定的数值范围。
绝缘层240可以覆盖盖体150的外表面151b。借由示例的方式，绝缘层240可以包括聚合物层，聚合物层由例如将要经由光刻直接或间接构造的材料制成，例如光致抗蚀剂，诸如例如SU8，聚酰亚胺，叠层，印刷的聚合物，BCB（苯环丁烯），聚对二甲苯，聚降冰片烯，环氧树脂或其它有机材料。
如图2E所示，随后可以构造绝缘层240。例如可以通过光刻图案化或者通过直接激光束图案化而执行构造。也可能的是绝缘层240施加在预构造的设计中，例如通过使用印刷或层叠技术。
构造的绝缘层240可以用作掩模层，以便从构造工艺所产生的绝缘层240中的开口241下方从盖体150移除半导体材料。更具体地，蚀刻可以通过开口241施加至包含在盖体150中的半导体材料。诸如例如反应离子蚀刻、化学蚀刻、干法蚀刻、湿法蚀刻、激光烧蚀之类的常规蚀刻技术可以施加至盖体150。
如图2F所示，可以形成穿过盖体150的厚度的接触孔153。此外，可以施加例如用于移除材料的另一工艺的蚀刻工艺以形成穿过绝缘材料的层220的穿通孔221，或者更具体地例如穿过层220的部分220a、220b、220c。如图2F所示，穿过盖体150的接触孔153和与接触孔153对准并且穿过绝缘材料的层220的穿通孔241可以例如暴露半导体芯片130的上主表面130b。通常而言，盖体150具有至少一个开口（例如接触孔153），半导体芯片130例如其上表面130b的一部分通过该至少一个开口而暴露。
接触孔153和/或穿通孔221的内表面可以至少部分地被绝缘材料层（未示出）覆盖。取决于制造工艺，绝缘材料层可以例如仅覆盖盖体150的接触孔153的侧壁。这可以例如是当在蚀刻了穿过绝缘材料的层220的穿通孔221之前施加绝缘材料层时的情形（这示例性的两步孔形成工艺未示出在图2F中）。根据其它一些实施例，覆盖了接触孔153和/或穿通孔221的侧壁的绝缘材料层（未示出）到达了半导体芯片130的上主表面130b。借由示例的方式，绝缘材料层可以由这些材料制成或者绝缘材料层可以包括，例如氧化硅、氮化硅、氮氧化硅、聚合物（由例如SU8、聚酰亚胺、叠层、印刷聚合物、BCB（苯环丁烯）、环氧树脂或其它有机材料制成）。
此外，如图2G所示，穿硅通孔（TSV）134可以形成为与例如接触孔153和穿通孔221的一个和多个对准。TSV134可以暴露半导体芯片130的底电极131。
此外，TSV134的侧壁可以由绝缘材料和/或阻挡层覆盖（未示出）。绝缘材料可以由例如氮化硅、氧化硅、氮氧化硅、聚合物（例如SU8、聚酰亚胺）等等制成，或者可以包括上述材料。阻挡层材料可以由这些材料制成或者可以包括例如TiN、TaN、TiW等等。
如图2H所示，电接触260随后可以施加至半导体芯片130的上主表面130b。可以通过穿过盖体开口（例如接触孔153）并且可选地穿过穿孔221沉积金属至半导体芯片130的上主表面130b上而施加电接触260。电接触260的金属可以沉积在位于半导体芯片130的上主表面130b的顶电极（未示出）上。这些顶电极（未示出）可以或者在之前半导体晶片处理工艺期间预制造，或者可以通过在沉积电接触的金属之前穿过接触孔153和穿通孔221处理半导体芯片130的上主表面130b而在盖体放置之后形成。
借由示例的方式，位于电接触260下方并且与其电连接的顶芯片电极（未示出）在半导体芯片130是例如功率MOSFET和JFET的情形中可以是源极电极和栅极电极。在半导体芯片130是IGBT的情形中，顶芯片电极可以例如是发射极电极和栅极电极。在半导体芯片130是双极晶体管的情形中，顶芯片电极可以是发射极电极和基极电极。在半导体芯片130是功率二极管的情形中，顶芯片电极可以是二极管的阳极。
应该注意，对于如上所述所有功率应用而言，高达5、50、100、500或1000V或甚至更高的电压可以施加在顶芯片电极和底芯片电极之间。
进一步参照图2H，可以通过穿过接触孔153并且例如穿过穿通孔221沉积金属261进入TSV134中而形成导电TSV134。可以例如在用于形成电接触260的相同金属沉积动作内执行导电TSV134的形成。也即，可以通过例如相同的金属材料261和相同的金属沉积方法而执行电接触260形成和TSV134填充。
随后，可以形成半导体器件200的外部端子。可以有多种可能性以生成外部端子。借由示例的方式，如图2I所示，可以由导电材料270填充接触孔153以及例如穿通孔221。
无电电镀的工艺可以用于由导电材料270填充接触孔153和穿通孔221。在无电电镀中，现有技术中也称作化学电镀，首先，可以形成在电接触260的顶表面上籽晶层（未示出）。可以例如由钯或其它合适的材料制成籽晶层。在电接触260的表面可以用作自身的籽晶层的情形中也可以省略籽晶层的施加。借由示例的方式，可以通过激光束照射电接触260的顶表面以用于激活所照射的表面。
随后，如图2I所示，金属（通常为镍或铜）可以沉积在籽晶层（未示出）或者电接触260的已激活表面上。可以通过无电电镀施加导电材料270的金属，例如通过将半导体器件浸入用于金属沉积的无电化学浴中。导电材料270的上表面270a可以低于绝缘层240的上表面240a（凹）或高于绝缘层240的上表面240a（凸）。接着，可以施加在约300℃至400℃的温度步进以便于减小所沉积金属例如铜或镍的比电阻率。
可以通过仅从电接触260的顶表面260a开始电镀，或者可以从电接触260的顶表面260a以及接触孔153的侧壁开始电镀。例如，在该情形中，空隙可以保留在导电材料270中，这可以或者掩埋在导电材料270内，或者可以抵达导电材料270的上表面270a。
例如诸如金或银的贵金属之类的导电材料的薄层275可以可选地施加至导电材料270的顶部上，如图2J所示。导电材料270的上表面，或者如果施加了贵金属层275，则贵金属层275可以用作外部端子，以用于将半导体器件200电连接至外部应用，诸如例如电连接至应用板。
用于施加外部端子至半导体器件200的许多其它可能性是可行的。借由示例的方式，可以使用印刷方法，诸如例如丝网印刷、模板印刷或喷墨印刷，或可以使用滴涂。此外，如图3A和图3B所示，焊料也可以用作导电材料270和/或用于形成电接触260。
更具体地，图3A示出了可以等同于图2J所示半导体器件200的半导体器件300，不同之处在于一个或多个焊料沉积物380例如焊料球或焊料膏剂（未示出）可以填充进入接触孔153中并且例如进入穿通孔221中。焊料沉积物380随后经受热处理以回流焊料沉积物380。该回流动作可以导致接触孔153，并且例如穿通孔221被焊料材料381完全填充。焊料材料381的已暴露上表面可以突出由绝缘层240的上表面240a所限定的平面（或者更通常的，半导体器件200的上表面）。焊料材料381可以用于后续的回流工艺以将半导体器件200连接至外部应用，例如用户的应用板。
应该注意，在图2A至图2B所示的工艺中，事实上可以例如从顶方向（也即面对盖体150的外侧表面151a的方向（例如在Z方向上））执行所有方法动作，包括例如TSV形成、顶电极形成、电接触260形成、接触孔153填充等等。此外，可以例如在盖体150经由盖体键合层230而牢固地固定至器件载体110之后执行所有这些工艺。然而，也可能的是，可以在将盖体150安装至器件载体110之前执行一个、多个或者所有所述工艺。特别地，可以在晶片或芯片层级预制造顶芯片电极（未示出），可以在晶片或芯片层级预制造TSV134，可以在芯片或晶片层级预制造电接触260，以及可以在例如盖体150放置在器件载体110顶部上并且半导体芯片130与其附接之前在芯片或晶片层级预制造穿过盖体150的接触孔153。应该注意，如果盖体150在如上所述的一个或多个工艺之后附接至器件载体110，可能需要将盖体150键合至器件载体110的任何提高的温度不可以超过临界温度，否则这将危害在之前工艺动作期间所形成的结构。另一方面，例如如图3B所示，必需在低于临界温度的温度下执行回流工艺，在临界温度下盖体150将从器件载体110脱离。
图4A至图4B示出了制造半导体器件400的工艺方法的方法动作。工艺可以类似于结合图2A至图3B如上所述的工艺。然而，与图2D相反，在将盖体150附接，例如胶合、焊料键合或氧化物键合至器件载体110之前，制造TSV134和电接触260，参见图4B。
随后，类似于图2E中所示的工艺，可以构造附图4B中所示的绝缘层240以用于形成与电接触260垂直对准的开口241。此外，可以例如通过使用构造的绝缘层240用作掩模层而形成接触孔153，参见图2F。对于进一步处理，为了避免重复，借由示例的方式参照结合图2H至图3B如上所述的工艺。
例如如图5所示，在半导体器件500的一个实施例中，可以设计盖体150以自我支撑，也即仅经由盖体150的侧壁152由通过器件载体110支撑盖体150。
图6示出了可以用于支撑盖体150的附加的和/或备选的支撑结构。半导体器件600可以包括第一支撑结构，用于支撑包含了半导体芯片130的盖体150的内表面151a。此外，该第一支撑结构可以进一步包括绝缘材料的层220（参见图2A至图4B），和/或突出在绝缘材料的层220的上表面之上的构成整体所需的柱体222，和/或在盖体150的内表面151a处盖体150的构成整体所需的突出部155或156。可以例如由绝缘材料的层220支撑构成整体所需的突出部155，并且可以由半导体芯片130直接支撑构成整体所需的突出部156。此外，可以由第二支撑结构支撑盖体150的内表面151a，第二支撑结构包括例如由盖体150整体形成的托脚部分157，并且托脚部分157在盖体150与半导体器件600的器件载体110之间的凹陷151的轮廓内延伸。
图7示出了半导体器件700，包括在盖体150的凹陷151的内表面151a与器件载体110之间延伸的托脚部分710。可以在将盖体150放置在半导体芯片130和器件载体110之上之前在器件载体110上制造托脚部分710。借由示例的方式，可以通过沉积金属结构或诸如热固塑料的有机材料结构而形成托脚部分710，例如是具有合适的高度的柱体，例如高度对应于凹陷151的深度D（例如加上盖体键合层230的厚度）。例如如果器件载体110是半导体芯片，则也可以通过半导体构造方法制造托脚部分710。
图8A至图8E示出了制造半导体器件800的方法的工艺步骤。半导体器件800可以类似于半导体器件300，并且参照以上说明以便于避免重复。然而，与半导体器件300不同，半导体器件800包括器件载体绝缘层810。器件载体绝缘层810可以延伸在器件载体110的上表面110a之上。器件载体绝缘层810可以是未构造层，其完全覆盖了器件载体110的上表面110a。在其它一些实施例中，例如特别是在多芯片半导体器件的实施例中，器件载体绝缘层810可以是构造层。在该情形中，至少一个半导体芯片130附接至器件载体绝缘层810上以便于与器件载体110电绝缘（并且如果存在其它半导体芯片，则例如也与其它半导体芯片电绝缘）。
此外，也可能的是器件载体绝缘层810掩埋在器件载体110中。在该情形下，半导体芯片130可以例如附接至在掩埋的绝缘层810上的例如隔绝（insular）金属结构。
更具体地，图8A示出了提供结合附图2A已经解释说明的器件载体110。图8B示出了采用器件载体绝缘层810涂覆器件载体110的上表面110a。借由示例的方式，器件载体绝缘层810可以是硬钝化层，诸如例如氧化硅层、氮化硅层或氮氧化硅混合层。在器件载体110是半导体载体（例如多晶硅或单晶硅的硅载体）的情形下，可以在晶片层级在器件载体110的上表面110a处形成该硬钝化层。
在其它一些实施方式中，器件载体绝缘层810可以由以下材料制成：聚酰亚胺箔片，待经由光刻工艺直接或者间接构造的材料，例如诸如SU8的光致抗蚀剂，BCB（苯环丁烯），聚对二甲苯，聚降冰片烯，环氧树脂或其它有机材料。
如图8C所示，半导体芯片130附接至器件载体绝缘层810上。为了简洁起见，参照关于图2C的对应描述说明。
如图8D所示，盖体150放置在器件载体110上并且经由盖体键合层230而键合至器件载体110。参照图2D的对应说明以避免重复。盖体150可以经由例如盖体键合层230键合至器件载体绝缘层810上，如图8D所示，或者可以切去器件载体绝缘层810以允许盖体150的侧壁152的底表面152a经由例如盖体键合层230而键合至器件载体110。
在下文中，可以执行诸如例如如图2E至图3B中所述的工艺。借由示例的方式，图8E示出了采用如图2E至图2H以及图3A至图3B所示的方法动作而形成的半导体器件800。参照对应公开说明以便于避免重复。无需多言，也可以施加其它方法动作，诸如例如如上结合附图2I至图2J和/或图4A至图4B所述。
图9示出了示例性的多芯片半导体器件900的剖视图。多芯片半导体器件900包括器件载体110，多个半导体芯片130_1和130_2安装在器件载体110上。不失一般性而言，在下文中，半导体芯片130_1、130_2可以提供在多芯片半导体器件900中。此外，也不失一般性而言，两个半导体芯片130_1、130_2可以安装在器件载体绝缘层810上，如结合附图8A至图8E所述的那样。然而，也可能的是，半导体芯片130_1、130_2的一个或所有经由芯片键合层210直接安装在器件载体110的上表面110a上，参见附图2C和对应的公开说明。
图9中所示盖体150可以等同于如上所述的盖体150，不同之处在于图9中所示凹陷151以及盖体150的横向尺寸足够大以容纳多个半导体芯片130_1、130_2。借由示例的方式，如前所述，盖体150可以具有构成整体所需的托脚部分157以在半导体芯片130_1和半导体芯片130_2之间的区域中支撑盖体150。多芯片半导体器件900和半导体芯片130_1以及130_2可以具有相同的特征，并且可以通过如上所述相同工艺制造，包括在此所述但是不限于图9中所述的所有变形例。
图10A和图10B示出了具有上表面110a’的板状结构110’。板状结构110’在下文中将称作多器件载体，因为通过将板状结构110’分离为单个器件载体110而从板状结构110’形成器件载体110。多器件载体110’的上表面110a’可以部分地或者完全的涂覆有器件载体绝缘层810，图10A和图10B中未示出。
在下文中，不失一般性而言，多器件载体110’可以假设为半导体晶片，例如硅晶片。然而，一般而言，可以由用作器件载体110的任何前述材料制成多器件载体110’。唯一的限制在于多器件载体110’具有远大于器件载体110的横向尺寸，以便于当划片时提供多个器件载体110（例如半导体芯片）。借由示例的方式，多器件载体110’可以例如是具有例如200或300mm直径的盘形，或者具有相同或其它横向尺寸的诸如多边形的任何其它形状。
在图10A中并未示出的以下动作中，半导体芯片130安装在多器件载体110’（例如半导体晶片）上。半导体芯片130例如附接至多器件载体110’的上表面110a’上，或者附接至覆盖了多器件载体110’的器件载体绝缘层810（未示出）上。参照在此所述实施例的对应公开说明。半导体芯片130可以放置在多器件载体110’上，与其形成间隔开的关系。
图10B示出了半导体器件1000的阵列。每一个具有凹陷151的盖体150放置在多器件载体110’和半导体芯片130之上，半导体芯片130安装在多器件载体110’上以在多个凹陷中容纳半导体芯片130。可以例如通过如上所述的加热工艺来实现将盖体150固定至多器件载体110’。
更具体地，半导体器件1000的阵列可以例如包括设置在多器件载体110’和盖体150之间的盖体键合层230（未示出）。可以构造盖体键合层230以衬垫盖体150的侧壁152，并且配置以将多器件载体110’与盖体150固定在一起。
盖体150可以设置在盖体150的一个或多个连续阵列1050中，阵列可以从用于形成盖体150的半导体晶片（下文中称作“盖体晶片”）整体地切去。也即，多个凹陷151可以已经形成作为盖体晶片的半导体材料中的凹陷图案（未示出），并且随后分离盖体晶片以获得盖体150的一个或多个连续阵列1050。在图10B中，借由示例的方式，盖体150的阵列1050由盖体150的行所表示。为了便于理解，盖体150的凹陷151的位置由图10B中矩形线表示。
应该注意，盖体150的阵列1050其它行可以用于在批处理工艺中放置多个盖体150至多器件载体110’上。借由示例的方式，其中已经形成了盖体150的整个盖体晶片（未示出）可以用作放置在并且附接至多器件载体110’上的盖体150的阵列1050。在其它实施例中，可以使用盖体150的二维矩形阵列，例如包含了在X方向上的n个盖体以及在Y方向上的m个盖体的n×m阵列，其中n、m为整数。也可能的是将单独的盖体150以间隔开的关系放置在多器件载体110’上。可以例如以平行处理（批处理）或者以顺序方式（例如捡起-放置工序）而执行单独盖体10或者盖体150的阵列1050的放置和附接。
如图10B所述，随后可以在晶片层级上执行如前在此所述的所有工序。此处，晶片层级意味着多器件载体110’（例如半导体晶片）仍然是整体的，也即并未分离为单独的半导体器件100、200、300、400、500、600、700、800、900。当在晶片层级处理时，单个盖体150、构成整体所需盖体150的阵列1050，诸如例如图10B中所示的行，或者完整的“盖体晶片”可以经受晶片层级的处理。借由示例的方式，可以在晶片层级上、或者对单个盖体150或者对盖体阵列结构1050执行工艺处理，例如绝缘层240的施加和/或构造、TSV134的形成、顶芯片电极的形成、电接触260的形成、接触孔153的填充等等。
图10B进一步示出了将多器件载体110’分离为多个半导体器件100、200、300、400、500、600、700、800、900的动作。分离可以通过使用划片技术而执行，诸如例如刀片划片（锯切）、激光划片、蚀刻等等。沿着图10B中虚线所示的划片线而分离半导体器件100、200、300、400、500、600、700、800、900。借由示例的方式，可以使用如图10B所示网格形状的划片线而形成半导体器件100、200、300、400、500、600、700、800、900。
一般而言，划片线延伸穿过多器件载体110’。此外，划片线可以延伸穿过盖体150的阵列1050的半导体材料，也即整个盖体晶片或者其一部分。当将多器件载体110’分离为多个半导体器件100、200、300、400、500、600、700、800、900时，盖体150的至少一个整体成形的阵列1050因此可以分离为单个盖体150。
借由示例的方式，如果如用如图10B所示的盖体150的行，则在第一方向（图10B中在Y方向）上的所有划片线穿过盖体150的阵列1050的半导体材料以及多器件载体110’的（例如半导体）材料，而在第二方向（图10B中在X方向）上的划片线穿过多器件载体110’的半导体材料但是可以延伸在盖体150的相邻行之间，也即例如没有切割盖体150的半导体材料。
返回参照图1至图9，这些附图中示出的所有半导体器件100、200、300、400、500、600、700、800、900示出为具有器件载体110的外围侧面，与盖体150的外侧面齐平。可以例如通过与图10B中所示的在Y方向上的划片线相似的划片线而形成盖体150与器件载体110的侧表面齐平或者共面的这种设计。
尽管已经示出并且在此描述了具体实施例，本领域技术人员将知晓的是可以不脱离本发明的范围而将所示和所述具体实施例替换为大量备选的和/或等价的实施方式。借由示例的方式，在此所述所有实施例中，器件载体和盖体的至少一个由半导体材料制成或者包括半导体材料，例如体半导体部分。本申请意在覆盖在此所述具体实施例的任何修改例或变形例。因此，本发明意在仅有权利要求及其等价方式而限定。

Claims (25)

1.一种装置，包括：
器件载体；
半导体芯片，附接至所述器件载体；以及
盖体，具有凹陷，其中所述盖体附接至所述器件载体，所述半导体芯片被容纳在所述凹陷中并且所述盖体包括半导体材料。
2.根据权利要求1所述的装置，其中，所述凹陷形成在所述半导体材料中。
3.根据权利要求1所述的装置，其中，所述器件载体包括选自由以下项构成的组的材料：半导体材料，印刷电路板，引线框架，以及金属键合陶瓷。
4.根据权利要求1所述的装置，其中，所述器件载体包括电绝缘层。
5.根据权利要求4所述的装置，其中，所述半导体芯片附接至所述电绝缘层。
6.根据权利要求4所述的装置，其中，所述电绝缘层被掩埋在所述器件载体中。
7.根据权利要求1所述的装置，其中，所述半导体芯片是功率半导体芯片。
8.根据权利要求1所述的装置，其中，所述盖体具有至少一个开口，芯片电极穿过所述开口电连接至所述半导体器件的外部接触端子，其中所述外部接触端子位于所述盖体的外表面处。
9.根据权利要求8所述的装置，其中，所述半导体器件的所有外部接触端子位于所述盖体的外表面处。
10.根据权利要求1所述的装置，其中，所述盖体的内表面由包括所述半导体芯片的第一支撑结构支撑。
11.根据权利要求1所述的装置，其中，所述盖体的内表面由第二支撑结构支撑，所述第二支撑结构是与所述盖体整体形成的托脚部分。
12.一种装置，包括：
多器件载体；
多个半导体芯片，附接至所述多器件载体；以及
盖体的阵列，具有多个凹陷，其中所述盖体的阵列附接至所述多器件载体，所述多个半导体芯片被容纳在所述多个凹陷中并且所述盖体的阵列包括半导体材料。
13.根据权利要求12所述的装置，其中，所述盖体的阵列包括半导体晶片。
14.根据权利要求12所述的装置，其中，所述多个凹陷形成为所述半导体材料中的凹陷图案。
15.根据权利要求12所述的装置，其中，所述多器件载体包括半导体晶片。
16.一种装置，包括：
器件载体，包括半导体材料；
半导体芯片，附接至所述器件载体；以及
盖体，具有凹陷，其中所述盖体附接至所述器件载体并且所述半导体芯片被容纳在所述凹陷中。
17.一种方法，包括：
提供器件载体；
将半导体芯片附接至所述器件载体；
形成具有凹陷的盖体，其中，所述盖体包括半导体材料；以及
将所述盖体附接至所述器件载体，其中，所述半导体芯片被容纳在所述凹陷中。
18.根据权利要求17所述的方法，进一步包括：
在所述盖体中形成至少一个开口，其中所述开口与芯片电极对准；
使用导电材料至少部分地填充所述开口以生成所述半导体器件的外部接触端子。
19.根据权利要求15所述的方法，进一步包括：
在所述盖体中形成至少一个开口；
通过穿过所述开口处理所述半导体芯片在所述半导体芯片上形成芯片电极；以及
使用导电材料填充所述开口以生成所述半导体器件的外部接触端子。
20.一种方法，包括：
提供多器件载体；
将多个半导体芯片附接至所述多器件载体；
将包括半导体材料的多个盖体附接至所述多器件载体，其中多个凹陷形成在所述半导体材料中并且所述多个半导体芯片被容纳在所述多个凹陷中；并且此后
将所述多器件载体分离为多个半导体器件。
21.根据权利要求20所述的方法，其中，将所述多个盖体附接至所述多器件载体包括将至少一个构成整体所需的盖体阵列附接至所述多器件载体。
22.根据权利要求21所述的方法，进一步包括：
处理半导体晶片以在所述半导体晶片中形成凹陷的图案；以及
分离所述半导体晶片以获得至少一个构成整体所需的盖体阵列。
23.根据权利要求21所述的方法，进一步包括：
当将所述多器件载体分离为多个半导体器件时，将所述至少一个构成整体所需的盖体阵列分离为单独的盖体。
24.根据权利要求20所述的方法，进一步包括：
在所述多个盖体中形成多个开口，其中所述多个开口与多个芯片电极对准；以及
使用导电材料填充所述多个开口以生成所述半导体器件的多个外部接触端子。
25.根据权利要求20所述的方法，进一步包括：
在所述多个盖体中形成多个开口；
通过穿过所述多个开口处理所述多个半导体芯片而在所述多个半导体芯片上形成多个芯片电极；以及
使用导电材料填充所述多个开口以生成所述半导体器件的多个外部接触端子。
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