JP2003258172A - マルチチップモジュールの組立方法 - Google Patents
マルチチップモジュールの組立方法Info
- Publication number
- JP2003258172A JP2003258172A JP2002056491A JP2002056491A JP2003258172A JP 2003258172 A JP2003258172 A JP 2003258172A JP 2002056491 A JP2002056491 A JP 2002056491A JP 2002056491 A JP2002056491 A JP 2002056491A JP 2003258172 A JP2003258172 A JP 2003258172A
- Authority
- JP
- Japan
- Prior art keywords
- heat sink
- lsi
- substrate
- chip module
- bonding material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 複数のＬＳＩ素子により形成されたマルチチ
ップモジュールと、ヒートシンクを半田等の接続材料で
接合する際に、余った接続材料が基板上の配線に短絡し
ないようにするマルチチップモジュールの組立方法を提
供する。 【解決手段】 ＬＳＩ素子１、２、３上に剥離材を塗布
し、その上に可塑性材料７を塗布する。次に、ヒートシ
ンク５をヒンジ８に当接するまで下降させて仮配置した
後、ヒートシンク５をＬＳＩ素子１、２、３の上面から
取り外す。そして、ヒートシンク５に貼りついた可塑性
材料７について、はみ出た部分を除去する。次に、残っ
た可塑性材料７の体積と同じ体積の接合材料を該当する
ＬＳＩ素子の上面に配置する。次に、ヒートシンク５を
ヒンジ８に当接するように基板４上のＬＳＩ素子１、
２、３上に配置して、接合する。
ップモジュールと、ヒートシンクを半田等の接続材料で
接合する際に、余った接続材料が基板上の配線に短絡し
ないようにするマルチチップモジュールの組立方法を提
供する。 【解決手段】 ＬＳＩ素子１、２、３上に剥離材を塗布
し、その上に可塑性材料７を塗布する。次に、ヒートシ
ンク５をヒンジ８に当接するまで下降させて仮配置した
後、ヒートシンク５をＬＳＩ素子１、２、３の上面から
取り外す。そして、ヒートシンク５に貼りついた可塑性
材料７について、はみ出た部分を除去する。次に、残っ
た可塑性材料７の体積と同じ体積の接合材料を該当する
ＬＳＩ素子の上面に配置する。次に、ヒートシンク５を
ヒンジ８に当接するように基板４上のＬＳＩ素子１、
２、３上に配置して、接合する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個のＬＳＩ
（Ｌａｒｇｅ Ｓｃａｌｅ ＩｎｔｅｇｒａｔｅｄＣｉ
ｒｃｕｉｔ：集積回路）素子を１枚の基板に実装するマ
ルチチップモジュール、特にベアチップ実装のＬＳＩ素
子により形成されたマルチチップモジュールと、ヒート
シンクとを接続するマルチチップモジュールの組立方法
に関する。
（Ｌａｒｇｅ Ｓｃａｌｅ ＩｎｔｅｇｒａｔｅｄＣｉ
ｒｃｕｉｔ：集積回路）素子を１枚の基板に実装するマ
ルチチップモジュール、特にベアチップ実装のＬＳＩ素
子により形成されたマルチチップモジュールと、ヒート
シンクとを接続するマルチチップモジュールの組立方法
に関する。
【０００２】
【従来の技術】複数個のＬＳＩ素子を１枚の基板に実装
するマルチチップモジュールは、近時、ＬＳＩの集積度
の飛躍的な増加に伴い、発熱量も急激に増加している。
このため、通常は、ヒートシンクをこのマルチチップモ
ジュールの放熱面（上面）に接合して、このマルチチッ
プモジュールから発生した熱をヒートシンクにより放熱
させていた。なお、このＬＳＩ素子は、１枚の基板上に
複数個配置されているので、１枚のヒートシンクに複数
のＬＳＩ素子を接合して、ヒートシンクの部品点数の低
減を図っている。そして、このヒートシンクによるマル
チチップモジュールの冷却効率を上げるために、ヒート
シンクの放熱面積を拡大したり、ヒートシンクに当てる
風の風速を上げたりして、所謂熱伝達による伝熱を向上
させることで対応してきた。しかし、この方式も筐体の
小型化の要求及び設置環境条件の緩和の要求に伴って、
実装可能なエリアに制限があるため、限界となってきて
いる。そこで、ＬＳＩ素子からヒートシンクまでの熱伝
導による伝熱効率を向上させることにより、マルチチッ
プモジュールの冷却効率を向上させることが必要となっ
てきている。
するマルチチップモジュールは、近時、ＬＳＩの集積度
の飛躍的な増加に伴い、発熱量も急激に増加している。
このため、通常は、ヒートシンクをこのマルチチップモ
ジュールの放熱面（上面）に接合して、このマルチチッ
プモジュールから発生した熱をヒートシンクにより放熱
させていた。なお、このＬＳＩ素子は、１枚の基板上に
複数個配置されているので、１枚のヒートシンクに複数
のＬＳＩ素子を接合して、ヒートシンクの部品点数の低
減を図っている。そして、このヒートシンクによるマル
チチップモジュールの冷却効率を上げるために、ヒート
シンクの放熱面積を拡大したり、ヒートシンクに当てる
風の風速を上げたりして、所謂熱伝達による伝熱を向上
させることで対応してきた。しかし、この方式も筐体の
小型化の要求及び設置環境条件の緩和の要求に伴って、
実装可能なエリアに制限があるため、限界となってきて
いる。そこで、ＬＳＩ素子からヒートシンクまでの熱伝
導による伝熱効率を向上させることにより、マルチチッ
プモジュールの冷却効率を向上させることが必要となっ
てきている。
【０００３】マルチチップモジュールに実装されるＬＳ
Ｉ素子は、シリコンウエハの厚さのバラツキ、基板に実
装する際の製造バラツキ、基板の反り等の要因により、
ＬＳＩ素子の高さ方向のバラツキが０．２乃至０．３ｍ
ｍ程度生じる。従来は、これらのＬＳＩ素子とヒートシ
ンクとの間隔のバラツキを伝熱部材、例えば熱伝導ラバ
ーシートのような放熱シート又はグリースをＬＳＩ素子
とヒートシンクとの間に挿入することで解決していた
（特開平２−１９６４５３号公報、特開平１１−１３５
６９１号公報）。しかし熱伝導ラバーシート及びグリー
スは熱伝導率が０.８乃至数Ｗ／ｍ・Ｋと金属の熱伝導
率の１０分の１以下であり、可能な限りこの伝熱部材を
薄くしても熱的なロスが無視できないくらい大きくなっ
てしまう。
Ｉ素子は、シリコンウエハの厚さのバラツキ、基板に実
装する際の製造バラツキ、基板の反り等の要因により、
ＬＳＩ素子の高さ方向のバラツキが０．２乃至０．３ｍ
ｍ程度生じる。従来は、これらのＬＳＩ素子とヒートシ
ンクとの間隔のバラツキを伝熱部材、例えば熱伝導ラバ
ーシートのような放熱シート又はグリースをＬＳＩ素子
とヒートシンクとの間に挿入することで解決していた
（特開平２−１９６４５３号公報、特開平１１−１３５
６９１号公報）。しかし熱伝導ラバーシート及びグリー
スは熱伝導率が０.８乃至数Ｗ／ｍ・Ｋと金属の熱伝導
率の１０分の１以下であり、可能な限りこの伝熱部材を
薄くしても熱的なロスが無視できないくらい大きくなっ
てしまう。
【０００４】なお、ＬＳＩで発生した熱は、ＬＳＩの表
面からヒートシンクまでは熱伝導で伝熱された後、ヒー
トシンクから周囲の空気に熱伝達によって放熱するとい
う段階を経るのが一般的である。熱伝達の向上について
は、ヒートシンクの形状及びファンを含めた通風構造等
の工夫が数多く提案されている。しかし熱伝導は伝熱距
離／（伝熱面積×熱伝導率）の逆数に比例するものであ
り、これらは物性値であるため、構造と材料を選択して
しまえば決定してしまう。このため冷却効率を向上させ
るために、ＬＳＩとヒートシンクの間に熱伝導率の良い
材料を充填する必要がある。
面からヒートシンクまでは熱伝導で伝熱された後、ヒー
トシンクから周囲の空気に熱伝達によって放熱するとい
う段階を経るのが一般的である。熱伝達の向上について
は、ヒートシンクの形状及びファンを含めた通風構造等
の工夫が数多く提案されている。しかし熱伝導は伝熱距
離／（伝熱面積×熱伝導率）の逆数に比例するものであ
り、これらは物性値であるため、構造と材料を選択して
しまえば決定してしまう。このため冷却効率を向上させ
るために、ＬＳＩとヒートシンクの間に熱伝導率の良い
材料を充填する必要がある。
【０００５】そこで、ＬＳＩ素子とヒートシンクとを例
えば半田などの金属で直接接合する方法が考えられ、Ｌ
ＳＩ素子をヒートシンクに直接半田付けする構造が提案
されている（特開２０００−３１３６０号公報）。半田
の量は、通常、同一の量を複数のＬＳＩ素子とヒートシ
ンクとの間の接合に使用し、その量は、最もＬＳＩ素子
とヒートシンクとの間隔が大きい箇所において、充分に
接合可能な量に設定される。
えば半田などの金属で直接接合する方法が考えられ、Ｌ
ＳＩ素子をヒートシンクに直接半田付けする構造が提案
されている（特開２０００−３１３６０号公報）。半田
の量は、通常、同一の量を複数のＬＳＩ素子とヒートシ
ンクとの間の接合に使用し、その量は、最もＬＳＩ素子
とヒートシンクとの間隔が大きい箇所において、充分に
接合可能な量に設定される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな方法で、複数個のＬＳＩ素子と１枚のヒートシンク
とを接合すると、ＬＳＩ素子とヒートシンクとの間隔が
小さい箇所においては、半田の量が余ってしまい、この
余った半田がＬＳＩ素子の側面にあふれ、基板上の配線
に接触して短絡してしまうという問題点があった。
うな方法で、複数個のＬＳＩ素子と１枚のヒートシンク
とを接合すると、ＬＳＩ素子とヒートシンクとの間隔が
小さい箇所においては、半田の量が余ってしまい、この
余った半田がＬＳＩ素子の側面にあふれ、基板上の配線
に接触して短絡してしまうという問題点があった。
【０００７】ＬＳＩ素子がケースに入った状態で基板上
に実装されている場合は、ケースの高さが２〜３ｍｍ程
度あるので、複数のＬＳＩ素子にこのように一定量の半
田を配置したとしても、余った半田はＬＳＩ素子のケー
スの側面に付着し、基板まで半田が垂れて短絡するとい
う不具合は生じない。しかし、近時、信号伝播速度の低
減及び半導体装置の小型化を図るために、ケースを使用
せずに直接ＬＳＩ素子を基板に実装するベアチップ実装
が主流となってきている。このように、ＬＳＩ素子がベ
アチップでマルチチップモジュールに実装される場合
は、ＬＳＩ素子の高さが０．６乃至０．８ｍｍと低く、
しかもそのバラツキが前述のように０．２乃至０．３ｍ
ｍとあるので、高さの低いＬＳＩ素子に併せて半田を同
一量で配置してしまうと、高さの高いＬＳＩ素子では、
その上面上のヒートシンクとの間隔が短いので、基板ま
で半田があふれ出してしまう。図１０はこのように、基
板まで半田があふれた状態を示している。
に実装されている場合は、ケースの高さが２〜３ｍｍ程
度あるので、複数のＬＳＩ素子にこのように一定量の半
田を配置したとしても、余った半田はＬＳＩ素子のケー
スの側面に付着し、基板まで半田が垂れて短絡するとい
う不具合は生じない。しかし、近時、信号伝播速度の低
減及び半導体装置の小型化を図るために、ケースを使用
せずに直接ＬＳＩ素子を基板に実装するベアチップ実装
が主流となってきている。このように、ＬＳＩ素子がベ
アチップでマルチチップモジュールに実装される場合
は、ＬＳＩ素子の高さが０．６乃至０．８ｍｍと低く、
しかもそのバラツキが前述のように０．２乃至０．３ｍ
ｍとあるので、高さの低いＬＳＩ素子に併せて半田を同
一量で配置してしまうと、高さの高いＬＳＩ素子では、
その上面上のヒートシンクとの間隔が短いので、基板ま
で半田があふれ出してしまう。図１０はこのように、基
板まで半田があふれた状態を示している。
【０００８】図１０に示すように、このマルチチップモ
ジュールは、基板１４上に第１のＬＳＩ素子１１、第２
のＬＳＩ素子１２、第３のＬＳＩ素子１３が実装され、
また、基板１４の端部にはヒンジ１８が設けられ、この
ヒンジ１８により、各ＬＳＩ素子１１、１２、１３から
発生した熱を放熱する１個のヒートシンク１５が各ＬＳ
Ｉ素子１、２、３の上方に、基板１４とヒートシンク１
５が所定の間隔となるように対峙して例えばビス等によ
り着脱可能に支持されている。また、各ＬＳＩ素子１
１、１２、１３とヒートシンク１５の間には夫々半田１
６が配設され、各半導体１１、１２、１３とヒートシン
ク１５とを夫々接続している。この各ＬＳＩ素子１１、
１２、１３は上述のように、ＬＳＩ素子自身の厚さのバ
ラツキ及び基板実装時のＬＳＩ素子の位置のバラツキに
より各高さが相違しており、各ＬＳＩ素子１１、１２、
１３の上面とヒートシンク１５間の距離は夫々相違す
る。図示例では、第１のＬＳＩ素子１１とヒートシンク
１５間の距離が最も大きく、第２のＬＳＩ素子１２とヒ
ートシンク１５間の距離が最も小さい。各ＬＳＩ素子１
１、１２、１３上に配設した半田１６はいずれも同一量
であるので、第１のＬＳＩ素子１１とヒートシンク１５
を接続するのに最適な量の半田１６を他のＬＳＩ素子１
２、１３にも配置すると、第２のＬＳＩ素子１２上の半
田１６は、ヒートシンク１５間との間のスペースが小さ
いため、余ってしまい、ＬＳＩ素子１２の側方にはみ出
し、更には下方へあふれてしまう。このあふれた半田１
６が、基板１４上の配線（図示せず）等と接触し、短絡
事故が発生してしまう。
ジュールは、基板１４上に第１のＬＳＩ素子１１、第２
のＬＳＩ素子１２、第３のＬＳＩ素子１３が実装され、
また、基板１４の端部にはヒンジ１８が設けられ、この
ヒンジ１８により、各ＬＳＩ素子１１、１２、１３から
発生した熱を放熱する１個のヒートシンク１５が各ＬＳ
Ｉ素子１、２、３の上方に、基板１４とヒートシンク１
５が所定の間隔となるように対峙して例えばビス等によ
り着脱可能に支持されている。また、各ＬＳＩ素子１
１、１２、１３とヒートシンク１５の間には夫々半田１
６が配設され、各半導体１１、１２、１３とヒートシン
ク１５とを夫々接続している。この各ＬＳＩ素子１１、
１２、１３は上述のように、ＬＳＩ素子自身の厚さのバ
ラツキ及び基板実装時のＬＳＩ素子の位置のバラツキに
より各高さが相違しており、各ＬＳＩ素子１１、１２、
１３の上面とヒートシンク１５間の距離は夫々相違す
る。図示例では、第１のＬＳＩ素子１１とヒートシンク
１５間の距離が最も大きく、第２のＬＳＩ素子１２とヒ
ートシンク１５間の距離が最も小さい。各ＬＳＩ素子１
１、１２、１３上に配設した半田１６はいずれも同一量
であるので、第１のＬＳＩ素子１１とヒートシンク１５
を接続するのに最適な量の半田１６を他のＬＳＩ素子１
２、１３にも配置すると、第２のＬＳＩ素子１２上の半
田１６は、ヒートシンク１５間との間のスペースが小さ
いため、余ってしまい、ＬＳＩ素子１２の側方にはみ出
し、更には下方へあふれてしまう。このあふれた半田１
６が、基板１４上の配線（図示せず）等と接触し、短絡
事故が発生してしまう。
【０００９】図１１を用いて、上述の半田のあふれる様
子を具体的に詳述する。図１１に示すように、高さが
０．６ｍｍ及び０．８ｍｍで、横断面が１辺長２０ｍｍ
の正方形の２個のＬＳＩ素子１１、１２が混在して基板
１４上に実装されているマルチモジュールにおいて、
０．６ｍｍの高さのＬＳＩ素子１１に合わせて半田を配
置し、ヒートシンク１５を各ＬＳＩ素子１１、１２に接
合すると、必要な半田量は２０ｍｍ×２０ｍｍ×０．３
ｍｍ＝１２０ｍｍ３となる。この量を０．８ｍｍの高さ
のＬＳＩ素子１２に配置すると、このＬＳＩ素子１２と
ヒートシンク１５との間には２０ｍｍ×２０ｍｍ×０．
１ｍｍ＝４０ｍｍ3までしか存在できないので、残りの
８０ｍｍ３はＬＳＩ周囲に回り込むことになる。このと
き、ＬＳＩ素子１１、１２の実装ピッチが２２ｍｍしか
ないとすると、２２ｍｍ×２２ｍｍ×０．９ｍｍ−２０
ｍｍ×２０ｍｍ×０．９ｍｍの７５．６ｍｍ3までしか
周囲に回り込むことができないので、半田は基板１４ま
で達し、基板１４上の配線をショートさせてしまう。
子を具体的に詳述する。図１１に示すように、高さが
０．６ｍｍ及び０．８ｍｍで、横断面が１辺長２０ｍｍ
の正方形の２個のＬＳＩ素子１１、１２が混在して基板
１４上に実装されているマルチモジュールにおいて、
０．６ｍｍの高さのＬＳＩ素子１１に合わせて半田を配
置し、ヒートシンク１５を各ＬＳＩ素子１１、１２に接
合すると、必要な半田量は２０ｍｍ×２０ｍｍ×０．３
ｍｍ＝１２０ｍｍ３となる。この量を０．８ｍｍの高さ
のＬＳＩ素子１２に配置すると、このＬＳＩ素子１２と
ヒートシンク１５との間には２０ｍｍ×２０ｍｍ×０．
１ｍｍ＝４０ｍｍ3までしか存在できないので、残りの
８０ｍｍ３はＬＳＩ周囲に回り込むことになる。このと
き、ＬＳＩ素子１１、１２の実装ピッチが２２ｍｍしか
ないとすると、２２ｍｍ×２２ｍｍ×０．９ｍｍ−２０
ｍｍ×２０ｍｍ×０．９ｍｍの７５．６ｍｍ3までしか
周囲に回り込むことができないので、半田は基板１４ま
で達し、基板１４上の配線をショートさせてしまう。
【００１０】本発明はかかる問題点に鑑みてなされたも
のであり、特にベアチップ実装のＬＳＩ素子により形成
されたマルチチップモジュールと、ヒートシンクとを半
田等の接合材料（金属）で接合する際に、余った半田等
の接合材料が基板上の配線に短絡しないようにするマル
チチップモジュールの組立方法を提供することを目的と
する。
のであり、特にベアチップ実装のＬＳＩ素子により形成
されたマルチチップモジュールと、ヒートシンクとを半
田等の接合材料（金属）で接合する際に、余った半田等
の接合材料が基板上の配線に短絡しないようにするマル
チチップモジュールの組立方法を提供することを目的と
する。
【００１１】
【課題を解決するための手段】本発明に係るマルチチッ
プモジュールの組み立て方法は、基板上に搭載された複
数個のＬＳＩ素子の各上面に可塑性材料を塗布する第１
の工程と、前記ＬＳＩ素子の上面にヒートシンクを前記
基板との間隔が所定値となるように仮配置する第２の工
程と、前記ヒートシンクを前記ＬＳＩ素子上から取り外
し、前記ＬＳＩ素子の上面からはみ出た部分の少なくと
も一部の可塑性材料を除去する第３の工程と、前記ヒー
トシンク及び／又は各ＬＳＩ素子上面に残った可塑性材
料の質量を測定し、その質量に応じて各ＬＳＩ素子につ
いての適正量を判別し、この適正量の接合材料を各ＬＳ
Ｉ素子上に配置する第４の工程と、ヒートシンクを前記
基板との間隔が一様に所定値となるように配置し、更に
前記接合材料を溶融凝固させて前記各ＬＳＩ素子と前記
ヒートシンクとを接合する第５の工程と、を有すること
を特徴とする。
プモジュールの組み立て方法は、基板上に搭載された複
数個のＬＳＩ素子の各上面に可塑性材料を塗布する第１
の工程と、前記ＬＳＩ素子の上面にヒートシンクを前記
基板との間隔が所定値となるように仮配置する第２の工
程と、前記ヒートシンクを前記ＬＳＩ素子上から取り外
し、前記ＬＳＩ素子の上面からはみ出た部分の少なくと
も一部の可塑性材料を除去する第３の工程と、前記ヒー
トシンク及び／又は各ＬＳＩ素子上面に残った可塑性材
料の質量を測定し、その質量に応じて各ＬＳＩ素子につ
いての適正量を判別し、この適正量の接合材料を各ＬＳ
Ｉ素子上に配置する第４の工程と、ヒートシンクを前記
基板との間隔が一様に所定値となるように配置し、更に
前記接合材料を溶融凝固させて前記各ＬＳＩ素子と前記
ヒートシンクとを接合する第５の工程と、を有すること
を特徴とする。
【００１２】また、このマルチチップモジュールの組立
方法において、例えば、前記接合材料は、半田である。
方法において、例えば、前記接合材料は、半田である。
【００１３】更に、このマルチチップモジュールの組立
方法において、例えば、前記基板上にヒンジが設けられ
ていて、前記ヒートシンクは前記ヒンジに当接すること
により、前記基板との間隔が所定値になるように配置さ
れる。
方法において、例えば、前記基板上にヒンジが設けられ
ていて、前記ヒートシンクは前記ヒンジに当接すること
により、前記基板との間隔が所定値になるように配置さ
れる。
【００１４】更に、このマルチチップモジュールの組立
方法において、例えば、前記第４の工程は、前記第３の
工程により、前記各ＬＳＩ素子上に残った前記可塑性材
料の質量を測定する測定工程と、前記各可塑性材料の質
量と同じ体積となる接合材料の質量を計算する計算工程
と、この計算結果により求められた質量の接合材料を前
記各ＬＳＩ素子上に配置する配置工程と、を有する。
方法において、例えば、前記第４の工程は、前記第３の
工程により、前記各ＬＳＩ素子上に残った前記可塑性材
料の質量を測定する測定工程と、前記各可塑性材料の質
量と同じ体積となる接合材料の質量を計算する計算工程
と、この計算結果により求められた質量の接合材料を前
記各ＬＳＩ素子上に配置する配置工程と、を有する。
【００１５】また、本発明に係る他のマルチチップモジ
ュールの組立方法は、基板上に搭載された複数個のＬＳ
Ｉ素子の各上面に接合材料を塗布する第１の工程と、前
記ＬＳＩ素子の上面にヒートシンクを前記基板との間隔
が所定値となるように仮配置する第２の工程と、前記ヒ
ートシンクを前記ＬＳＩ素子上から取り外し、前記ＬＳ
Ｉ素子の上面からはみ出た部分の少なくとも一部の接合
材料を除去する第３の工程と、ヒートシンクを前記基板
との間隔が前記所定値となるように配置し、更に前記接
合材料を溶融凝固させて前記各ＬＳＩ素子と前記ヒート
シンクとを接合する第４の工程と、を有することを特徴
とする。
ュールの組立方法は、基板上に搭載された複数個のＬＳ
Ｉ素子の各上面に接合材料を塗布する第１の工程と、前
記ＬＳＩ素子の上面にヒートシンクを前記基板との間隔
が所定値となるように仮配置する第２の工程と、前記ヒ
ートシンクを前記ＬＳＩ素子上から取り外し、前記ＬＳ
Ｉ素子の上面からはみ出た部分の少なくとも一部の接合
材料を除去する第３の工程と、ヒートシンクを前記基板
との間隔が前記所定値となるように配置し、更に前記接
合材料を溶融凝固させて前記各ＬＳＩ素子と前記ヒート
シンクとを接合する第４の工程と、を有することを特徴
とする。
【００１６】更に、このマルチチップモジュールの組立
方法において、例えば、前記接合材料は、可塑性の半田
である。
方法において、例えば、前記接合材料は、可塑性の半田
である。
【００１７】更に、このマルチチップモジュールの組立
方法において、例えば、前記基板上にヒンジが設けられ
ていて、前記ヒートシンクは前記ヒンジに当接すること
により、前記基板との間隔が所定値になるように配置さ
れる。
方法において、例えば、前記基板上にヒンジが設けられ
ていて、前記ヒートシンクは前記ヒンジに当接すること
により、前記基板との間隔が所定値になるように配置さ
れる。
【００１８】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して説明する。図１乃至図５は、本発明
の第１実施例に係るマルチチップモジュールの組立方法
を工程順に示す断面図である。本実施例は、図５に示す
ように、基板４上に第１のＬＳＩ素子１、第２のＬＳＩ
素子２及び第３のＬＳＩ素子３を実装したマルチチップ
モジュールに、ヒートシンク５を接合するマルチチップ
モジュールの組立方法についてのものである。
付の図面を参照して説明する。図１乃至図５は、本発明
の第１実施例に係るマルチチップモジュールの組立方法
を工程順に示す断面図である。本実施例は、図５に示す
ように、基板４上に第１のＬＳＩ素子１、第２のＬＳＩ
素子２及び第３のＬＳＩ素子３を実装したマルチチップ
モジュールに、ヒートシンク５を接合するマルチチップ
モジュールの組立方法についてのものである。
【００１９】図１に示すように、基板４上に設けられた
各ＬＳＩ素子１、２、３が搭載されている。そして、シ
リコンウエハの厚さのバラツキ、基板に実装する際の製
造バラツキ及び基板の反り等の要因により、各ＬＳＩ素
子１、２、３の上面（放熱面）の基板４に対する高さは
相違している。なお、各ＬＳＩ素子１、２、３の上面は
半田付け可能なようにメタライズ処理が施されている。
また、各ＬＳＩ素子1、２、３の上面には、剥離材を塗
布しておく。
各ＬＳＩ素子１、２、３が搭載されている。そして、シ
リコンウエハの厚さのバラツキ、基板に実装する際の製
造バラツキ及び基板の反り等の要因により、各ＬＳＩ素
子１、２、３の上面（放熱面）の基板４に対する高さは
相違している。なお、各ＬＳＩ素子１、２、３の上面は
半田付け可能なようにメタライズ処理が施されている。
また、各ＬＳＩ素子1、２、３の上面には、剥離材を塗
布しておく。
【００２０】先ず、基板４上に実装された第１のＬＳＩ
素子１、第２のＬＳＩ素子２及び第３のＬＳＩ素子３の
上面に、夫々可塑性材料７を塗布する。この可塑性材料
７は粘着性のある粘土、ちょう度の小さいシリコーング
リース又はコンパウンド等が用いられる。なお、この可
塑性材料７の塗布量は、厳密に管理する必要はない。
素子１、第２のＬＳＩ素子２及び第３のＬＳＩ素子３の
上面に、夫々可塑性材料７を塗布する。この可塑性材料
７は粘着性のある粘土、ちょう度の小さいシリコーング
リース又はコンパウンド等が用いられる。なお、この可
塑性材料７の塗布量は、厳密に管理する必要はない。
【００２１】次に、図２に示すように、ヒートシンク５
をヒンジ８に当接するまで下降させて、可塑性材料７を
塗布したＬＳＩ素子１、２、３にヒートシンク５を仮配
置する。そうすると、各ＬＳＩ素子１、２、３の高さ寸
法及び傾き、反り量に合わせて、可塑性材料７が変形
し、各ＬＳＩ素子１、２、３とヒートシンクとの間の隙
間を埋め、更に、余剰な可塑性材料７が、各ＬＳＩ素子
１、２、３の上面からはみ出る。
をヒンジ８に当接するまで下降させて、可塑性材料７を
塗布したＬＳＩ素子１、２、３にヒートシンク５を仮配
置する。そうすると、各ＬＳＩ素子１、２、３の高さ寸
法及び傾き、反り量に合わせて、可塑性材料７が変形
し、各ＬＳＩ素子１、２、３とヒートシンクとの間の隙
間を埋め、更に、余剰な可塑性材料７が、各ＬＳＩ素子
１、２、３の上面からはみ出る。
【００２２】次に、ヒートシンク５を各ＬＳＩ素子１、
２、３の上面から取り外す。図３はヒートシンク５の下
面の一部を示す。この図３に示すように、ヒートシンク
５を取り外すと、ヒートシンク５には、可塑性材料７が
貼り付く。例えば、図３に示すように、第２のＬＳＩ素
子２と第３のＬＳＩ素子３の上面に塗布された可塑性材
料７が各ＬＳＩ素子１、２、３から剥れてヒートシンク
５に貼りつく。なお、このとき可塑性材料７は各ＬＳＩ
素子１、２、３側に貼り付いてもよいが、前述の如く、
各ＬＳＩ素子１、２、３の上面に可塑性材料７を塗布す
る前に剥離剤をあらかじめ塗布しておくことにより、一
様にヒートシンク５側に可塑性材料７を貼り付かせるこ
とができ、その後の工程が容易となる。
２、３の上面から取り外す。図３はヒートシンク５の下
面の一部を示す。この図３に示すように、ヒートシンク
５を取り外すと、ヒートシンク５には、可塑性材料７が
貼り付く。例えば、図３に示すように、第２のＬＳＩ素
子２と第３のＬＳＩ素子３の上面に塗布された可塑性材
料７が各ＬＳＩ素子１、２、３から剥れてヒートシンク
５に貼りつく。なお、このとき可塑性材料７は各ＬＳＩ
素子１、２、３側に貼り付いてもよいが、前述の如く、
各ＬＳＩ素子１、２、３の上面に可塑性材料７を塗布す
る前に剥離剤をあらかじめ塗布しておくことにより、一
様にヒートシンク５側に可塑性材料７を貼り付かせるこ
とができ、その後の工程が容易となる。
【００２３】この可塑性材料７は各ＬＳＩ素子１、２、
３の高さ寸法、傾き及び反り量を転写して、その余剰部
分が周囲にはみ出た形に形成される。そして、各ＬＳＩ
素子１、２、３の上面に接触していた部分とはみ出た部
分の境界を切取線９として、この切取線９に沿って周辺
の４辺を切断し、この可塑性材料７のはみ出た部分を除
去する。そうすると、図４に示すように、ヒートシンク
５上には、各ＬＳＩ素子1、２、３の上面と各々同じ面
積の可塑性材料７が得られる。この残った可塑性材料７
の体積が、夫々のＬＳＩ素子１、２、３に対してヒート
シンク５との間隙を埋めるに必要な量となる。
３の高さ寸法、傾き及び反り量を転写して、その余剰部
分が周囲にはみ出た形に形成される。そして、各ＬＳＩ
素子１、２、３の上面に接触していた部分とはみ出た部
分の境界を切取線９として、この切取線９に沿って周辺
の４辺を切断し、この可塑性材料７のはみ出た部分を除
去する。そうすると、図４に示すように、ヒートシンク
５上には、各ＬＳＩ素子1、２、３の上面と各々同じ面
積の可塑性材料７が得られる。この残った可塑性材料７
の体積が、夫々のＬＳＩ素子１、２、３に対してヒート
シンク５との間隙を埋めるに必要な量となる。
【００２４】次に、これらの可塑性材料７の質量を例え
ば精密秤等にて測定し、各可塑性材料７の質量と、この
可塑性材料７の比重より、各可塑性材料７の体積を求め
る。そして、ヒートシンク５と各ＬＳＩ素子１、２、３
とを接続する半田等の接合材料６の比重と、各可塑性材
料７の体積より、各可塑性材料７と同じ体積の接合材料
６の質量を計算する。この計算により求められた質量
が、各ＬＳＩ素子１、２、３上に必要な接合材料６の量
となる。なお、この接合材料６は、シート状の低融点半
田及びクリーム半田等が使用される。
ば精密秤等にて測定し、各可塑性材料７の質量と、この
可塑性材料７の比重より、各可塑性材料７の体積を求め
る。そして、ヒートシンク５と各ＬＳＩ素子１、２、３
とを接続する半田等の接合材料６の比重と、各可塑性材
料７の体積より、各可塑性材料７と同じ体積の接合材料
６の質量を計算する。この計算により求められた質量
が、各ＬＳＩ素子１、２、３上に必要な接合材料６の量
となる。なお、この接合材料６は、シート状の低融点半
田及びクリーム半田等が使用される。
【００２５】次に、前述の計算工程によって求められた
量の接合材料６を該当するＬＳＩ素子の上面に配置す
る。この際に、予め、接合材料６は、０．１ｇ又は０．
５ｇといったような単位で仕分しておき、必要な分の接
合材料６を選択し、該当するＬＳＩ素子上に配置するよ
うにすれば、この配置工程を自動化することができる。
量の接合材料６を該当するＬＳＩ素子の上面に配置す
る。この際に、予め、接合材料６は、０．１ｇ又は０．
５ｇといったような単位で仕分しておき、必要な分の接
合材料６を選択し、該当するＬＳＩ素子上に配置するよ
うにすれば、この配置工程を自動化することができる。
【００２６】図５に示すように、ヒートシンク５をヒン
ジ８に当接するように基板４上のＬＳＩ素子１、２、３
上に配置して、マルチチップモジュールを仮組立てし、
その後、恒温槽又はオーブンで接合材料６を加熱して溶
融させ、更に冷却すれば、ＬＳＩ素子１、２、３とヒー
トシンク５が接合される。次に、ヒートシンク５をヒン
ジ８にネジ止めすることにより、マルチチップモジュー
ルが本組立される。
ジ８に当接するように基板４上のＬＳＩ素子１、２、３
上に配置して、マルチチップモジュールを仮組立てし、
その後、恒温槽又はオーブンで接合材料６を加熱して溶
融させ、更に冷却すれば、ＬＳＩ素子１、２、３とヒー
トシンク５が接合される。次に、ヒートシンク５をヒン
ジ８にネジ止めすることにより、マルチチップモジュー
ルが本組立される。
【００２７】図５は、上述したような組立方法により組
み立てられたマルチチップモジュールの断面図を示す。
図５に示すように、基板４上に第１のＬＳＩ素子１、第
２のＬＳＩ素子２、第３のＬＳＩ素子３が実装され、各
ＬＳＩ素子１、２、３の上方にヒートシンク５が設置さ
れている。この各ＬＳＩ素子１、２、３とヒートシンク
５の間には、接合材料６が設けられ、各ＬＳＩ素子１、
２、３とヒートシンク５とを接合している。なお、各Ｌ
ＳＩ素子１、２、３の上面とヒートシンク５との隙間は
夫々相違するが、その隙間にあった量の接合材料６が設
けられており、接合材料６の余りが各ＬＳＩ素子１、
２、３の側面に大きくはみ出し、下方へ垂れることはな
い。
み立てられたマルチチップモジュールの断面図を示す。
図５に示すように、基板４上に第１のＬＳＩ素子１、第
２のＬＳＩ素子２、第３のＬＳＩ素子３が実装され、各
ＬＳＩ素子１、２、３の上方にヒートシンク５が設置さ
れている。この各ＬＳＩ素子１、２、３とヒートシンク
５の間には、接合材料６が設けられ、各ＬＳＩ素子１、
２、３とヒートシンク５とを接合している。なお、各Ｌ
ＳＩ素子１、２、３の上面とヒートシンク５との隙間は
夫々相違するが、その隙間にあった量の接合材料６が設
けられており、接合材料６の余りが各ＬＳＩ素子１、
２、３の側面に大きくはみ出し、下方へ垂れることはな
い。
【００２８】次に、本発明の第２の実施例について説明
する。本発明の第２の実施例におけるマルチモジュール
の組立方法は、先ず、図６に示すように、基板４上に実
装された第１のＬＳＩ素子１、第２のＬＳＩ素子２及び
第３のＬＳＩ素子３の上面に、剥離剤を塗布し、その上
に夫々接合材料６を塗布する。この接合材料６は、例え
ばクリーム半田のように可塑性のある半田であればよ
い。なお、この接合材料６の塗布量は、厳密に管理する
必要はない。
する。本発明の第２の実施例におけるマルチモジュール
の組立方法は、先ず、図６に示すように、基板４上に実
装された第１のＬＳＩ素子１、第２のＬＳＩ素子２及び
第３のＬＳＩ素子３の上面に、剥離剤を塗布し、その上
に夫々接合材料６を塗布する。この接合材料６は、例え
ばクリーム半田のように可塑性のある半田であればよ
い。なお、この接合材料６の塗布量は、厳密に管理する
必要はない。
【００２９】次に、図７に示すように、ヒートシンク５
をヒンジ８に当接するまで下降させて、接合材料６を塗
布したＬＳＩ素子１、２、３にヒートシンク５を仮配置
する。そうすると、各ＬＳＩ素子１、２、３の高さ寸法
及び傾き、反り量に合わせて、接合材料６が変形し、各
ＬＳＩ素子１、２、３とヒートシンクとの間の隙間を埋
め、更に、余剰な接合材料６が、各ＬＳＩ素子１、２、
３の上面からはみ出る。
をヒンジ８に当接するまで下降させて、接合材料６を塗
布したＬＳＩ素子１、２、３にヒートシンク５を仮配置
する。そうすると、各ＬＳＩ素子１、２、３の高さ寸法
及び傾き、反り量に合わせて、接合材料６が変形し、各
ＬＳＩ素子１、２、３とヒートシンクとの間の隙間を埋
め、更に、余剰な接合材料６が、各ＬＳＩ素子１、２、
３の上面からはみ出る。
【００３０】次に、ヒートシンク５を各ＬＳＩ素子１、
２、３の上面から取り外す。図８はヒートシンク５の下
面の一部を示す。この図８に示すように、ヒートシンク
５を取り外すと、ヒートシンク５には、接合材料６が貼
り付く。例えば、図８に示すように、第２のＬＳＩ素子
２と第３のＬＳＩ素子３の上面に塗布された接合材料６
が各ＬＳＩ素子１、２、３から剥れてヒートシンク５に
貼りつく。なお、このとき接合材料６は各ＬＳＩ素子
１、２、３側に貼り付いてもよいが、前述の如く、各Ｌ
ＳＩ素子１、２、３の上面に接合材料６を塗布する前に
剥離剤をあらかじめ塗布しておくことにより、一様にヒ
ートシンク５側に接合材料６を貼り付かせることがで
き、その後の工程が容易となる。
２、３の上面から取り外す。図８はヒートシンク５の下
面の一部を示す。この図８に示すように、ヒートシンク
５を取り外すと、ヒートシンク５には、接合材料６が貼
り付く。例えば、図８に示すように、第２のＬＳＩ素子
２と第３のＬＳＩ素子３の上面に塗布された接合材料６
が各ＬＳＩ素子１、２、３から剥れてヒートシンク５に
貼りつく。なお、このとき接合材料６は各ＬＳＩ素子
１、２、３側に貼り付いてもよいが、前述の如く、各Ｌ
ＳＩ素子１、２、３の上面に接合材料６を塗布する前に
剥離剤をあらかじめ塗布しておくことにより、一様にヒ
ートシンク５側に接合材料６を貼り付かせることがで
き、その後の工程が容易となる。
【００３１】この接合材料６は各ＬＳＩ素子１、２、３
の高さ寸法、傾き及び反り量を転写して、その余剰部分
が周囲にはみ出た形に形成される。そして、各ＬＳＩ素
子１、２、３の上面に接触していた部分とはみ出た部分
の境界を切取線９として、この切取線９に沿って周辺の
４辺を切断し、この接合材料６のはみ出た部分を除去す
る。そうすると、図９に示すように、ヒートシンク５上
には、各ＬＳＩ素子1、２、３の上面と各々同じ面積の
接合材料６が得られる。この残った接合材料６の量が、
夫々のＬＳＩ素子１、２、３に対してヒートシンク５と
の間隙を埋めるに必要な量となる。
の高さ寸法、傾き及び反り量を転写して、その余剰部分
が周囲にはみ出た形に形成される。そして、各ＬＳＩ素
子１、２、３の上面に接触していた部分とはみ出た部分
の境界を切取線９として、この切取線９に沿って周辺の
４辺を切断し、この接合材料６のはみ出た部分を除去す
る。そうすると、図９に示すように、ヒートシンク５上
には、各ＬＳＩ素子1、２、３の上面と各々同じ面積の
接合材料６が得られる。この残った接合材料６の量が、
夫々のＬＳＩ素子１、２、３に対してヒートシンク５と
の間隙を埋めるに必要な量となる。
【００３２】図５に示すように、ヒートシンク５をヒン
ジ８に当接するように基板４上のＬＳＩ素子１、２、３
上に配置して、マルチチップモジュールを仮組立てし、
その後、恒温槽又はオーブンで接合材料６を加熱して、
更に冷却すれば、ＬＳＩ素子１、２、３とヒートシンク
５が接合される。次に、ヒートシンク５をヒンジ８にネ
ジ止めすることにより、マルチチップモジュールが本組
立される。
ジ８に当接するように基板４上のＬＳＩ素子１、２、３
上に配置して、マルチチップモジュールを仮組立てし、
その後、恒温槽又はオーブンで接合材料６を加熱して、
更に冷却すれば、ＬＳＩ素子１、２、３とヒートシンク
５が接合される。次に、ヒートシンク５をヒンジ８にネ
ジ止めすることにより、マルチチップモジュールが本組
立される。
【００３３】上述の第２の実施例により得られるマルチ
チップモジュールは、第１の実施例により得られるマル
チチップモジュールと全く同じように、各ＬＳＩ素子
１、２、３の上面とヒートシンク５との隙間にあった量
の接合材料６が配置され、接合材料６の余りが各ＬＳＩ
素子１、２、３の側面に大きくはみ出し、下方へ垂れる
ことはない。
チップモジュールは、第１の実施例により得られるマル
チチップモジュールと全く同じように、各ＬＳＩ素子
１、２、３の上面とヒートシンク５との隙間にあった量
の接合材料６が配置され、接合材料６の余りが各ＬＳＩ
素子１、２、３の側面に大きくはみ出し、下方へ垂れる
ことはない。
【００３４】なお、第１の実施例及び第２の実施例と
も、複数のＬＳＩ素子の上面が同じ面積である場合につ
いて述べたが、ＬＳＩ素子の上面の面積が相違する場合
についても、本発明のいずれの実施例でも対応すること
が可能である。また、ヒートシンクは空冷式又は水冷式
のいずれでも本発明が適用できる。
も、複数のＬＳＩ素子の上面が同じ面積である場合につ
いて述べたが、ＬＳＩ素子の上面の面積が相違する場合
についても、本発明のいずれの実施例でも対応すること
が可能である。また、ヒートシンクは空冷式又は水冷式
のいずれでも本発明が適用できる。
【００３５】
【発明の効果】以上、詳述したように、本発明のマルチ
チップモジュールの組立方法によれば、複数のＬＳＩ素
子の上面（放熱面）の高さにばらつきがあるマルチチッ
プモジュールと１枚のヒートシンクを接合する場合で
も、各ＬＳＩ素子の高さに適した量の接合材料をヒート
シンクとＬＳＩ素子との間に設けることができるので、
余った接合材料がＬＳＩ素子の側面に大きくはみ出し、
下方に垂れて、基板上の配線に接触し、短絡事故を引き
起こすことのないマルチチップモジュールを得ることが
できる。
チップモジュールの組立方法によれば、複数のＬＳＩ素
子の上面（放熱面）の高さにばらつきがあるマルチチッ
プモジュールと１枚のヒートシンクを接合する場合で
も、各ＬＳＩ素子の高さに適した量の接合材料をヒート
シンクとＬＳＩ素子との間に設けることができるので、
余った接合材料がＬＳＩ素子の側面に大きくはみ出し、
下方に垂れて、基板上の配線に接触し、短絡事故を引き
起こすことのないマルチチップモジュールを得ることが
できる。
【図１】本発明の第１の実施例に係るマルチチップモジ
ュールの組立方法を工程順に示す断面図である。
ュールの組立方法を工程順に示す断面図である。
【図２】本第１実施例に係るマルチチップモジュールの
組立方法を工程順に示す断面図であり、図１の次の工程
を示す。
組立方法を工程順に示す断面図であり、図１の次の工程
を示す。
【図３】本第１実施例に係るマルチチップモジュールの
組立方法を工程順に示す図であり、図２の次の工程を示
す。
組立方法を工程順に示す図であり、図２の次の工程を示
す。
【図４】本第１実施例に係るマルチチップモジュールの
組立方法を工程順に示す図であり、図３の次の工程を示
す。
組立方法を工程順に示す図であり、図３の次の工程を示
す。
【図５】本第の実施例により組み立てられたマルチチッ
プモジュールの断面である。
プモジュールの断面である。
【図６】本発明の第２の実施例に係るマルチチップモジ
ュールの組立方法を工程順に示す断面図である。
ュールの組立方法を工程順に示す断面図である。
【図７】本第２実施例に係るマルチチップモジュールの
組立方法を工程順に示す断面図であり、図６の次の工程
を示す。
組立方法を工程順に示す断面図であり、図６の次の工程
を示す。
【図８】本第２実施例に係るマルチチップモジュールの
組立方法を工程順に示す図であり、図７の次の工程を示
す。
組立方法を工程順に示す図であり、図７の次の工程を示
す。
【図９】本第２実施例に係るマルチチップモジュールの
組立方法を工程順に示す図であり、図８の次の工程を示
す。
組立方法を工程順に示す図であり、図８の次の工程を示
す。
【図１０】従来の組立方法により組み立てられたマルチ
チップモジュールを示す断面図である。
チップモジュールを示す断面図である。
【図１１】従来の組立方法により組み立てられたマルチ
チップモジュールの半田部分を示す断面図である。
チップモジュールの半田部分を示す断面図である。
１、１１；第１のＬＳＩ素子
２、１２；第２のＬＳＩ素子
３、１３；第３のＬＳＩ素子
４、１４；基板
５、１５；ヒートシンク
６、１６；接合材料（半田）
７；可塑性材料
８、１８；ヒンジ
Claims (7)
- 【請求項１】 基板上に搭載された複数個のＬＳＩ素子
の各上面に可塑性材料を塗布する第１の工程と、前記Ｌ
ＳＩ素子の上面にヒートシンクを前記基板との間隔が所
定値となるように仮配置する第２の工程と、前記ヒート
シンクを前記ＬＳＩ素子上から取り外し、前記ＬＳＩ素
子の上面からはみ出た部分の少なくとも一部の可塑性材
料を除去する第３の工程と、前記ヒートシンク及び／又
は各ＬＳＩ素子上面に残った可塑性材料の質量を測定
し、その質量に応じて各ＬＳＩ素子についての適正量を
判別し、この適正量の接合材料を各ＬＳＩ素子上に配置
する第４の工程と、ヒートシンクを前記基板との間隔が
前記所定値となるように配置し、更に前記接合材料を溶
融凝固させて前記各ＬＳＩ素子と前記ヒートシンクとを
接合する第５の工程と、を有することを特徴とするマル
チチップモジュールの組立方法。 - 【請求項２】 前記接合材料は、半田であることを特徴
とする請求項１に記載のマルチチップモジュールの組立
方法。 - 【請求項３】 前記基板上にヒンジが設けられていて、
前記ヒートシンクは前記ヒンジに当接することにより、
前記基板との間隔が所定値になるように配置されること
を特徴とする請求項１又は２に記載のマルチチップモジ
ュールの組立方法。 - 【請求項４】 前記第４の工程は、前記第３の工程によ
り、前記各ＬＳＩ素子上に残った前記可塑性材料の質量
を測定する測定工程と、前記各可塑性材料の質量と同じ
体積となる接合材料の質量を計算する計算工程と、この
計算結果により求められた質量の接合材料を前記各ＬＳ
Ｉ素子上に配置する配置工程と、を有することを特徴と
する請求項１乃至３のいずれか１項に記載のマルチチッ
プモジュールの組立方法。 - 【請求項５】 基板上に搭載された複数個のＬＳＩ素子
の各上面に接合材料を塗布する第１の工程と、前記ＬＳ
Ｉ素子の上面にヒートシンクを前記基板との間隔が所定
値となるように仮配置する第２の工程と、前記ヒートシ
ンクを前記ＬＳＩ素子上から取り外し、前記ＬＳＩ素子
の上面からはみ出た部分の少なくとも一部の接合材料を
除去する第３の工程と、ヒートシンクを前記基板との間
隔が前記所定値となるように配置し、更に前記接合材料
を溶融凝固させて前記各ＬＳＩ素子と前記ヒートシンク
とを接合する第４の工程と、を有することを特徴とする
マルチチップモジュールの組立方法。 - 【請求項６】 前記接合材料は、可塑性の半田であるこ
とを特徴とする請求項５に記載のマルチチップモジュー
ルの組立方法。 - 【請求項７】 前記基板上にヒンジが設けられていて、
前記ヒートシンクは前記ヒンジに当接することにより、
前記基板との間隔が所定値になるように配置されること
を特徴とする請求項５又は６に記載のマルチチップモジ
ュールの組立方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056491A JP3573135B2 (ja) | 2002-03-01 | 2002-03-01 | マルチチップモジュールの組立方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002056491A JP3573135B2 (ja) | 2002-03-01 | 2002-03-01 | マルチチップモジュールの組立方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003258172A true JP2003258172A (ja) | 2003-09-12 |
| JP3573135B2 JP3573135B2 (ja) | 2004-10-06 |
Family
ID=28667041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002056491A Expired - Fee Related JP3573135B2 (ja) | 2002-03-01 | 2002-03-01 | マルチチップモジュールの組立方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3573135B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022453A (ja) * | 2012-07-13 | 2014-02-03 | Fuji Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2014127535A (ja) * | 2012-12-26 | 2014-07-07 | Hitachi Power Semiconductor Device Ltd | 半導体モジュール、及び半導体モジュールの製造方法 |
| US10916533B2 (en) | 2018-07-05 | 2021-02-09 | Samsung Electronics Co., Ltd. | Semiconductor package |
| WO2022255021A1 (ja) * | 2021-06-03 | 2022-12-08 | アピックヤマダ株式会社 | 圧縮成形装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11244885B2 (en) | 2018-09-18 | 2022-02-08 | Samsung Electronics Co., Ltd. | Semiconductor package system |
| US11600607B2 (en) | 2019-01-17 | 2023-03-07 | Samsung Electronics Co., Ltd. | Semiconductor module including multiple power management semiconductor packages |
-
2002
- 2002-03-01 JP JP2002056491A patent/JP3573135B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014022453A (ja) * | 2012-07-13 | 2014-02-03 | Fuji Electric Co Ltd | 半導体装置の製造方法及び半導体装置 |
| JP2014127535A (ja) * | 2012-12-26 | 2014-07-07 | Hitachi Power Semiconductor Device Ltd | 半導体モジュール、及び半導体モジュールの製造方法 |
| US10916533B2 (en) | 2018-07-05 | 2021-02-09 | Samsung Electronics Co., Ltd. | Semiconductor package |
| WO2022255021A1 (ja) * | 2021-06-03 | 2022-12-08 | アピックヤマダ株式会社 | 圧縮成形装置 |
| JP7546321B2 (ja) | 2021-06-03 | 2024-09-06 | アピックヤマダ株式会社 | 圧縮成形装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3573135B2 (ja) | 2004-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6922339B2 (en) | Heat dissipating structure of printed circuit board and fabricating method thereof | |
| US7595991B2 (en) | Using the wave soldering process to attach motherboard chipset heat sinks | |
| CA2242234C (en) | Cooling structure of multichip module and method of manufacturing it | |
| KR940001283B1 (ko) | 세라믹팩형 반도체 장치 및 그의 조립방법 | |
| US7413926B2 (en) | Methods of making microelectronic packages | |
| US6202298B1 (en) | Microelectronic connections with liquid conductive elements | |
| US6903271B2 (en) | Electronic assembly with thermally separated support | |
| US20050146021A1 (en) | System and method for high performance heat sink for multiple chip devices | |
| EP0820099A2 (en) | Packaged semiconductor device and method of manufacturing the same | |
| JP2001326236A (ja) | 半導体装置の製造方法 | |
| JPH07106477A (ja) | 熱伝導板付きヒートシンクアセンブリ | |
| JP4385324B2 (ja) | 半導体モジュールおよびその製造方法 | |
| CN113454774A (zh) | 封装芯片及封装芯片的制作方法 | |
| EP0812015A1 (en) | A heat dissipator for integrated circuits | |
| JP2003258172A (ja) | マルチチップモジュールの組立方法 | |
| KR100962100B1 (ko) | 전자부품의 제조방법 및 열전도부재의 제조방법 및전자부품용 열전도부재의 실장방법 | |
| US20030160319A1 (en) | Solid assembly of flip-chip package attached to heat removal device and method of manufacturing same | |
| JPH07112029B2 (ja) | 電子部品冷却装置 | |
| EP0523387A2 (en) | Semiconductor chip module and method for manufacturing the same | |
| JP2002033343A (ja) | 電子部品の製造方法 | |
| EP4456128A1 (en) | Thermal management systems and methods for semiconductor devices | |
| KR100290785B1 (ko) | 칩 사이즈 패키지의 제조방법 | |
| EP1503407A2 (en) | Wafer applied thermally conductive interposer | |
| JPH09260554A (ja) | 半導体パッケージ | |
| WO2004105129A1 (ja) | プリント基板ユニットおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040602 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20040608 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040621 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |